JP2008522320A - ページ内のプログラムカウンター相対アドレスまたは絶対アドレスの分岐命令のためのtlbの抑制 - Google Patents
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Abstract
【選択図】 図2
Description
分岐ターゲットアドレスが、分岐命令アドレスおよび分岐命令それ自身の何れか一方またはその両方によって決定されうるような分岐については、プリ復号器が分岐ターゲットアドレスを計算することが可能であり、該分岐ターゲットアドレスと分岐命令アドレスが同じメモリーページに存在するか否かを判別するために、該二つのアドレスを比較することが可能である。上記の条件を反映する分岐ターゲット同一ページビットは命令キャッシュに格納され、該分岐命令に関連付けられることが可能である。命令が実行される際に分岐が行われるならば、分岐ターゲットアドレスについての許可を検査するためのTLBアクセスは、分岐ターゲット同一ページビットに応じて抑制されることが可能である。
図1は、代表的なプロセッサ10の機能ブロック図である。プロセッサ10は制御ロジック14に従って、命令実行パイプライン12の中の複数の命令を実行する。該パイプラインは、複数のパイプステージ内に構成された多様なレジスターまたはラッチ16、一または複数の算術論理ユニット(ALU)18を含む。汎用レジスター(GPR)ファイル20は、メモリー階層構造の頂点を備えるレジスター群を提供する。該パイプラインは、命令側トランスレーションルックアサイドバッファー(ITLB:Instruction-side Translation Lookaside Buffer)24によって管理されるメモリーのアドレス指定と許可、および、任意的に、プリ復号器によって実行されるある初期復号処理と共に、命令キャッシュ22から命令をフェッチする。データは、メインのトランスレーションルックアサイドバッファー(TLB:Translation Lookaside Buffer)28によって管理されるメモリーのアドレス指定と許可と共に、データキャッシュ26からアクセスされる。様々な実施例において、該ITLBは該TLBの一部の複製を備えることが可能である。代替的に、該ITLBと該TLBは統合されることが可能である。同様に、プロセッサ10の様々な実施例においては、該命令キャッシュ22とデータキャッシュ26は統合されるまたは単一化されることが可能である。命令キャッシュ22またはデータキャッシュ26の何れか一方または両者を欠くことは、メモリーインターフェイス30の制御の下でのメインの(チップ外の)メモリー32へのアクセスを引き起こす。プロセッサ10は、様々な周辺機器36へのアクセスを制御する入出力(I/O)インターフェイス34を含むことが可能である。当業者は、プロセッサ10の数多くのバリエーションが可能であることを認識するであろう。例えば、プロセッサ10は、命令キャッシュおよびデータキャッシュの何れか一方または両方のための第2階層キャッシュ(L2 cache: second-level cache)を含むことができる。更に、特定の実施例においては、プロセッサ10において図示されている一または複数の機能ブロックを省略することが可能である。
BTA=BIA+BDSP 式(1)
である。
プリ復号器は更に、PC相対分岐命令から分岐変位(BDSP:branch displacement)を取り出し、式(1)に従ってBTAを計算し、一方、絶対アドレス分岐命令については、該命令それ自体の中のフィールドからBTAを形成する。BTAとBIAが同じメモリーページに存在するか否かが、上記両者のアドレス中のページ番号を備える部分同士を比較することにより確認される。例えば、4キロバイトのページサイズを持つ、32ビットのメモリーシステムでは、ページ番号は上位の20ビットを備える(表1参照)。分岐ターゲット同一ページビットは以下の式によって決定される(または、それは逆の意味を与えられるかも知れない)。
式(3)のハードウェア記述言語による一つの表現は、
BTSP = ~|(BTA[32:12] ‐ BIA[32:12]) 式(4)
である。即ち、該二つのページ番号は、これらの数値的な差異がゼロである時に等しい。上記のゼロ検出は式(4)において一つのリダクションOR演算と一つのインバートにより表されている。
Claims (22)
- 下記を備えるパイプライン化されたプロセッサ内の電力消費の削減方法、
パイプラインにおいて分岐命令を復号するのに先立って、PC相対アドレスまたは絶対アドレスの該分岐命令のターゲットアドレスが該分岐命令のアドレスと同じメモリーページに存在する旨を検出すること、および、
前記の検出に応じて、前記ターゲットアドレスから一個の命令をフェッチする際に一つのTLBアクセスを抑制すること。 - PC相対アドレスまたは絶対アドレスの分岐命令のターゲットアドレスが該分岐命令のアドレスと同じメモリーページに存在することを検出する動作が、前記分岐命令をキャッシュに配置するに先立って、前記の同一ページ状態を検出することを備える請求項1記載の方法。
- 前記同一ページ状態を表す、前記分岐命令に関連付けられた、分岐ターゲット同一ページビットを前記キャッシュが含む請求項2記載の方法。
- 前記検出動作に応じて前記ターゲットアドレスから一つの命令をフェッチする際に一つのTLBアクセスを抑制することが、前記分岐ターゲット同一ページビットに応じて前記命令をフェッチする際に、前記TLBを無効化することを備える請求項3記載の方法。
- 請求項4記載の方法であって、更に、前記分岐ターゲット同一ページビットに応じて、該TLBの以前の出力を保持する一つのレジスターに対する一つの更新を不許可にすることを備える方法。
- PC相対アドレスまたは絶対アドレスの分岐命令のターゲットアドレスが該分岐命令のアドレスと同じメモリーページに存在することを検出する動作が、下記を備える請求項1記載の方法、
前記分岐命令の分岐ターゲットアドレスを計算すること、および、
前記分岐ターゲットアドレスのページ番号部分を、これに対応する前記分岐命令のアドレスのページ番号部分と比較すること、および、
前記分岐ターゲットアドレスと前記分岐命令のアドレスのページ番号部分が同一である場合に、同一ページ状態を検出すること。 - 前記分岐ターゲットアドレスと前記分岐命令アドレスのページ番号部分が同一である場合に、同一ページ状態を検出ことが、
前記一方のページ番号部分を他方のページ番号部分から減算し、その結果に対してリダクションOR演算とインバート演算を行うことを備える請求項6記載の方法。 - 前記分岐命令の分岐ターゲットアドレスを計算することが、前記分岐命令アドレスに分岐変位を加算することを備える請求項6記載の方法。
- 前記分岐命令の分岐ターゲットアドレスを計算することが、前記分岐命令から分岐ターゲットアドレスの一部を取り出すことを備える請求項6記載の方法。
- 更に、前記分岐ターゲットアドレスを拡張し、それをアドレス・バスにアラインすることを備える請求項9記載の方法。
- 前記分岐命令の分岐命令アドレスを計算する動作が、分岐ライン索引をラインフィルアドレスに加算することを備える請求項6記載の方法。
- 下記を備えるプロセッサにより実現される電力消費削減の方法、
PC相対アドレスまたは絶対アドレスの分岐命令のターゲットアドレスが分岐命令アドレスと同一のメモリーページに存在することを検出すること、および、
前記検出のインジケーターを蓄積すること、および、
前記インジケーターに応じて、前記分岐命令の最初の実行の期間内に前記ターゲットアドレスをフェッチする際に、一つのTLBアクセスを抑制すること、および、
前記インジケーターに応じて、前記分岐命令の二回目の実行の期間内に前記ターゲットアドレスをフェッチする際に、一つのTLBアクセスを抑制すること。 - 更に、前記分岐命令をキャッシュに格納することを備える請求項12記載の方法。
- 前記検出のインジケーターを格納することが、前記分岐命令に関連付けられた前記キャッシュに分岐ターゲット同一ページビットを格納することを備える請求項13記載の方法。
- 更に、前記分岐命令の前記2回目の実行に先立って、前記分岐命令と前記分岐ターゲット同一ページビットを前記キャッシュから読み出すことを備える請求項14記載の方法。
- 下記を備えるプロセッサ、
PC相対アドレスまたは絶対アドレスの分岐命令のターゲットアドレスが分岐命令アドレスと同一のメモリーページに存在することを表すインジケーターを生成するページ居留検出ロジック、および、
前記インジケーターを格納するメモリー、および、
命令のフェッチに際してメモリーアクセス許可情報を生成する一つのTLBであって、前記分岐命令の実行の期間内に前記ターゲットアドレスに位置する一つの命令をフェッチするに際して、前記インジケーターに応じて抑制される前記TLB。 - 前記分岐命令に関連付けられた前記インジケーターと前記分岐命令を格納するキャッシュ、および、
前記分岐命令と前記インジケーターを前記キャッシュからフェッチして前記分岐命令を実行する命令実行パイプラインを更に備える請求項16のプロセッサ。 - 下記を備えるプロセッサ、
前記プロセッサの外部に位置するメモリーをアクセスするメモリーインターフェイス、
前記メモリーは複数の論理ページとして構成される、
前記メモリーインターフェイスとデータ転送関係にあるキャッシュメモリー、前記キャッシュメモリーは複数の命令を格納する、
前記メモリーインターフェイスと前記キャッシュメモリーの中間に配置されたプリ復号器、
前記プリ復号器は、PC相対アドレスまたは絶対アドレスの分岐命令を前記キャッシュメモリーに格納するのに先立って、前記分岐命令の分岐ターゲットアドレスを計算する。 - 前記プリ復号器が以下の両者を付加的に比較して、両者が同一のメモリーページに存在するか否かを判定する請求項18記載のプロセッサ、
前記分岐ターゲットアドレスの最小限の部分、
前記のPC相対アドレスまたは絶対アドレスの分岐命令のアドレスの最小限の部分。 - 前記二つのアドレスが前記キャッシュメモリー中の同一メモリーページに存在するか否かを表示する分岐ターゲット同一ページビットを前記プリ復号器が格納し、
前記ビットは前記PC相対アドレスまたは絶対アドレスの分岐命令と関連付けられている請求項19記載のプロセッサ。 - 更に、PC相対アドレスまたは絶対アドレスの分岐命令とそれに関連付けられた分岐ターゲット同一ページビットを前記キャッシュメモリーから読み出す一の命令実行パイプラインを備える請求項20記載のプロセッサ。
- 更に下記を備える請求項21記載のプロセッサ、
前記複数のメモリーページの許可属性を管理するTLBであって、前記のPC相対アドレスまたは絶対アドレスの分岐命令の実行の期間内に前記分岐ターゲットアドレスに位置する一の命令をフェッチするに際して、前記分岐ターゲット同一ページビットに応じて、前記TLBに対する許可属性検査アクセスが選択的に抑制されるTLB。
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