JP3254019B2 - データ先読み制御装置 - Google Patents
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はデータ先読み制御装置，
特に中央処理装置が記憶装置へアクセスしたときのアド
レスの履歴情報をもとに，次にアクセスするデータの予
測を行い，データの先読みを行うことにより，アクセス
時間を見かけ上短縮可能としたデータ先読み制御装置に
関する。
特に中央処理装置が記憶装置へアクセスしたときのアド
レスの履歴情報をもとに，次にアクセスするデータの予
測を行い，データの先読みを行うことにより，アクセス
時間を見かけ上短縮可能としたデータ先読み制御装置に
関する。
【０００２】
【従来の技術】現在では，中央処理装置と主記憶装置の
処理速度の差には大きな隔たりがある。中央処理装置の
処理速度のほうが，主記憶装置のそれよりも何倍も高速
であるのが一般的である。もちろん，中央処理装置の処
理速度に見合ったアクセス速度を持つ記憶素子も存在す
るが，それらは高価であり，大容量の主記憶装置を構成
するには不適当である。
処理速度の差には大きな隔たりがある。中央処理装置の
処理速度のほうが，主記憶装置のそれよりも何倍も高速
であるのが一般的である。もちろん，中央処理装置の処
理速度に見合ったアクセス速度を持つ記憶素子も存在す
るが，それらは高価であり，大容量の主記憶装置を構成
するには不適当である。
【０００３】高速な中央処理装置と低速な主記憶装置の
組み合わせでは，中央処理装置をデータの消費者，主記
憶装置をデータの供給者と考えた場合，データの供給不
足状態が起こり，中央処理装置はほとんどの時間を主記
憶装置からのデータ待ちの時間に費やしてしまい，処理
性能の低下が起こる。
組み合わせでは，中央処理装置をデータの消費者，主記
憶装置をデータの供給者と考えた場合，データの供給不
足状態が起こり，中央処理装置はほとんどの時間を主記
憶装置からのデータ待ちの時間に費やしてしまい，処理
性能の低下が起こる。
【０００４】このデータ待ちの時間を減少させるため
に，中央処理装置と主記憶装置との間に，主記憶装置よ
りも小容量であるが高速なバッファ記憶装置を設置し
て，中央処理装置との速度差の緩和を図ることが行われ
る。このバッファ記憶装置を，一般にはキャッシュ装置
と呼ぶ。その他の手法としてはデータの先読み方式があ
る。
に，中央処理装置と主記憶装置との間に，主記憶装置よ
りも小容量であるが高速なバッファ記憶装置を設置し
て，中央処理装置との速度差の緩和を図ることが行われ
る。このバッファ記憶装置を，一般にはキャッシュ装置
と呼ぶ。その他の手法としてはデータの先読み方式があ
る。
【０００５】データ先読み方式として，従来，大別して
以下の２つの技術が用いられている。１つは分岐予測に
よる先読みであり，もう１つは分岐予測に限定されない
先読みである。
以下の２つの技術が用いられている。１つは分岐予測に
よる先読みであり，もう１つは分岐予測に限定されない
先読みである。
【０００６】分岐予測による先読みは，分岐命令実行の
パイプラインの乱れを抑えるために，分岐命令の次に実
行される命令を予測するもので，以下のような手法があ
る。これらの方式では，共通して過去の分岐の履歴を記
憶しておく分岐履歴テーブルが用いられる。
パイプラインの乱れを抑えるために，分岐命令の次に実
行される命令を予測するもので，以下のような手法があ
る。これらの方式では，共通して過去の分岐の履歴を記
憶しておく分岐履歴テーブルが用いられる。
【０００７】 分岐命令が格納されているアドレスを
キーとして分岐履歴テーブルを引き，分岐先の命令を得
てこれを実行する。 分岐命令が格納されているアドレスをキーとして分
岐履歴テーブルを引き，分岐先のアドレスを予測し，こ
れを用いて先読みをする。
キーとして分岐履歴テーブルを引き，分岐先の命令を得
てこれを実行する。 分岐命令が格納されているアドレスをキーとして分
岐履歴テーブルを引き，分岐先のアドレスを予測し，こ
れを用いて先読みをする。
【０００８】 分岐命令が格納されているアドレスを
キーとして分岐履歴テーブルを引き，その分岐命令の分
岐／非分岐を予測し，その結果を用いて次命令を先読み
する。
キーとして分岐履歴テーブルを引き，その分岐命令の分
岐／非分岐を予測し，その結果を用いて次命令を先読み
する。
【０００９】 分岐命令にカウンタを付与し，分岐時
にはそのカウンタを＋１し，非分岐時には−１すること
により，この分岐命令の分岐／非分岐の確率を得て，こ
れをもとに実命令を予測して先読みする。
にはそのカウンタを＋１し，非分岐時には−１すること
により，この分岐命令の分岐／非分岐の確率を得て，こ
れをもとに実命令を予測して先読みする。
【００１０】一方，従来の分岐予測に限定されないデー
タの先読み方式としては，例えばＸ番地にアクセスした
ときに，そのＸ番地に定数ｎを加えた番地，すなわち
（Ｘ＋ｎ）番地のデータを先読みするものがある。
タの先読み方式としては，例えばＸ番地にアクセスした
ときに，そのＸ番地に定数ｎを加えた番地，すなわち
（Ｘ＋ｎ）番地のデータを先読みするものがある。
【００１１】
【発明が解決しようとする課題】分岐予測による先読み
では，データの先読みを行う契機が分岐命令実行時に限
られているため，分岐命令の出現頻度が少ないプログラ
ムでは，その効用を発揮できない。また，先読みの対象
が分岐命令の次に実行される命令データに限られている
ため，オペランドで指定されたデータなどは先読みの対
象とならず，適用範囲が狭いという問題がある。
では，データの先読みを行う契機が分岐命令実行時に限
られているため，分岐命令の出現頻度が少ないプログラ
ムでは，その効用を発揮できない。また，先読みの対象
が分岐命令の次に実行される命令データに限られている
ため，オペランドで指定されたデータなどは先読みの対
象とならず，適用範囲が狭いという問題がある。
【００１２】また，従来の分岐予測に限定されないデー
タの先読み方式では，Ｘ番地のアクセスに対して（Ｘ＋
ｎ）番地のデータの先読みというように，アクセス対象
となるデータが実際の処理ロジック等に関係なく固定的
であるため，予測の当たる確率が高くはないという問題
がある。
タの先読み方式では，Ｘ番地のアクセスに対して（Ｘ＋
ｎ）番地のデータの先読みというように，アクセス対象
となるデータが実際の処理ロジック等に関係なく固定的
であるため，予測の当たる確率が高くはないという問題
がある。
【００１３】本発明は上記問題点の解決を図り，適用範
囲が広く，かつ予測の当たる確率が高いデータの先読み
を可能とすることを目的とする。
囲が広く，かつ予測の当たる確率が高いデータの先読み
を可能とすることを目的とする。
【００１４】
【課題を解決するための手段】図１は，本発明の原理ブ
ロック図である。本発明に係るデータ先読み制御装置１
１は，中央処理装置１０と記憶装置２１とを備えたデー
タ処理装置に用いられる。
ロック図である。本発明に係るデータ先読み制御装置１
１は，中央処理装置１０と記憶装置２１とを備えたデー
タ処理装置に用いられる。
【００１５】データ先読み制御装置１１において，予測
アドレス情報記憶手段１２は，あるアクセスが発生した
後に引き続いて発生すると予測されるアクセスに関する
情報を保持する手段である。予測アドレス検索手段１３
は，中央処理装置１０からのアクセス要求のアドレスを
用いて予測アドレス情報記憶手段１２を検索して，次に
起こると予想されるアクセスのアドレスを得る手段であ
る。予測アクセス起動手段１４は，予測アドレス検索手
段１３によって得られたアドレスに対するアクセスを起
動する手段である。アドレス送信手段１５は，アクセス
するアドレスを記憶装置２１へ送る手段である。
アドレス情報記憶手段１２は，あるアクセスが発生した
後に引き続いて発生すると予測されるアクセスに関する
情報を保持する手段である。予測アドレス検索手段１３
は，中央処理装置１０からのアクセス要求のアドレスを
用いて予測アドレス情報記憶手段１２を検索して，次に
起こると予想されるアクセスのアドレスを得る手段であ
る。予測アクセス起動手段１４は，予測アドレス検索手
段１３によって得られたアドレスに対するアクセスを起
動する手段である。アドレス送信手段１５は，アクセス
するアドレスを記憶装置２１へ送る手段である。
【００１６】一時記憶手段１６は，予測アクセスの結果
を一時記憶しておく手段である。一致検出手段１７は，
予測アクセスと中央処理装置１０の要求による次のアク
セスとが一致していることを検出する手段である。アク
セスが一致しているときには一時記憶手段１６に記憶し
ておいた予測アクセスの結果を，データ選択送信手段１
８を介して中央処理装置１０へ送信する。アクセスが不
一致の場合には，無効化手段１９により，予測アクセス
の結果を無効化する。
を一時記憶しておく手段である。一致検出手段１７は，
予測アクセスと中央処理装置１０の要求による次のアク
セスとが一致していることを検出する手段である。アク
セスが一致しているときには一時記憶手段１６に記憶し
ておいた予測アクセスの結果を，データ選択送信手段１
８を介して中央処理装置１０へ送信する。アクセスが不
一致の場合には，無効化手段１９により，予測アクセス
の結果を無効化する。
【００１７】予測アドレス登録手段２０は，中央処理装
置１０がアクセスしたアドレスに関する履歴情報を予測
アドレス情報記憶手段１２に設定する手段である。請求
項２記載の発明では，少なくとも１つのキャッシュ装置
（図示省略）を持ち，そのキャッシュ装置を，図１に示
す一時記憶手段１６として用いる。
置１０がアクセスしたアドレスに関する履歴情報を予測
アドレス情報記憶手段１２に設定する手段である。請求
項２記載の発明では，少なくとも１つのキャッシュ装置
（図示省略）を持ち，そのキャッシュ装置を，図１に示
す一時記憶手段１６として用いる。
【００１８】さらに，請求項３記載の発明では，予測ア
ドレス情報記憶手段１２が，キャッシュ装置におけるキ
ャッシュディレクトリ内，すなわちキャッシュ装置に格
納されているデータのアドレスに関する情報を保持する
部分に設けられる。
ドレス情報記憶手段１２が，キャッシュ装置におけるキ
ャッシュディレクトリ内，すなわちキャッシュ装置に格
納されているデータのアドレスに関する情報を保持する
部分に設けられる。
【００１９】
【作用】本発明によれば，中央処理装置１０がＡ番地の
データに対するアクセス要求を出した後，続いてＢ番地
へのアクセス要求を出すと，予測アドレス登録手段２０
により，予測アドレス情報記憶手段１２にその履歴情報
が格納される。すなわち，Ａ番地のアクセスの次にＢ番
地へのアクセスがあったことが登録される。このＢ番地
のアドレスを予測アドレスという。
データに対するアクセス要求を出した後，続いてＢ番地
へのアクセス要求を出すと，予測アドレス登録手段２０
により，予測アドレス情報記憶手段１２にその履歴情報
が格納される。すなわち，Ａ番地のアクセスの次にＢ番
地へのアクセスがあったことが登録される。このＢ番地
のアドレスを予測アドレスという。
【００２０】その後いつか，中央処理装置１０からＡ番
地へのアクセス要求があると，データ先読み制御装置１
１は，Ａ番地に対するアクセス制御を行うとともに，予
測アドレス検索手段１３により，予測アドレス情報記憶
手段１２を検索し，Ａ番地の次にＢ番地へのアクセスが
あったことを知る。そして，予測アクセス起動手段１４
により，そのＢ番地へのアクセスを起動し，アドレス送
信手段１５を介してＢ番地のアドレスを記憶装置２１へ
送り，Ａ番地へのアクセスに続いてＢ番地への予測アク
セスを行う。こうして，Ｂ番地のデータを先読みする。
そのＢ番地のデータは，一時記憶手段１６に一時記憶し
ておく。
地へのアクセス要求があると，データ先読み制御装置１
１は，Ａ番地に対するアクセス制御を行うとともに，予
測アドレス検索手段１３により，予測アドレス情報記憶
手段１２を検索し，Ａ番地の次にＢ番地へのアクセスが
あったことを知る。そして，予測アクセス起動手段１４
により，そのＢ番地へのアクセスを起動し，アドレス送
信手段１５を介してＢ番地のアドレスを記憶装置２１へ
送り，Ａ番地へのアクセスに続いてＢ番地への予測アク
セスを行う。こうして，Ｂ番地のデータを先読みする。
そのＢ番地のデータは，一時記憶手段１６に一時記憶し
ておく。
【００２１】中央処理装置１０からの次のアクセス要求
があったならば，そのアドレスと前に予測アドレス検索
手段１３により検索した予測アドレスとを一致検出手段
１７により比較し，一致するかどうかを調べる。一致し
なければ，無効化手段１９により前の予測アクセスの結
果を無効化する。一致したならば，先読みして一時記憶
手段１６に記憶しておいたＢ番地のデータを，データ選
択送信手段１８を介して中央処理装置１０へ送信する。
があったならば，そのアドレスと前に予測アドレス検索
手段１３により検索した予測アドレスとを一致検出手段
１７により比較し，一致するかどうかを調べる。一致し
なければ，無効化手段１９により前の予測アクセスの結
果を無効化する。一致したならば，先読みして一時記憶
手段１６に記憶しておいたＢ番地のデータを，データ選
択送信手段１８を介して中央処理装置１０へ送信する。
【００２２】一般に，中央処理装置１０が実行するプロ
グラムは，同じ命令列を繰り返すことが多いので，本発
明によるデータの先読みにより，中央処理装置１０のデ
ータ待ち時間を減らすことができ，処理性能が向上す
る。
グラムは，同じ命令列を繰り返すことが多いので，本発
明によるデータの先読みにより，中央処理装置１０のデ
ータ待ち時間を減らすことができ，処理性能が向上す
る。
【００２３】また，請求項２記載の発明では，データを
先読みした結果がキャッシュ装置に格納されるので，次
のアクセス時にキャッシュ・ヒットの確率が上がる。ま
た，請求項３記載の発明のように，予測アドレス情報記
憶手段１２をキャッシュディレクトリ中に組み込むこと
により，必要なハードウェア量の増加を少なくすること
が可能となる。
先読みした結果がキャッシュ装置に格納されるので，次
のアクセス時にキャッシュ・ヒットの確率が上がる。ま
た，請求項３記載の発明のように，予測アドレス情報記
憶手段１２をキャッシュディレクトリ中に組み込むこと
により，必要なハードウェア量の増加を少なくすること
が可能となる。
【００２４】
【実施例】図２は，本発明の対象となるデータ処理装置
の例を示す。本発明の適用対象となる装置は，図２
（Ａ）または（Ｂ）に示すように，少なくとも１つの中
央処理装置１０と，少なくとも１つの記憶装置２１を持
つデータ処理装置である。記憶装置２１は，主記憶装置
２２だけの場合もあり得るし，キャッシュ装置２３のよ
うなバッファ記憶装置を含むこともある。バッファ記憶
装置は複数階層でもよい。
の例を示す。本発明の適用対象となる装置は，図２
（Ａ）または（Ｂ）に示すように，少なくとも１つの中
央処理装置１０と，少なくとも１つの記憶装置２１を持
つデータ処理装置である。記憶装置２１は，主記憶装置
２２だけの場合もあり得るし，キャッシュ装置２３のよ
うなバッファ記憶装置を含むこともある。バッファ記憶
装置は複数階層でもよい。
【００２５】命令とデータのアクセス系が分離している
ハーバードタイプのデータ処理装置と，命令系とデータ
系で同一のアクセス系を用いるプリンストンタイプのデ
ータ処理装置があるが，本発明はこれらの方式には依存
せず，どちらのタイプの装置にも適用できる。また，ハ
ーバードタイプの装置ならば，命令系とデータ系の両者
にそれぞれ本発明を適用することができる。
ハーバードタイプのデータ処理装置と，命令系とデータ
系で同一のアクセス系を用いるプリンストンタイプのデ
ータ処理装置があるが，本発明はこれらの方式には依存
せず，どちらのタイプの装置にも適用できる。また，ハ
ーバードタイプの装置ならば，命令系とデータ系の両者
にそれぞれ本発明を適用することができる。
【００２６】図３は本発明の実施例ブロック図，図４は
本発明の実施例におけるＡＰＣＴ検索方法の説明図，図
５は本発明の実施例におけるＡＰＣＴ登録方法の説明
図，図６は図３に示す実施例のタイムチャートを示す。
本発明の実施例におけるＡＰＣＴ検索方法の説明図，図
５は本発明の実施例におけるＡＰＣＴ登録方法の説明
図，図６は図３に示す実施例のタイムチャートを示す。
【００２７】図３において，ＡＰＣＴはアクセスパター
ン連鎖テーブル（Access Pattern Chain Table：以下，
テーブルＡＰＣＴと略称する) であって，図１に示す予
測アドレス情報記憶手段１２に相当するもの，ＬＡＡＲ
１，ＬＡＡＲ２，ＬＡＡＲ３はアクセスしたアドレスを
記憶しておくレジスタ（Last Access Address Registe
r），ＰＡＡＲはデータを先読みするアドレスを記憶す
るレジスタ（Pre-fetchAccess Address Register)，Ｐ
ＡＤＲは先読みしたデータを記憶しておくレジスタ（Pr
e-fetch Access Data Register），ＳＥＬ１〜ＳＥＬ３
はセレクタ，ＣＭＰ１，ＣＭＰ２は一致検出回路，ＡＮ
Ｄはアンド回路を表す。
ン連鎖テーブル（Access Pattern Chain Table：以下，
テーブルＡＰＣＴと略称する) であって，図１に示す予
測アドレス情報記憶手段１２に相当するもの，ＬＡＡＲ
１，ＬＡＡＲ２，ＬＡＡＲ３はアクセスしたアドレスを
記憶しておくレジスタ（Last Access Address Registe
r），ＰＡＡＲはデータを先読みするアドレスを記憶す
るレジスタ（Pre-fetchAccess Address Register)，Ｐ
ＡＤＲは先読みしたデータを記憶しておくレジスタ（Pr
e-fetch Access Data Register），ＳＥＬ１〜ＳＥＬ３
はセレクタ，ＣＭＰ１，ＣＭＰ２は一致検出回路，ＡＮ
Ｄはアンド回路を表す。
【００２８】以下の実施例では，アドレスが３バイト長
であるとする。もちろん，本発明は３バイト長のアドレ
スに限らず実施することが可能である。中央処理装置１
０からのフェッチアドレスａは，セレクタＳＥＬ２を介
して記憶装置２１へ送られるとともに，レジスタＬＡＡ
Ｒ１，ＬＡＡＲ３およびセレクタＳＥＬ３へ送られる。
予測アドレスを得るための検索のサイクルでは，セレク
タＳＥＬ３により，図示ｃのアドレスが選択され，その
３バイトのアドレスのうちの上１バイトによりテーブル
ＡＰＣＴが検索される。
であるとする。もちろん，本発明は３バイト長のアドレ
スに限らず実施することが可能である。中央処理装置１
０からのフェッチアドレスａは，セレクタＳＥＬ２を介
して記憶装置２１へ送られるとともに，レジスタＬＡＡ
Ｒ１，ＬＡＡＲ３およびセレクタＳＥＬ３へ送られる。
予測アドレスを得るための検索のサイクルでは，セレク
タＳＥＬ３により，図示ｃのアドレスが選択され，その
３バイトのアドレスのうちの上１バイトによりテーブル
ＡＰＣＴが検索される。
【００２９】具体的には，図４に示すような検索方法が
用いられる。本実施例では，テーブルＡＰＣＴの各エン
トリは，図４（Ａ）に示すように検索アドレス部と，予
測アドレス部と，有効表示部Ｖ（以下，Ｖａｌｉｄとい
う）とからなる。本来，すべてのアドレスに対して，テ
ーブルＡＰＣＴのエントリを割り付けるのが理想である
が，ハードウェア量が増大してしまうので，キャッシュ
装置においていわゆるダイレクトマッピング方式と呼ば
れているのと同様な手法を採用する。
用いられる。本実施例では，テーブルＡＰＣＴの各エン
トリは，図４（Ａ）に示すように検索アドレス部と，予
測アドレス部と，有効表示部Ｖ（以下，Ｖａｌｉｄとい
う）とからなる。本来，すべてのアドレスに対して，テ
ーブルＡＰＣＴのエントリを割り付けるのが理想である
が，ハードウェア量が増大してしまうので，キャッシュ
装置においていわゆるダイレクトマッピング方式と呼ば
れているのと同様な手法を採用する。
【００３０】テーブルＡＰＣＴの検索では，アドレスの
上１バイトをテーブルＡＰＣＴのアドレス入力とし，エ
ントリ内の検索アドレスの欄の内容を読み出す。それ
と，アドレスの下２バイトとが一致するかどうかを一致
検出回路ＣＭＰ２で調べる。一致する場合には，アンド
回路ＡＮＤによりその一致信号とＶａｌｉｄ信号との論
理積をとり，その出力が‘１’のときに予測アドレスの
検索を成功させ，予測アクセス起動信号を出力するとと
もに，同じエントリに登録されている予測アドレスを出
力する。
上１バイトをテーブルＡＰＣＴのアドレス入力とし，エ
ントリ内の検索アドレスの欄の内容を読み出す。それ
と，アドレスの下２バイトとが一致するかどうかを一致
検出回路ＣＭＰ２で調べる。一致する場合には，アンド
回路ＡＮＤによりその一致信号とＶａｌｉｄ信号との論
理積をとり，その出力が‘１’のときに予測アドレスの
検索を成功させ，予測アクセス起動信号を出力するとと
もに，同じエントリに登録されている予測アドレスを出
力する。
【００３１】例えば，テーブルＡＰＣＴの登録内容が図
４（Ｂ）に示すようになっていた場合，中央処理装置１
０からのアドレスが“６４５５６０”のときは，テーブ
ルＡＰＣＴの６４（１６進数）番目のエントリが検索さ
れ，検索アドレスの下２バイトが一致し，かつこのエン
トリはＶａｌｉｄ＝‘１’であることから，予測アドレ
スとして“６４５５７０”が出力される。同様に，中央
処理装置１０からのアドレスが“６５１３２０”のとき
は，テーブルＡＰＣＴの６５（１６進数）番目のエント
リが検索され，予測アドレスとして“６５１５２０”が
出力される。
４（Ｂ）に示すようになっていた場合，中央処理装置１
０からのアドレスが“６４５５６０”のときは，テーブ
ルＡＰＣＴの６４（１６進数）番目のエントリが検索さ
れ，検索アドレスの下２バイトが一致し，かつこのエン
トリはＶａｌｉｄ＝‘１’であることから，予測アドレ
スとして“６４５５７０”が出力される。同様に，中央
処理装置１０からのアドレスが“６５１３２０”のとき
は，テーブルＡＰＣＴの６５（１６進数）番目のエント
リが検索され，予測アドレスとして“６５１５２０”が
出力される。
【００３２】一方，アドレスが“６６１１１１”に対し
ては，Ｖａｌｉｄ＝‘０’であり，無効なエントリであ
るため，予測アドレスは未登録と認識され，予測アクセ
スは抑止される。
ては，Ｖａｌｉｄ＝‘０’であり，無効なエントリであ
るため，予測アドレスは未登録と認識され，予測アクセ
スは抑止される。
【００３３】予測アクセスの起動時には，テーブルＡＰ
ＣＴから読み出された予測アドレスは，レジスタＰＡＡ
Ｒにセットされ，セレクタＳＥＬ２を介して記憶装置２
１へ送られる。なお，この予測アクセスに対して，中央
処理装置１０から要求があったアクセスを，以下の説明
では本アクセスと呼ぶことにする。
ＣＴから読み出された予測アドレスは，レジスタＰＡＡ
Ｒにセットされ，セレクタＳＥＬ２を介して記憶装置２
１へ送られる。なお，この予測アクセスに対して，中央
処理装置１０から要求があったアクセスを，以下の説明
では本アクセスと呼ぶことにする。
【００３４】次の中央処理装置１０からのアクセス要求
があると，前の予測アクセスと本アクセスとが一致する
か否かが，一致検出回路ＣＭＰ１により調べられる。こ
の結果により，次のように制御される。
があると，前の予測アクセスと本アクセスとが一致する
か否かが，一致検出回路ＣＭＰ１により調べられる。こ
の結果により，次のように制御される。
【００３５】 予測アクセスが終了する以前に次の本
アクセス要求が発生し，両者が一致した場合，予測は当
たったことになり，予測アクセス処理が本アクセス処理
に置き替わる。
アクセス要求が発生し，両者が一致した場合，予測は当
たったことになり，予測アクセス処理が本アクセス処理
に置き替わる。
【００３６】 予測アクセスが終了する以前に次の本
アクセス要求が発生し，両者が一致しない場合，予測ア
クセスは外れたことになる。このとき，予測アクセスに
関わるすべての動作は無効化される。
アクセス要求が発生し，両者が一致しない場合，予測ア
クセスは外れたことになる。このとき，予測アクセスに
関わるすべての動作は無効化される。
【００３７】 予測アクセスが終了する以前に次の本
アクセス要求が発生しない場合には，記憶装置２１から
の応答データは，レジスタＰＡＤＲに記憶される。その
後，本アクセスが起こったとき，本アクセスと予測アク
セスの一致／不一致が検査され，一致していた場合に
は，予測は当たったことになりレジスタＰＡＤＲに記憶
しておいたデータが中央処理装置１０へ送られる。不一
致の場合には，予測アクセスに関わるすべての結果は無
効化される。
アクセス要求が発生しない場合には，記憶装置２１から
の応答データは，レジスタＰＡＤＲに記憶される。その
後，本アクセスが起こったとき，本アクセスと予測アク
セスの一致／不一致が検査され，一致していた場合に
は，予測は当たったことになりレジスタＰＡＤＲに記憶
しておいたデータが中央処理装置１０へ送られる。不一
致の場合には，予測アクセスに関わるすべての結果は無
効化される。
【００３８】テーブルＡＰＣＴは，本アクセスが起こっ
た場合，この本アドレスのアドレスをキーとして検索す
ると，引き続いて起こると予想されるアドレスが出力さ
れるテーブル機構である。そのため，本アクセス要求が
発生するごとに，１つ前の本アクセスのアドレスに対応
して，それに続く本アクセスのアドレスがテーブルＡＰ
ＣＴに登録される。
た場合，この本アドレスのアドレスをキーとして検索す
ると，引き続いて起こると予想されるアドレスが出力さ
れるテーブル機構である。そのため，本アクセス要求が
発生するごとに，１つ前の本アクセスのアドレスに対応
して，それに続く本アクセスのアドレスがテーブルＡＰ
ＣＴに登録される。
【００３９】図５（Ａ）にその登録の機構，図５（Ｂ）
に登録動作を表すタイムチャートを示す。例えば，アド
レスＡの本アクセス，アドレスＢの本アクセス，アドレ
スＣの本アクセスが，この順序であったとする。図５に
おいて，Ｒ／ＷのＲはテーブルＡＰＣＴの検索サイクル
（Ｒｅａｄ），ＷはテーブルＡＰＣＴの登録サイクル
（Ｗｒｉｔｅ）を表す。
に登録動作を表すタイムチャートを示す。例えば，アド
レスＡの本アクセス，アドレスＢの本アクセス，アドレ
スＣの本アクセスが，この順序であったとする。図５に
おいて，Ｒ／ＷのＲはテーブルＡＰＣＴの検索サイクル
（Ｒｅａｄ），ＷはテーブルＡＰＣＴの登録サイクル
（Ｗｒｉｔｅ）を表す。
【００４０】本アクセスのアドレスＡが中央処理装置１
０から送られてくると，そのアドレスＡがテーブルＡＰ
ＣＴの検索に用いられる。一方，次のサイクルの開始タ
イミングで，アドレスＡは，レジスタＬＡＡＲ１，ＬＡ
ＡＲ３にセットされる。レジスタＬＡＡＲ１の内容は，
さらに次のサイクルでレジスタＬＡＡＲ２へ移される。
例えば，図５（Ｂ）に示す２番目の登録サイクルＷで
は，レジスタＬＡＡＲ２の内容“Ａ”を検索アドレスと
して，レジスタＬＡＡＲ３を予測アドレスとして登録が
行われることになる。登録時には，そのエントリのＶａ
ｌｉｄは‘１’にセットされる。
０から送られてくると，そのアドレスＡがテーブルＡＰ
ＣＴの検索に用いられる。一方，次のサイクルの開始タ
イミングで，アドレスＡは，レジスタＬＡＡＲ１，ＬＡ
ＡＲ３にセットされる。レジスタＬＡＡＲ１の内容は，
さらに次のサイクルでレジスタＬＡＡＲ２へ移される。
例えば，図５（Ｂ）に示す２番目の登録サイクルＷで
は，レジスタＬＡＡＲ２の内容“Ａ”を検索アドレスと
して，レジスタＬＡＡＲ３を予測アドレスとして登録が
行われることになる。登録時には，そのエントリのＶａ
ｌｉｄは‘１’にセットされる。
【００４１】図３に示す回路の具体的な動作例を，図６
に従って説明する。図６に示すタイムチャートは，最初
に１００００番地に対するアクセスが起こり，これがテ
ーブルＡＰＣＴに登録してあったので，予測アクセス
（アドレス“１００５０”）を起動し，その後，１００
５０番地に対する本アクセスが起こったので予測アクセ
スが当たった場合の動作例を示している。図６に示すａ
〜ｌ，Ｒ／Ｗは，図３に示すａ〜ｌ，Ｒ／Ｗに対応して
いる。
に従って説明する。図６に示すタイムチャートは，最初
に１００００番地に対するアクセスが起こり，これがテ
ーブルＡＰＣＴに登録してあったので，予測アクセス
（アドレス“１００５０”）を起動し，その後，１００
５０番地に対する本アクセスが起こったので予測アクセ
スが当たった場合の動作例を示している。図６に示すａ
〜ｌ，Ｒ／Ｗは，図３に示すａ〜ｌ，Ｒ／Ｗに対応して
いる。
【００４２】詳しくは以下のとおりである。図６に示す
テーブルＡＰＣＴのリード／ライト制御におけるの検
索サイクルにおいて，中央処理装置１０からのアドレス
ａ（１００００番地）をテーブルＡＰＣＴの検索アドレ
スｆとし，その上１バイトをアドレスとしてテーブルＡ
ＰＣＴ内の下２バイトの検索アドレスを読み出す。これ
により，検索アドレスｆとテーブルＡＰＣＴ内検索アド
レスｇとを比較する。ｆ＝ｇかつＶａｌｉｄ＝‘１’で
あるので，予測アクセス起動信号ｊを‘１’とし，テー
ブルＡＰＣＴ内予測アドレスｈ（１００５０番地）をレ
ジスタＰＡＡＲにセットする。レジスタＰＡＡＲの内容
ｋは“１００５０”となる。
テーブルＡＰＣＴのリード／ライト制御におけるの検
索サイクルにおいて，中央処理装置１０からのアドレス
ａ（１００００番地）をテーブルＡＰＣＴの検索アドレ
スｆとし，その上１バイトをアドレスとしてテーブルＡ
ＰＣＴ内の下２バイトの検索アドレスを読み出す。これ
により，検索アドレスｆとテーブルＡＰＣＴ内検索アド
レスｇとを比較する。ｆ＝ｇかつＶａｌｉｄ＝‘１’で
あるので，予測アクセス起動信号ｊを‘１’とし，テー
ブルＡＰＣＴ内予測アドレスｈ（１００５０番地）をレ
ジスタＰＡＡＲにセットする。レジスタＰＡＡＲの内容
ｋは“１００５０”となる。
【００４３】記憶装置２１に対しては，１００００番地
への本アクセスに続いて，１００５０番地への予測アク
セスのアドレスｍが順次供給されることになる。一方，
次の登録サイクルでは，レジスタＬＡＡＲ２の内容ｅ
（３００００番地）をテーブルＡＰＣＴへの登録アドレ
スとし，３００００番地の本アクセスに続く１００００
番地の本アクセスのアドレスを予測アドレスとして，テ
ーブルＡＰＣＴへの登録処理が行われる。
への本アクセスに続いて，１００５０番地への予測アク
セスのアドレスｍが順次供給されることになる。一方，
次の登録サイクルでは，レジスタＬＡＡＲ２の内容ｅ
（３００００番地）をテーブルＡＰＣＴへの登録アドレ
スとし，３００００番地の本アクセスに続く１００００
番地の本アクセスのアドレスを予測アドレスとして，テ
ーブルＡＰＣＴへの登録処理が行われる。
【００４４】記憶装置２１への１００００番地の本アク
セスに対して，記憶装置２１からＸＸＸＸのデータｎが
読み出され，中央処理装置１０へデータｐとして送り出
される。続く，１００５０番地の予測アクセスに対する
ＹＹＹＹのデータｎは，まだ，次のアクセス要求が来て
いないので，レジスタＰＡＤＲに保持される。
セスに対して，記憶装置２１からＸＸＸＸのデータｎが
読み出され，中央処理装置１０へデータｐとして送り出
される。続く，１００５０番地の予測アクセスに対する
ＹＹＹＹのデータｎは，まだ，次のアクセス要求が来て
いないので，レジスタＰＡＤＲに保持される。
【００４５】次に，中央処理装置１０から１００５０番
地へのアクセス要求が来ると，レジスタＰＡＡＲの内容
ｋと一致するかどうかを調べる。ここでは一致するの
で，予測アクセスは当たったことが分かる。そこで，記
憶装置２１へのアクセスを行うことなく，レジスタＰＡ
ＤＲの内容ｏを中央処理装置１０へ送信する。
地へのアクセス要求が来ると，レジスタＰＡＡＲの内容
ｋと一致するかどうかを調べる。ここでは一致するの
で，予測アクセスは当たったことが分かる。そこで，記
憶装置２１へのアクセスを行うことなく，レジスタＰＡ
ＤＲの内容ｏを中央処理装置１０へ送信する。
【００４６】なお，図６に示すの検索サイクルにおい
て，中央処理装置１０からのアドレスａ（１００５０番
地）をテーブルＡＰＣＴの検索アドレスｆとし，テーブ
ルＡＰＣＴを検索する。この場合，Ｖａｌｉｄは‘１’
であるがｆ≠ｇであり，検索アドレスは一致しないの
で，予測アクセスは起動しない。
て，中央処理装置１０からのアドレスａ（１００５０番
地）をテーブルＡＰＣＴの検索アドレスｆとし，テーブ
ルＡＰＣＴを検索する。この場合，Ｖａｌｉｄは‘１’
であるがｆ≠ｇであり，検索アドレスは一致しないの
で，予測アクセスは起動しない。
【００４７】図７は本発明の他の実施例説明図である。
本発明を図２（Ｂ）に示すようなキャッシュ装置２３を
持つデータ処理装置に適用する場合，例えば図７に示す
ように，そのキャッシュ装置２３のキャッシュデータ部
２３−１を，予測アクセスの結果を一時記憶しておくた
めの図１に示す一時記憶手段１６として用いることがで
きる。
本発明を図２（Ｂ）に示すようなキャッシュ装置２３を
持つデータ処理装置に適用する場合，例えば図７に示す
ように，そのキャッシュ装置２３のキャッシュデータ部
２３−１を，予測アクセスの結果を一時記憶しておくた
めの図１に示す一時記憶手段１６として用いることがで
きる。
【００４８】このようにした場合，既に説明した動作
は，以下のように修正される。 (1) 予測アクセスが終了する以前に次の本アクセスが発
生し，かつこの本アクセスがキャッシュ・ヒットした場
合，予測アクセスとこの本アクセスの一致／不一致の検
査を行わない。キャッシュデータ部２３−１から読み出
したデータを，セレクタＳＥＬを介して中央処理装置１
０へ送信する。
は，以下のように修正される。 (1) 予測アクセスが終了する以前に次の本アクセスが発
生し，かつこの本アクセスがキャッシュ・ヒットした場
合，予測アクセスとこの本アクセスの一致／不一致の検
査を行わない。キャッシュデータ部２３−１から読み出
したデータを，セレクタＳＥＬを介して中央処理装置１
０へ送信する。
【００４９】(2) 予測アクセスが終了する以前に次の本
アクセスが発生し，かつこの本アクセスがキャッシュ・
ミスし，かつ予測アクセスとこの本アクセスが一致した
場合，予測アクセス処理が本アクセス処理に置き替わ
る。
アクセスが発生し，かつこの本アクセスがキャッシュ・
ミスし，かつ予測アクセスとこの本アクセスが一致した
場合，予測アクセス処理が本アクセス処理に置き替わ
る。
【００５０】(3) 予測アクセスが終了する以前に次の本
アクセスが発生し，かつこの本アクセスがキャッシュ・
ミスし，かつ予測アクセスとこの本アクセスが一致しな
い場合，および，予測アクセスが終了する以前に次の本
アクセス要求が発生しない場合には，予測アクセスの終
了方法に関して，例えば次の２通りが考えられる。
アクセスが発生し，かつこの本アクセスがキャッシュ・
ミスし，かつ予測アクセスとこの本アクセスが一致しな
い場合，および，予測アクセスが終了する以前に次の本
アクセス要求が発生しない場合には，予測アクセスの終
了方法に関して，例えば次の２通りが考えられる。
【００５１】(3-1) 主記憶装置からの応答データをキャ
ッシュ装置２３に書き込む。次の本アクセスが予測アク
セスと一致していれば，次の本アクセスは必ずキャッシ
ュ・ヒットする。
ッシュ装置２３に書き込む。次の本アクセスが予測アク
セスと一致していれば，次の本アクセスは必ずキャッシ
ュ・ヒットする。
【００５２】(3-2) 主記憶装置からの応答データをキャ
ッシュ装置２３に書き込まない。予測アクセスは他に何
も影響を与えずに終了する。また，図７に示すように，
アクセスパターン連鎖テーブルＡＰＣＴをキャッシュ装
置２３内のキャッシュディレクトリ部２３−２の中に組
み込むことも可能である。このようにすると，必要なハ
ードウェア量が減少する。
ッシュ装置２３に書き込まない。予測アクセスは他に何
も影響を与えずに終了する。また，図７に示すように，
アクセスパターン連鎖テーブルＡＰＣＴをキャッシュ装
置２３内のキャッシュディレクトリ部２３−２の中に組
み込むことも可能である。このようにすると，必要なハ
ードウェア量が減少する。
【００５３】応用例として，次のような本発明の実施が
可能である。命令キャッシュとデータキャッシュとが分
離しているハーバードタイプのキャッシュ装置では，そ
の各々のキャッシュ装置について本発明を適用すること
ができる。このようにすると，命令系の本アクセスがオ
ペランド系の予測アクセスを起動したり，あるいはこの
逆にオペランド系の本アクセスが命令系の予測アクセス
を起動したりすることができ，命令系とデータ（オペラ
ンド）系との連携が行われるため，さらに有効な先読み
が可能になる。
可能である。命令キャッシュとデータキャッシュとが分
離しているハーバードタイプのキャッシュ装置では，そ
の各々のキャッシュ装置について本発明を適用すること
ができる。このようにすると，命令系の本アクセスがオ
ペランド系の予測アクセスを起動したり，あるいはこの
逆にオペランド系の本アクセスが命令系の予測アクセス
を起動したりすることができ，命令系とデータ（オペラ
ンド）系との連携が行われるため，さらに有効な先読み
が可能になる。
【００５４】前述した実施例では，アクセスパターン連
鎖テーブルＡＰＣＴの出力は，次に起こるであろうアク
セスのアドレスであるが，これを次に起こるであろうア
クセスのアドレスと，現在のアクセスのアドレスとの差
分にすることも可能である。このようにすると，テーブ
ルＡＰＣＴを検索した結果と，検索に用いたアドレスを
加算したものが，予測アクセスのアドレスとなる。テー
ブルＡＰＣＴの容量を減少させることができる。
鎖テーブルＡＰＣＴの出力は，次に起こるであろうアク
セスのアドレスであるが，これを次に起こるであろうア
クセスのアドレスと，現在のアクセスのアドレスとの差
分にすることも可能である。このようにすると，テーブ
ルＡＰＣＴを検索した結果と，検索に用いたアドレスを
加算したものが，予測アクセスのアドレスとなる。テー
ブルＡＰＣＴの容量を減少させることができる。
【００５５】また，前述した実施例は，次に起こるアク
セスを予測するものであったが，さらに遠い未来のアク
セスを予測させることも可能である。例えば，現在のア
クセス・アドレスを検索（登録）アドレスとし，そのア
ドレスと２つ後に起こると予測されるアクセスのアドレ
スを対にして，テーブルＡＰＣＴに記憶する。これは，
図３に示すレジスタＬＡＡＲ１，ＬＡＡＲ２の段数を増
加させることにより，容易に実現できる。こうした場
合，データ先読みの効果は大きくなるが，予測の的中率
は低くなる。
セスを予測するものであったが，さらに遠い未来のアク
セスを予測させることも可能である。例えば，現在のア
クセス・アドレスを検索（登録）アドレスとし，そのア
ドレスと２つ後に起こると予測されるアクセスのアドレ
スを対にして，テーブルＡＰＣＴに記憶する。これは，
図３に示すレジスタＬＡＡＲ１，ＬＡＡＲ２の段数を増
加させることにより，容易に実現できる。こうした場
合，データ先読みの効果は大きくなるが，予測の的中率
は低くなる。
【００５６】
【発明の効果】以上説明したように，本発明によれば，
予測アクセスの実現によって次のような効果がある。
予測アクセスの実現によって次のような効果がある。
【００５７】(1) オペランド系の予測アクセスを行うこ
とにより，記憶装置へのアクセス時間を見かけ上短縮す
ることができる。 (2) また，予測アクセスの結果をキャッシュ装置に保持
する構成を採用し，データの先読みによってキャッシュ
のヒット率を向上させることができる。
とにより，記憶装置へのアクセス時間を見かけ上短縮す
ることができる。 (2) また，予測アクセスの結果をキャッシュ装置に保持
する構成を採用し，データの先読みによってキャッシュ
のヒット率を向上させることができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の対象となるデータ処理装置の例を示す
図である。
図である。
【図３】本発明の実施例ブロック図である。
【図４】本発明の実施例におけるＡＰＣＴ検索方法の説
明図である。
明図である。
【図５】本発明の実施例におけるＡＰＣＴ登録方法の説
明図である。
明図である。
【図６】図３に示す実施例のタイムチャートである。
【図７】本発明の他の実施例説明図である。
１０ 中央処理装置 １１ データ先読み制御装置 １２ 予測アドレス情報記憶手段 １３ 予測アドレス検索手段 １４ 予測アクセス起動手段 １５ アドレス送信手段 １６ 一時記憶手段 １７ 一致検出手段 １８ データ選択送信手段 １９ 無効化手段 ２０ 予測アドレス登録手段 ２１ 記憶装置
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−123041（ＪＰ，Ａ) 特開 平２−27430（ＪＰ，Ａ) 特開 昭60−263238（ＪＰ，Ａ) 特開 平１−276336（ＪＰ，Ａ) 特開 昭62−54341（ＪＰ，Ａ) 特開 平１−296344（ＪＰ，Ａ) 特開 平６−187150（ＪＰ，Ａ) 特開 平４−106645（ＪＰ，Ａ) 特開 昭64−31228（ＪＰ，Ａ) 米国特許出願公開5423048（ＵＳ，Ａ) 米国特許出願公開5561782（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 505 G06F 12/08 503 G06F 9/38 310 G06F 9/38 330
Claims (3)
- 【請求項１】 少なくとも１つの中央処理装置と，少な
くとも１つの記憶装置を持つデータ処理装置において， あるアクセスが発生した後に引き続いて発生すると予測
されるアクセスに関するアドレスの情報を保持する予測
アドレス情報記憶手段と， 前記中央処理装置からのアクセス要求のアドレスを用い
て前記予測アドレス情報記憶手段を検索して，次に起こ
ると予想される予測アクセスのアドレスを得る手段と， 得られたアドレスに対する予測アクセスを起動する手段
と，前記中央処理装置からのアクセスおよび前記予測アクセ
スのための アドレスを前記記憶装置へ送る手段と，前記 予測アクセスのアドレスに対して読み出された前記
記憶装置からの応答データを一時記憶しておく手段と，前記一時記憶しておく手段に記憶されている予測アクセ
スのアドレスと前記中央処理装置からの 次のアクセスの
アドレスとが一致していることを検出する手段と， 一致しているときには前記一時記憶しておく手段に記憶
した前記記憶装置からの応答データを前記中央処理装置
へ送る手段と， 不一致の場合に前記予測アクセスに関わる動作および前
記一時記憶しておく手段に記憶した前記記憶装置からの
応答データを無効化する手段と， 前記予測アドレス情報記憶手段に前記中央処理装置から
のアクセスのアドレス履歴情報を設定する手段とを備え
たことを特徴とするデータ先読み制御装置。 - 【請求項２】 請求項１記載のデータ先読み制御装置に
おいて， 少なくとも１つのキャッシュ装置を持ち， 該キャッシュ装置を，前記予測アクセスの結果を一時記
憶しておく手段として用いることを特徴とするデータ先
読み制御装置。 - 【請求項３】 請求項２記載のデータ先読み制御装置に
おいて， 前記予測アドレス情報記憶手段が，前記キャッシュ装置
におけるキャッシュディレクトリ内に設けられているこ
とを特徴とするデータ先読み制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32040792A JP3254019B2 (ja) | 1992-11-30 | 1992-11-30 | データ先読み制御装置 |
| US08/158,318 US5412786A (en) | 1992-11-30 | 1993-11-29 | Data pre-fetch control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32040792A JP3254019B2 (ja) | 1992-11-30 | 1992-11-30 | データ先読み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168119A JPH06168119A (ja) | 1994-06-14 |
| JP3254019B2 true JP3254019B2 (ja) | 2002-02-04 |
Family
ID=18121122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32040792A Expired - Fee Related JP3254019B2 (ja) | 1992-11-30 | 1992-11-30 | データ先読み制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412786A (ja) |
| JP (1) | JP3254019B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3590427B2 (ja) * | 1994-08-30 | 2004-11-17 | 株式会社ルネサステクノロジ | 先行読出機能付命令キャッシュメモリ |
| US6604190B1 (en) * | 1995-06-07 | 2003-08-05 | Advanced Micro Devices, Inc. | Data address prediction structure and a method for operating the same |
| US6292879B1 (en) | 1995-10-25 | 2001-09-18 | Anthony S. Fong | Method and apparatus to specify access control list and cache enabling and cache coherency requirement enabling on individual operands of an instruction of a computer |
| JP3435267B2 (ja) * | 1995-11-07 | 2003-08-11 | 株式会社東芝 | マイクロプロセッサ及びそのロードアドレス予想方法 |
| US6314431B1 (en) * | 1999-09-02 | 2001-11-06 | Hewlett-Packard Company | Method, system, and apparatus to improve instruction pre-fetching on computer systems |
| US7058823B2 (en) * | 2001-02-28 | 2006-06-06 | Advanced Micro Devices, Inc. | Integrated circuit having programmable voltage level line drivers and method of operation |
| US6813673B2 (en) * | 2001-04-30 | 2004-11-02 | Advanced Micro Devices, Inc. | Bus arbitrator supporting multiple isochronous streams in a split transactional unidirectional bus architecture and method of operation |
| US6912611B2 (en) * | 2001-04-30 | 2005-06-28 | Advanced Micro Devices, Inc. | Split transactional unidirectional bus architecture and method of operation |
| US6785758B1 (en) | 2001-06-01 | 2004-08-31 | Advanced Micro Devices, Inc. | System and method for machine specific register addressing in a split transactional unidirectional bus architecture |
| US6763415B1 (en) * | 2001-06-08 | 2004-07-13 | Advanced Micro Devices, Inc. | Speculative bus arbitrator and method of operation |
| JP4067887B2 (ja) | 2002-06-28 | 2008-03-26 | 富士通株式会社 | プリフェッチを行う演算処理装置、情報処理装置及びそれらの制御方法 |
| JP2006215799A (ja) * | 2005-02-03 | 2006-08-17 | Toshiba Corp | メモリコントローラ |
| US20070186050A1 (en) * | 2006-02-03 | 2007-08-09 | International Business Machines Corporation | Self prefetching L2 cache mechanism for data lines |
| JP4940824B2 (ja) * | 2006-08-18 | 2012-05-30 | 富士通セミコンダクター株式会社 | 不揮発性半導体メモリ |
| US8756404B2 (en) | 2006-12-11 | 2014-06-17 | International Business Machines Corporation | Cascaded delayed float/vector execution pipeline |
| US7761656B2 (en) * | 2007-08-22 | 2010-07-20 | Advanced Micro Devices, Inc. | Detection of speculative precharge |
| JP2009230417A (ja) | 2008-03-21 | 2009-10-08 | Fujitsu Ltd | ディスク装置およびデータ先行読出し方法 |
| JP5471437B2 (ja) * | 2009-12-28 | 2014-04-16 | 富士通セミコンダクター株式会社 | 半導体集積回路装置およびキャッシュメモリ制御方法 |
| JP5052592B2 (ja) * | 2009-12-28 | 2012-10-17 | 株式会社日立製作所 | ストレージ管理システム、ストレージ階層管理方法及び管理サーバ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0109655B1 (en) * | 1982-11-17 | 1991-07-24 | Nec Corporation | Instruction prefetching device with prediction of a branch destination address |
| US4764861A (en) * | 1984-02-08 | 1988-08-16 | Nec Corporation | Instruction fpefetching device with prediction of a branch destination for each branch count instruction |
| US4943908A (en) * | 1987-12-02 | 1990-07-24 | International Business Machines Corporation | Multiple branch analyzer for prefetching cache lines |
| JP2722523B2 (ja) * | 1988-09-21 | 1998-03-04 | 日本電気株式会社 | 命令先取り装置 |
| US5142634A (en) * | 1989-02-03 | 1992-08-25 | Digital Equipment Corporation | Branch prediction |
-
1992
- 1992-11-30 JP JP32040792A patent/JP3254019B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-29 US US08/158,318 patent/US5412786A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06168119A (ja) | 1994-06-14 |
| US5412786A (en) | 1995-05-02 |
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