KR930002945A - 프리페치버퍼 및 프리페치버퍼를 적용한 정보처리장치 - Google Patents

프리페치버퍼 및 프리페치버퍼를 적용한 정보처리장치 Download PDF

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겐이찌 구로사와
데쯔아끼 나까미가와
겐지 히로세
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Abstract

내용 없음.

Description

프리페치버퍼 및 프리페치버퍼를 적용한 정보처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예의 프리페치버퍼의 구성도,
제2도는 본 발명이 적용되는 계산기시스템의 전체구성도,
제8도는 본 발명에 의한 제2의 실시예에 관한 어드레스 예측부의 다른 구성도.

Claims (26)

  1. CPU를 가지는 계산기시스템에 있어서의 캐시메모리와 주기억장치와의 사이에 설치되는 프리페치버퍼에 있어서, 프리패치한 데이터와 그 데이터를 서치하기 위한 어드레스테그를 쌍으로 하여 기억되는 적어도 하나의 엔트리를 가지는 버퍼와, 프리페치하는 데이터의 주기억장치내에서의 어드레스를 발생하는 어드레스 발생부와, 상기 버퍼에 기억되어 있는 데이터중에서 상기 CPU로 부터 리퀘스트된 어드레스를 가지는 데어터를 서치하는 데이터서치부와, 상기 CPU로 부터 리퀘스트된 어드레스와, 과거에 프리페치한 데이터의 주기억장치내에서의어드레스의 이력에 의거하여, 다음에 프리페치해야 할 데이터의 주기억장치내에서의 어드레스를 결정하는 어드레스 예측부를 구비한 것을 특징으로 하는 프리페치버퍼.
  2. 제1항에 있어서, 상기 어드레스 예측부는 상기 CPU로 부터의 리퀘스트 어드레스와 그 어드레스의 직전에 상기 CPU로 부터 리퀘스트된 어드레스와의 차분을 취하고, 그 차분의 값에 의거하여 다음에 주기억장치로부터 프리페치하는 데이터의 어드레스를 예측하는 것을 특징으로 하는 프리페치버퍼.
  3. 제1항에 있어서, 상기 버퍼는n단(n은 복수)의 엔트리를 포함하고, 상기 데이터서치부는 상기 CPU로 부터의 리퀘스트 어드레스를 가지는 데이터를, 상기 모든 엔트리를 대상으로 하여 서치하는 것을 특징으로 하는 프리페치버퍼.
  4. 제3항에 있어서, 상기 어드레스 발생부는 프리페치해야 할 데이터의 어드레스로서, 상기 CPU로 부터 리퀘스트된 데이터의 어드레스에 연속하는 n개의 어드레스를 발생하는 것을 특징으로 하는 프리패치버퍼.
  5. 제4항에 있어서, 상기 어드레스 예측부는 상기 버퍼에 CPU로 부터의 리퀘스트 어드레스에 대하여 후속하는 어드레스의 데이터를 할지, 선행하는 어드레스의 데이터를 기억할지를 결정하는 플래그를 기억하는 어드레스 증감방향 레지스터와, 프리페치버퍼에 히트한 최신 어드레스를 기억하는 최신히트 어드레스 레지스터를 가지고, 프리페치버퍼가 미스히트했을 경우, 해당 리퀘스트 어드레스가 최신 히트 어드레스 보다도 크고, 또한 그 차의 절대치가 미리 지장된 값(P) 미만이면, 해당 리퀘스트 어드레스에 후속하는 n개의 연속데이터를 상기 버퍼에 격납하고, 해당 리퀘스트 어드레스가 상기 최신 히트 어드레스보다도 작고, 또한 그 차의 절대치가 상기 값(P)미만이면, 해당 리퀘스트 어드레스에 선행하는 n개의 연속데이터를 상기 버퍼에 격납하도록 상기 어드레스 발생부를 제어하는 것을 특징으로 하는 프리페치버퍼.
  6. 제5항에 있어서, 상기 미리 지정된 값(P)은 1 내지 n중 어느 하나인 것을 특징으로 하는 프리페치버퍼.
  7. 제5항에 있어서, 상기 어드레스 예측부는 상기 리퀘스트 어드레스에 대하여 프리패치 버퍼가 히트했을 경우, 해당 리퀘스트 어드레스로 상기 최신히트 어드레스레지스터의 내용을 갱신함과 동시에 상기 어드레스 증감방향 레지스터의 내용에 따른 방향의 해당 리퀘스트 어드레스에 계속되는 n개의 연속데이터를 상기 버퍼에 격납하도록 상기 어드레스 발생부를 제어하는 것을 특징으로 하는 프리패치버퍼.
  8. 제3항에 있어서, 상기 어드레스 예측부는 상기 CPU로 부터의 리퀘스트 어드레스와, 그 어드레스의 직전에 상기 CPU로 부터 리퀘스트된 어드레스와의 차분을 취하고, 그 차분치를 k(k는 1에서 n까지)배한 값을 해당 리퀘스트 어드레스에 가산하여 얻어지는 어드레스를 상기 주기억장치로 부터 프리페치하는 데이터의 어드레스로 하는 것을 특징으로 하는 프리페치버퍼.
  9. 제3항에 있어서, 상기 버퍼는 유효한 데이터가 기억되어 있는 엔트리와 무효인 데이터가 기억되어 있는 엔트리를 식별하는 플래그를 가지고 상기 데이터 서치부는 그 플래그를 참조하여, 유효한 데이터가 기억되어 있는 엔트리를 대상으로 하여 상기 리퀘스트 어드레스를 서치하는 것을 특징으로 하는 프리패치버퍼.
  10. 제3항에 있어서, 상기 버퍼는 유효한 데이터가 기억되어 있는 엔트리와 무효인 데이터가 기억되어 있는 엔트리틀 식별하는 플래그를 가지고 상기 데이터 서치부는 그 버퍼내의 유효한 데이터가 기억되어 있는 엔트리를 대상으로하여 상기 리퀘스트 어드레스를 서치하는 것을 특징으로 하는 프리페치 버퍼.
  11. 제1항 또는 제3항에 있어서, 상기 버퍼와, 상기 어드레스 발생부와, 상기 데이터서치부와, 상기 어드레스 예측부를 하나의 버퍼모듈로 하고, m개(m은 복수)의 버퍼모듈을 설치함과 동시에, 그 m개의 버퍼모듈을 제어하는 전체제어부를 설치한 것을 특징으로 하는 프리페치버퍼.
  12. 제11항에 있어서, 상기 전체제어부는 상기 CPU로 부터의 리퀘스트 어드레스를 가지는 데이터가 상기 m개의 버퍼모듈의 어느 하나의 버퍼에도 존재하지 않았을 경우, 상기 m개의 버퍼모듈중에서 가장 오랜시간 액세스되지 않은 버퍼모듈을 선택하고, 그 선택된 버퍼모듈의 버퍼에 새로운 프리페치를 행하는 것을 특징으로 하는 프리페치버퍼.
  13. 제11항에 있어서, 상기 전체제어부는, 상기 리퀘스트어드레스를 가지는 데이터가, 상기 m개의 버모듈의 어느 버퍼에도 존재하지 않았을 경우, 상기 m개의 버퍼모듈중에서, 상기 버퍼모듈의 어드레스 예측부에 기억되어 있는 최신히트 어드레스와 해당 리퀘스트 어드레스와의 어드레스차가 미리 정해진 값(d)보다 작은 버퍼모듈이 존재했을 경우, 해당 버펴모듈을 선택하고, 어드레스차가 상기 값(d)보다 작은 버퍼모듈이 존재하지 않았을 경우, 가장 오랜동안 액세스되지 않았던 버퍼모듈을 선택하고, 그 선택된 버퍼모들의 버퍼에 새로운 프리페치를 행하는 것을 특징으로 하는 프리패치버퍼.
  14. 제12항 또는 제13항에 있어서, 상기 전체제어부는 상기 리퀘스트 어드레스를 가지는 데이터가, 상기 m개의 버퍼모듈의 어느 하나의 버퍼에 존재했을 경우, 해당 버퍼모듈에 새로운 프리페치를 행하는 것을 특징으로 하는 프리페치버퍼.
  15. 제11항에 있어서, 상기 m개의 버퍼모듈은 상기 전체 제어부에 의하여 리드미스용과 라이트미스용으로 나누어 관리되는 것을 특징으로 하는 프리페치버퍼.
  16. 제15항에 있어서, 상기 전체제어부는 리드미스용의 가장 오랜동안 액세스되어 있지 않은 버퍼모듈과, 라이트미스용의 가장 오랜동안 액세스되어 있지 않은 버퍼모듈을 동시에 관리하고, 상기 리퀘스트 어드레스에 대하여 같은 속성을 가지는 버퍼모듈이 모두 미스히트했을 경우에는 상기 리퀘스트 어드레스에 대하여 다른 속성을 가지는 버퍼모듈중에서 가장 오랜동안 액세스되어 있지 않은 버퍼모듈을 선택하고, 그 버퍼모듈을 리퀘스트어드레스와 같은 속성으로 변경하고, 그 버퍼모듈의 버퍼에 상기 리퀘스트 어드레스에 계속하는 어드레스를 가지는 데이터를 기억하는 것을 특징으로 하는 프리체피버퍼.
  17. CPU를 가지는 계산기시스템에 있어서의 캐시메모리와 주기억장치와의 사이에 설치되는 프리페치버퍼에 있어서, 프리패치한 데이터와 그 데이터를 서치하기 위한 어드레스테그와를 쌍으로 하여 기억하는 적어도 한개 엔트리로 이루어지는 버퍼와, 프리페치하는 데이터의 주기억장치내에서의 어드레스를 발생하는 어드레스 발생부와, 상기 버퍼에 기억되어 있는 데이터 중에서 상기 CPU로 부터 리퀘스트된 어드레스를 가지는 데이터를 서치하는 데이터서치부와, 상기 CPU로 부터 리퀘스트된 어드레스에 의거하여 다음에 프리페치해야할 데이터의 주기억장치내에서의 어드레스를 결정하는 어드레스 예측부를 구비하고, 상기 데이터서치부와 상기 어드레스 예측부와, 상기 어드레스발생부와, 상기 버퍼를 하나의 버퍼로 하고, m개의 버퍼모듈을 설치하고, 다시 그 m개의 버퍼모듈을 제어하는 전체 제어부를 설치하고, 그 전체 제어부는 상기 m개의 버퍼모듈을 리드미스용과 라이트미스용으로 나누어 관리하는 것을 특징으로 하는 프리패치버퍼.
  18. 복수개의 CPU를 가지는 멀티프로세서 계산기 시스템에 있어서의 캐시메모리와 주기억장치와의 사이에 설치된 프리페치버퍼에 있어서, 프리페치한 데이터와 그 데이터를 서치하기 위한 어드레스테그를 쌍으로 하여 기억하는 적어도 하나의 엔트리를 가지는 버퍼와, 그 버퍼에 기억되어 있는 데이터중에서, CPU로 부터 리퀘스트된 어드레스를 가지는 데이터를 서치하는 데이터서치부와, 프리페치하는 데이터의 주기억장치내에서의 어드레스를 발생하는 어드레스발생부와, 상기 CPU로 부터 리퀘스트된 어드레스와, 과거에 프리패치한 데이터의 주기억장치내에서의 어드레스의 이력에 의거하여 다음에 프리패치해야 할 데이터의 주기억장치내에서의 어드레스를 결정하는 어드레스 예측부를 구비하고, 상기 버퍼와, 상기 데이터 서치부와, 상기 어드레스발생부와, 상기 어드레스 예측부를 하나의 버퍼모듈로 하고 m개의 버퍼모듈을 설치함과 동시에, 그 m개의 버퍼모듈을 제어하는 전체제어부를 설치하고, 그 전체제어부는 상기 m개의 버퍼모듈을 각각 상기 복수의 CPU의 어느하나에 할당시켜 관리하는 것을 특징으로 하는 프리페치버퍼.
  19. 18항에 있어서, 상기 전체제어부는 동일한 CPU가 사용하는 버퍼모듈로 가장 오랜동안 액세스되어 있지 않은 버퍼모듈을 관리하고, 상기 리퀘스트 어드레스에 대하여 요구원의 CPU에 할당된 버퍼모듈이 모드 미스히트 했을 경우에는 상기 요구원의 CPU 이외의 CPU에 할당된 버퍼모듈을 선택하고, 그 버퍼모듈을 상기 요구원의 CPU에 할당되도록 변경하고 그 버퍼모듈의 버퍼에 상기 리퀘스트어드레스에 계속되는 어드레스를 가지는 데이터를 기억하는 것을 특징으로 하는 프리페치버퍼.
  20. CPU를 가지는 계산기 시스템에 있어서의 캐시메모리와 주기억장치와의 사이에 설치하는 프리페치버퍼에 있어서, 프리페치한 데이터와 그 데이터를 서치하기 위한 어드레스테그를 쌍으로 하여 기억하는 적어도 하나의 엔트리를 가지는 버퍼와, 프리페치하는 데이터의 주기억장치내에서의 어드레스를 발생하는 어드레스 발생부와, 상기 버퍼에 기억되어 있는 데이터중에서, 상기 CPU로 부터 리퀘스트된 어드레스를 가지는 데이터를 서치하는 데이터 서치부와, 상기 CPU로 부터의 리퀘스트 어드레스가 증가방향으로 변화하는지, 감소방향으로 변화하는지에 따라, 상기 버퍼에 프리페치해야할 데이터의 주기억장치내에서의 어드레스를 증가시키거나 또는 감소시키는어드레스 예측부를 구비한 것을 특징으로 하는 프리패치버퍼.
  21. 연산 또는 제어를 행하는 CPU와, 연산 또는 제어의 실행순서를 나타내는 프로그램 및 연산 또는 제어에 사용되는 데이터를 격납하는 제1의 기억수단과, 상기 제1의 기억수단에 격납된 정보의 일부와 동일 정보를 격납하는 제2의 기억수단과, 상기 CPU의 리퀘스트 어드레스의 이력에 의거하여, 다음 리퀘스트 어드레스의 예측을 행하고, 그 예측결과에 의거하여 상기 제1의 기억수단에 격납된 정보를 격납하는 제3의 기억수단을 가지는 것을 특징으로 하는 정보처리장치.
  22. 연산 또는 제어를 행하는 복수의 CPU와, 연산 또는 제어의 실행수순을 나타내는 프로그램 및 연산 또는 제어에 사용되는 데이터를 격납하는 제1의 기억수단과, 상기 제1의 기억수단에 격납된 정보의 일부와 동일 정보를 격납하는 복수의 제2의 기억수단과, 상기 복수의 CPU의 각각의 리퀘스트어드레스의 이력에 따라, 각각의 대응 리퀘스트 어드레스의 예측을 행하고, 그 예측결과에 의거하여, 상기 제1의 기억수단에 격납된 정보를 격납하는 제3의 기억수단을 가지는 것을 특징으로 하는 정보처리장치.
  23. 연산 또는 제어를 행하는 적어도 1개의 CPU와, 연산 또는 제어의 실행순서를 나타내는 프로그램 및 연산 또는 제어에 사용되는 데이터를 격납하는 기억수단을 가지는 정보처리장치에 있어서, 상기 CPU의 리퀘스트어드레스의 이력에 의거하여 다음 리퀘스트 어드레스의 예측을 행하고, 그 예측결과에 의거하여 상기 기억수단에 격납된 데이터를 처리하는 메모리 콘트롤러를 가지는 것을 특징으로 하는 정보처리장치.
  24. 연산 또는 제어를 행하는 적어도 1개의 CPU와, 연산 또는 제어의 실행순서를 나타내는 프로그램 및 연산 또는 제어에 사용되는 데이터를 격납하는 기억수단을 가지는 정보처리장치에 있어서, 상기 CPU의 리퀘스트 어드레스의 이력에 의거하여 다음 리퀘스트 어드레스의 예측을 행하고, 그 예측결과에 의거하여 상기 기억수단에 격납된 데이터를 호출하고, 프리패치 버퍼에 격납하는 메모리콘트롤러를 가지는 것을 특징으로 하는 정보처리장치.
  25. 연산 또는 제어를 행하는 CPU의 리퀘스트 어드레스의 이력에 의거하여, 다음 리퀘스트 어드레스를 예측하고, 연산 또는 제어에 관한 정보를 격납하고 있는 기억수단으로 부터, 상기 예측결과에 의거하여 정보를 처리하는 것을 특징으로 하는 메모리 콘트롤러.
  26. 연산 또는 제어를 행하는 CPU의 리퀘스트 어드레스의 이력에 의거하여 다음 리퀘스트 어드레스를 예측하고, 연산 또는 제어에 관한 정보를 격납하고 있는 기억수단으로 부터, 상기 예측결과에 의거할 정보를 전송하고, 격납하는 것을 특징으로 하는 프리패치버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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