JP2881049B2 - プリフェッチバッファ - Google Patents
プリフェッチバッファInfo
- Publication number
- JP2881049B2 JP2881049B2 JP3190240A JP19024091A JP2881049B2 JP 2881049 B2 JP2881049 B2 JP 2881049B2 JP 3190240 A JP3190240 A JP 3190240A JP 19024091 A JP19024091 A JP 19024091A JP 2881049 B2 JP2881049 B2 JP 2881049B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- buffer
- storage device
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6022—Using a prefetch buffer or dedicated prefetch cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6026—Prefetching based on access pattern detection, e.g. stride based prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、計算機システムにおけ
るプリフェッチバッファ方式に関する。
るプリフェッチバッファ方式に関する。
【０００２】
【従来の技術】計算機システム、特にワークステーショ
ンの分野においては、高性能なＲＩＳＣプロセッサの出
現によって大幅に性能が向上しつつある。ＲＩＳＣプロ
セッサは通常、高速なアクセスが可能な小容量のキャッ
シュメモリと、低速大容量の主記憶装置を持っている。
このとき、取り扱うデータ量が小さく、キャッシュミス
が起こらない場合にはＲＩＳＣプロセッサの性能をフル
に引き出すことが可能となるが、取り扱うデータ量が大
きく、キャッシュミスが多発する場合には、主記憶装置
までデータを取りに行く間、プロセッサはプログラムの
実行を待たねばならず、この待ち時間が性能の低下のつ
ながる。しかも、この待ち時間は、どのような高速のプ
ロセッサであろうとも、主記憶装置のアクセス時間が同
じであるならば、同じ時間待たされるため、キャッシュ
ミスが多発するような処理の場合、プロセッサの性能を
いくら向上させても、全体としての処理性能が一向に上
がらないという問題が生じる。
ンの分野においては、高性能なＲＩＳＣプロセッサの出
現によって大幅に性能が向上しつつある。ＲＩＳＣプロ
セッサは通常、高速なアクセスが可能な小容量のキャッ
シュメモリと、低速大容量の主記憶装置を持っている。
このとき、取り扱うデータ量が小さく、キャッシュミス
が起こらない場合にはＲＩＳＣプロセッサの性能をフル
に引き出すことが可能となるが、取り扱うデータ量が大
きく、キャッシュミスが多発する場合には、主記憶装置
までデータを取りに行く間、プロセッサはプログラムの
実行を待たねばならず、この待ち時間が性能の低下のつ
ながる。しかも、この待ち時間は、どのような高速のプ
ロセッサであろうとも、主記憶装置のアクセス時間が同
じであるならば、同じ時間待たされるため、キャッシュ
ミスが多発するような処理の場合、プロセッサの性能を
いくら向上させても、全体としての処理性能が一向に上
がらないという問題が生じる。
【０００３】上記問題点を解決する手段として、プリフ
ェッチバッファ方式がある。この方式の従来例として
は、Norman P. Jouppiの Improving Direct-Mapped Cac
he Performance by the Addition of a Small Fully-As
sociative Cache and PrefetchBuffers (The 17th Annu
al International Symposium on Computer Architectur
e Conference Proceedings, May, 1990, p364-p373)が
ある。これは、キャッシュミスを起こした場合、主記憶
装置から取りに行くべきデータを、あらかじめ小容量の
バッファに先読みしておくことにより、主記憶装置をア
クセスすることによるオーバーヘッドをなくす方式であ
る。
ェッチバッファ方式がある。この方式の従来例として
は、Norman P. Jouppiの Improving Direct-Mapped Cac
he Performance by the Addition of a Small Fully-As
sociative Cache and PrefetchBuffers (The 17th Annu
al International Symposium on Computer Architectur
e Conference Proceedings, May, 1990, p364-p373)が
ある。これは、キャッシュミスを起こした場合、主記憶
装置から取りに行くべきデータを、あらかじめ小容量の
バッファに先読みしておくことにより、主記憶装置をア
クセスすることによるオーバーヘッドをなくす方式であ
る。
【０００４】なお、プリフェッチバッファ方式に関する
従来技術として、特開昭53-134334号、特開昭63-75934
号、特開平2-87229号、米国特許第4,714,994号に開示さ
れたものが挙げられる。
従来技術として、特開昭53-134334号、特開昭63-75934
号、特開平2-87229号、米国特許第4,714,994号に開示さ
れたものが挙げられる。
【０００５】
【発明が解決しようとする課題】従来のプリフェッチバ
ッファにおいては、プログラムの命令の実行が一般にア
ドレス順に行われるため、プリフェッチの対象となるデ
ータは、通常、プロセッサからリクエストがあったデー
タの直後のアドレスを持つデータに限られている。ま
た、特殊な場合の対処として、分岐、ループ処理に応じ
たプリフェッチも提案されている。
ッファにおいては、プログラムの命令の実行が一般にア
ドレス順に行われるため、プリフェッチの対象となるデ
ータは、通常、プロセッサからリクエストがあったデー
タの直後のアドレスを持つデータに限られている。ま
た、特殊な場合の対処として、分岐、ループ処理に応じ
たプリフェッチも提案されている。
【０００６】しかし、リクエストアドレス値が減少する
方向に連続して変化する場合、あるいは、リクエストア
ドレスがとびとびである場合、プリフェッチバッファの
ヒット率が悪化し、性能が低下するという問題点があっ
た。
方向に連続して変化する場合、あるいは、リクエストア
ドレスがとびとびである場合、プリフェッチバッファの
ヒット率が悪化し、性能が低下するという問題点があっ
た。
【０００７】本発明の目的は、リクエストアドレスが増
加する場合および減少する場合のいずれにおいてもヒッ
ト率を向上させることができるプリフェッチバッファを
提供することにある。
加する場合および減少する場合のいずれにおいてもヒッ
ト率を向上させることができるプリフェッチバッファを
提供することにある。
【０００８】本発明の他の目的は、リクエストアドレス
がとびとびの場合にもヒット率を向上させることができ
るプリフェッチバッファを提供することにある。
がとびとびの場合にもヒット率を向上させることができ
るプリフェッチバッファを提供することにある。
【０００９】
【課題を解決するための手段】本発明によるプリフェッ
チバッファは、ＣＰＵを有する計算機システムにおける
キャッシュメモリと主記憶装置との間に設けられるプリ
フェッチバッファであって、プリフェッチしたデータと
該データをサーチするためのアドレスタグとを対にして
記憶する少なくともひとつのエントリを有するバッファ
と、プリフェッチするデータの主記憶装置内でのアドレ
スを発生するアドレス発生部と、上記バッファに記憶さ
れているデータの中から、上記ＣＰＵよりリクエストさ
れたアドレスを有するデータをサーチするデータサーチ
部と、上記ＣＰＵよりリクエストされたアドレスと、過
去にプリフェッチしたデータの主記憶装置内でのアドレ
スの履歴とに基づいて、次にプリフェッチすべきデータ
の主記憶装置内でのアドレスを決定するアドレス予測部
とを備えたものである。
チバッファは、ＣＰＵを有する計算機システムにおける
キャッシュメモリと主記憶装置との間に設けられるプリ
フェッチバッファであって、プリフェッチしたデータと
該データをサーチするためのアドレスタグとを対にして
記憶する少なくともひとつのエントリを有するバッファ
と、プリフェッチするデータの主記憶装置内でのアドレ
スを発生するアドレス発生部と、上記バッファに記憶さ
れているデータの中から、上記ＣＰＵよりリクエストさ
れたアドレスを有するデータをサーチするデータサーチ
部と、上記ＣＰＵよりリクエストされたアドレスと、過
去にプリフェッチしたデータの主記憶装置内でのアドレ
スの履歴とに基づいて、次にプリフェッチすべきデータ
の主記憶装置内でのアドレスを決定するアドレス予測部
とを備えたものである。
【００１０】上記アドレス予測部は、好ましくは、上記
ＣＰＵからのリクエストアドレスと該アドレスの直前に
上記ＣＰＵよりリクエストされたアドレスとの差分を取
り、該差分の値に基づいて次に主記憶装置からプリフェ
ッチするデータのアドレスを予測する。
ＣＰＵからのリクエストアドレスと該アドレスの直前に
上記ＣＰＵよりリクエストされたアドレスとの差分を取
り、該差分の値に基づいて次に主記憶装置からプリフェ
ッチするデータのアドレスを予測する。
【００１１】また、上記バッファはｎ段（ｎは複数）の
エントリを含み、上記データサーチ部は、上記ＣＰＵか
らのリクエストアドレスを有するデータを、上記すべて
のエントリを対象としてサーチすることが望ましい。
エントリを含み、上記データサーチ部は、上記ＣＰＵか
らのリクエストアドレスを有するデータを、上記すべて
のエントリを対象としてサーチすることが望ましい。
【００１２】上記アドレス発生部は、例えば、プリフェ
ッチすべきデータのアドレスとして、上記ＣＰＵよりリ
クエストされたデータのアドレスに連続するｎ個のアド
レスを発生する。
ッチすべきデータのアドレスとして、上記ＣＰＵよりリ
クエストされたデータのアドレスに連続するｎ個のアド
レスを発生する。
【００１３】上記アドレス予測部は、上記ＣＰＵからの
リクエストアドレスと該アドレスの直前に上記ＣＰＵよ
りリクエストされたアドレスとの差分を取り、該差分値
をｋ（ｋは１からｎまで）倍した値を当該リクエストア
ドレスに加算して得られるアドレスを、上記主記憶装置
からプリフェッチするデータのアドレスとすることも可
能である。
リクエストアドレスと該アドレスの直前に上記ＣＰＵよ
りリクエストされたアドレスとの差分を取り、該差分値
をｋ（ｋは１からｎまで）倍した値を当該リクエストア
ドレスに加算して得られるアドレスを、上記主記憶装置
からプリフェッチするデータのアドレスとすることも可
能である。
【００１４】
【作用】本発明の第１の構成においては、アドレス発生
部は、ＣＰＵからのリクエストアドレスに続くｎ個の連
続したアドレスを発生し、該ｎ個（ｎは好ましくは複
数）のアドレスを持つｎ個のデータを主記憶装置から読
みだし、ｎ段のバッファに格納する。またデータサーチ
部は、次にＣＰＵからリクエストされたアドレスを、バ
ッファ内の全てのエントリを対象としてサーチする。こ
れにより、次にＣＰＵからリクエストされたアドレス
が、その直前のリクエストアドレス＋１から＋ｎまでの
アドレスであれば、プリフェッチバッファはヒットす
る。
部は、ＣＰＵからのリクエストアドレスに続くｎ個の連
続したアドレスを発生し、該ｎ個（ｎは好ましくは複
数）のアドレスを持つｎ個のデータを主記憶装置から読
みだし、ｎ段のバッファに格納する。またデータサーチ
部は、次にＣＰＵからリクエストされたアドレスを、バ
ッファ内の全てのエントリを対象としてサーチする。こ
れにより、次にＣＰＵからリクエストされたアドレス
が、その直前のリクエストアドレス＋１から＋ｎまでの
アドレスであれば、プリフェッチバッファはヒットす
る。
【００１５】また、アドレス予測部は、次にＣＰＵから
リクエストされたアドレスが、上記リクエストアドレス
よりも小さかった場合には、プリフェッチするデータの
アドレスを減少方向に切り替える。これによってアドレ
スが減少方向に変化する場合でもプリフェッチバッファ
をヒットさせることができる。
リクエストされたアドレスが、上記リクエストアドレス
よりも小さかった場合には、プリフェッチするデータの
アドレスを減少方向に切り替える。これによってアドレ
スが減少方向に変化する場合でもプリフェッチバッファ
をヒットさせることができる。
【００１６】また、別の構成では、アドレス予測部は、
直前のリクエストアドレスとＣＰＵからのリクエストア
ドレスの差分をとり、アドレス発生部は、リクエストア
ドレス＋該差分×ｋ（ｋは１からｎまで）のアドレスを
持つデータを主記憶装置から読みだし、ｎ段（この場
合、ｎは複数）のバッファに格納する。これによって次
にＣＰＵからリクエストされたアドレスが、その直前の
アドレス＋該差分×ｋ（ｋは１からｎ）のアドレスを持
つデータであれば、プリフェッチバッファをヒットさせ
ることができる。
直前のリクエストアドレスとＣＰＵからのリクエストア
ドレスの差分をとり、アドレス発生部は、リクエストア
ドレス＋該差分×ｋ（ｋは１からｎまで）のアドレスを
持つデータを主記憶装置から読みだし、ｎ段（この場
合、ｎは複数）のバッファに格納する。これによって次
にＣＰＵからリクエストされたアドレスが、その直前の
アドレス＋該差分×ｋ（ｋは１からｎ）のアドレスを持
つデータであれば、プリフェッチバッファをヒットさせ
ることができる。
【００１７】このように、本発明では、プロセッサから
プリフェッチバッファにリクエストされるアドレスの履
歴から、次にリクエストされるアドレスを予測するアド
レス予測部を設けることにより、とびとびのリクエスト
アドレスや、減少方向のアドレスに対しても、プリフェ
ッチバッファのヒット率を高め、計算機システムの性能
向上を図ることができる。
プリフェッチバッファにリクエストされるアドレスの履
歴から、次にリクエストされるアドレスを予測するアド
レス予測部を設けることにより、とびとびのリクエスト
アドレスや、減少方向のアドレスに対しても、プリフェ
ッチバッファのヒット率を高め、計算機システムの性能
向上を図ることができる。
【００１８】
【実施例】以下、本発明の実施例について、図面により
詳細に説明する。
詳細に説明する。
【００１９】まず、図２に、本発明が適用される計算機
システム１の概略構成を表わすブロック図を示す。計算
機システム１は、演算や制御を行なうＣＰＵ２、高速小
容量の記憶手段であるキャッシュメモリ(Cache)３、低
速大容量の記憶手段である主記憶装置(Main Memory)
４、入出力装置(I/O)６、システムバス７、およびＣＰ
Ｕ２と主記憶装置４とシステムバス７をつなぐメモリ・
インターフェース１０からなる。メモリ・インターフェ
ース１０は、ＣＰＵ２とのインターフェースをとるＣＰ
Ｕインターフェース部２０、システムバス７とのインタ
ーフェースをとるシステムバス・インターフェース部(S
ystem Bus i/f)７０、主記憶装置４を制御するメモリ・
コントローラ部(Memory Controller)４０、および主記
憶装置４が記憶しているデータを先読みして記憶するプ
リフェッチバッファ５(Prefetch Buffer)からなる。
システム１の概略構成を表わすブロック図を示す。計算
機システム１は、演算や制御を行なうＣＰＵ２、高速小
容量の記憶手段であるキャッシュメモリ(Cache)３、低
速大容量の記憶手段である主記憶装置(Main Memory)
４、入出力装置(I/O)６、システムバス７、およびＣＰ
Ｕ２と主記憶装置４とシステムバス７をつなぐメモリ・
インターフェース１０からなる。メモリ・インターフェ
ース１０は、ＣＰＵ２とのインターフェースをとるＣＰ
Ｕインターフェース部２０、システムバス７とのインタ
ーフェースをとるシステムバス・インターフェース部(S
ystem Bus i/f)７０、主記憶装置４を制御するメモリ・
コントローラ部(Memory Controller)４０、および主記
憶装置４が記憶しているデータを先読みして記憶するプ
リフェッチバッファ５(Prefetch Buffer)からなる。
【００２０】ＣＰＵ２は、必要なデータを得る際、まず
キャッシュメモリ３の中をサーチし、データがキャッシ
ュメモリ３の中にあればそれを使用する。もしなけれ
ば、主記憶装置４をアクセスするとともにプリフェッチ
バッファ５の中をサーチする。プリフェッチバッファ５
に必要なデータがあればそれを読み出して使用し、その
データをキャッシュメモリ３に記憶する。このとき主記
憶装置４へのアクセスはキャンセルする。
キャッシュメモリ３の中をサーチし、データがキャッシ
ュメモリ３の中にあればそれを使用する。もしなけれ
ば、主記憶装置４をアクセスするとともにプリフェッチ
バッファ５の中をサーチする。プリフェッチバッファ５
に必要なデータがあればそれを読み出して使用し、その
データをキャッシュメモリ３に記憶する。このとき主記
憶装置４へのアクセスはキャンセルする。
【００２１】プリフェッチバッファ５に必要なデータが
なかった場合には、主記憶装置４からそのデータを取っ
てくる。主記憶装置４からデータを取り出した際には、
ＣＰＵ２はそのデータを使用すると共に、キャッシュメ
モリ３に記憶する。さらに上記データの後続もしくは先
行するデータを主記憶装置４から取り出し、プリフェッ
チバッファ５に記憶しておく。
なかった場合には、主記憶装置４からそのデータを取っ
てくる。主記憶装置４からデータを取り出した際には、
ＣＰＵ２はそのデータを使用すると共に、キャッシュメ
モリ３に記憶する。さらに上記データの後続もしくは先
行するデータを主記憶装置４から取り出し、プリフェッ
チバッファ５に記憶しておく。
【００２２】図１に、プリフェッチバッファ５の詳細を
示す。プリフェッチバッファ５は、本実施例では、４個
のバッファモジュール５０−０，５０−１，５０−２，
５０−３、全体制御部５１、データ出力マルチプレクサ
５２、アドレス出力マルチプレクサ５３からなる。ま
た、それぞれのバッファモジュール５０−ｉ（ｉ＝０，
１，２，３）は、データサーチ部５００、アドレス予測
部５０１、アドレス発生部５０２、４個のエントリから
なるバッファ５０３、及びデータ出力部５０４からな
る。
示す。プリフェッチバッファ５は、本実施例では、４個
のバッファモジュール５０−０，５０−１，５０−２，
５０−３、全体制御部５１、データ出力マルチプレクサ
５２、アドレス出力マルチプレクサ５３からなる。ま
た、それぞれのバッファモジュール５０−ｉ（ｉ＝０，
１，２，３）は、データサーチ部５００、アドレス予測
部５０１、アドレス発生部５０２、４個のエントリから
なるバッファ５０３、及びデータ出力部５０４からな
る。
【００２３】ＣＰＵ２から、プリフェッチバッファ５に
データ要求がなされると、リクエストアドレスがアドレ
ス入力線５５を介してそれぞれのバッファモジュール５
０−ｉ内のデータサーチ部５００に供給される。データ
サーチ部５００は、バッファ５０３の中に一致するアド
レスを持つデータがあるかどうかを検索する。検索の結
果、リクエストデータがあれば、そのデータをデータ出
力部５０４及びデータ出力マルチプレクサ５２を介して
ＣＰＵ２及びキャッシュメモリ３に出力する。
データ要求がなされると、リクエストアドレスがアドレ
ス入力線５５を介してそれぞれのバッファモジュール５
０−ｉ内のデータサーチ部５００に供給される。データ
サーチ部５００は、バッファ５０３の中に一致するアド
レスを持つデータがあるかどうかを検索する。検索の結
果、リクエストデータがあれば、そのデータをデータ出
力部５０４及びデータ出力マルチプレクサ５２を介して
ＣＰＵ２及びキャッシュメモリ３に出力する。
【００２４】すなわち、アドレス予測部５０１は、次の
リクエストアドレスを予測するため、上記リクエストア
ドレスを記憶しておく。また、アドレス発生部５０２
は、バッファ５０３の内容が、当該リクエストアドレス
に後続もしくは先行する連続したデータ（本実施例では
４つ）が記憶されるように、不足するデータのアドレス
を発生し、アドレス出力マルチプレクサ５３を介して主
記憶装置４に送り、上記不足するデータを獲得してバッ
ファ５０３に格納する。バッファ５０３に格納するデー
タを、リクエストアドレスに後続するデータとするか先
行するデータとするかは、アドレス予測部５０１が管理
している。
リクエストアドレスを予測するため、上記リクエストア
ドレスを記憶しておく。また、アドレス発生部５０２
は、バッファ５０３の内容が、当該リクエストアドレス
に後続もしくは先行する連続したデータ（本実施例では
４つ）が記憶されるように、不足するデータのアドレス
を発生し、アドレス出力マルチプレクサ５３を介して主
記憶装置４に送り、上記不足するデータを獲得してバッ
ファ５０３に格納する。バッファ５０３に格納するデー
タを、リクエストアドレスに後続するデータとするか先
行するデータとするかは、アドレス予測部５０１が管理
している。
【００２５】データサーチ部５００がバッファ５０３を
検索し、リクエストデータがなかった場合には、ミスヒ
ットであったことを全体制御部５１に報告する。
検索し、リクエストデータがなかった場合には、ミスヒ
ットであったことを全体制御部５１に報告する。
【００２６】全体制御部５１は、４つのバッファモジュ
ール５０−０，５０−１，５０−２，５０−３のヒット
状況を収集し、少なくともひとつのバッファモジュール
５０−ｉについてヒットしていた場合には、ヒットした
バッファモジュール５０−ｉのひとつを選択して、その
出力をデータ出力マルチプレクサ５２を介してＣＰＵ２
およびキャッシュメモリ３に転送する。このとき、全体
制御部５１によって選択されなかったバッファモジュー
ル５０−ｉのバッファ５０３の内容はそのまま保持され
る。
ール５０−０，５０−１，５０−２，５０−３のヒット
状況を収集し、少なくともひとつのバッファモジュール
５０−ｉについてヒットしていた場合には、ヒットした
バッファモジュール５０−ｉのひとつを選択して、その
出力をデータ出力マルチプレクサ５２を介してＣＰＵ２
およびキャッシュメモリ３に転送する。このとき、全体
制御部５１によって選択されなかったバッファモジュー
ル５０−ｉのバッファ５０３の内容はそのまま保持され
る。
【００２７】全てのバッファモジュール５０−ｉがミス
ヒットした場合には、全体制御部５１が次の手順にした
がってバッファモジュール５０−ｉのひとつを選択し、
その内容を更新する。
ヒットした場合には、全体制御部５１が次の手順にした
がってバッファモジュール５０−ｉのひとつを選択し、
その内容を更新する。
【００２８】（１）４つのバッファモジュール５０−ｉ
のそれぞれにおいて、アドレス予測部５０１が記憶して
いる最新のヒットアドレスと、リクエストアドレスとの
差を求める。
のそれぞれにおいて、アドレス予測部５０１が記憶して
いる最新のヒットアドレスと、リクエストアドレスとの
差を求める。
【００２９】（２）上記アドレス差が、あらかじめ設定
されたしきい値の範囲内に収まるバッファモジュール５
０−ｉが少なくとも一つあれば、該バッファモジュール
５０−ｉの中から一つを選択し、線τされたバッファモ
ジュール５０−ｉのバッファ５０３に、リクエストアド
レスに後続もしくは先行する４つの連続したアドレスを
持つデータが記憶されるように、データを主記憶装置４
から読み込む。
されたしきい値の範囲内に収まるバッファモジュール５
０−ｉが少なくとも一つあれば、該バッファモジュール
５０−ｉの中から一つを選択し、線τされたバッファモ
ジュール５０−ｉのバッファ５０３に、リクエストアド
レスに後続もしくは先行する４つの連続したアドレスを
持つデータが記憶されるように、データを主記憶装置４
から読み込む。
【００３０】なお、上記しきい値は、リクエストアドレ
スが上記最新ヒットアドレスの近傍のアドレスか否かを
判定するためのものである。すなわち、上記アドレス差
がしきい値の範囲内であれば近傍であると判定し、バッ
ファ５０３にデータを取り込む処理を行なう。
スが上記最新ヒットアドレスの近傍のアドレスか否かを
判定するためのものである。すなわち、上記アドレス差
がしきい値の範囲内であれば近傍であると判定し、バッ
ファ５０３にデータを取り込む処理を行なう。
【００３１】本実施例では、アドレス予測部５０１は、
リクエストアドレスがアドレス予測部５０１内に記憶さ
れている最新ヒットアドレスよりも大きく、その差が４
未満であれば、リクエストアドレスに後続する連続デー
タを読み込み、最新ヒットアドレスよりも小さく、その
差が４未満であれば、先行する連続データを読み込むよ
う、アドレス発生部５０２を制御する。
リクエストアドレスがアドレス予測部５０１内に記憶さ
れている最新ヒットアドレスよりも大きく、その差が４
未満であれば、リクエストアドレスに後続する連続デー
タを読み込み、最新ヒットアドレスよりも小さく、その
差が４未満であれば、先行する連続データを読み込むよ
う、アドレス発生部５０２を制御する。
【００３２】ここで、後続するデータを読み込むか、先
行するデータを読み込むかのモードが切り替わるのは、
プリフェッチバッファがミスヒットし、リクエストアド
レスとアドレス予測部５０１内に記憶されている最新ヒ
ットアドレスの差が、４未満であった場合のみであり、
それ以外では、上記モードは各バッファモジュール５０
−ｉ内のアドレス予測部５０１毎に保持される。
行するデータを読み込むかのモードが切り替わるのは、
プリフェッチバッファがミスヒットし、リクエストアド
レスとアドレス予測部５０１内に記憶されている最新ヒ
ットアドレスの差が、４未満であった場合のみであり、
それ以外では、上記モードは各バッファモジュール５０
−ｉ内のアドレス予測部５０１毎に保持される。
【００３３】（３）もし上記アドレスの差が、上記しき
い値よりも小さいバッファモジュール５０−ｉがまった
くなかった場合には、全体制御部５１が、バッファモジ
ュール５０−ｉの中で、最も長い時間アクセスのなかっ
たものを選択し、該バッファモジュール５０−ｉのバッ
ファ５０３の内容として、リクエストアドレスに後続も
しくは先行する４つの連続したアドレスを持つデータが
記憶されるように、データを主記憶装置４から読み込
む。
い値よりも小さいバッファモジュール５０−ｉがまった
くなかった場合には、全体制御部５１が、バッファモジ
ュール５０−ｉの中で、最も長い時間アクセスのなかっ
たものを選択し、該バッファモジュール５０−ｉのバッ
ファ５０３の内容として、リクエストアドレスに後続も
しくは先行する４つの連続したアドレスを持つデータが
記憶されるように、データを主記憶装置４から読み込
む。
【００３４】以上の（１）、（２）、（３）の処理が行
なわれた後、データの入れ替えが行なわれたバッファモ
ジュール５０−ｉのアドレス予測部５０１内に記憶され
ている最新ヒットアドレスは、上記リクエストアドレス
に初期化される。
なわれた後、データの入れ替えが行なわれたバッファモ
ジュール５０−ｉのアドレス予測部５０１内に記憶され
ている最新ヒットアドレスは、上記リクエストアドレス
に初期化される。
【００３５】なお、主記憶装置４からのデータを読み込
みの途中において、ＣＰＵ２よりプリフェッチバッファ
５にリクエストが来た場合にも、ＣＰＵ２からのリクエ
ストを受け付ける。このため、各バッファモジュール５
０−ｉのバッファ５０３の中には、４個のデータが全て
取り込まれていないモジュールも存在する可能性があ
る。その場合、バッファ５０３は、バッファ５０３内の
有効なエントリと無効なエントリを識別し、その時点で
の有効なデータに対してサーチを行なうよう制御する。
みの途中において、ＣＰＵ２よりプリフェッチバッファ
５にリクエストが来た場合にも、ＣＰＵ２からのリクエ
ストを受け付ける。このため、各バッファモジュール５
０−ｉのバッファ５０３の中には、４個のデータが全て
取り込まれていないモジュールも存在する可能性があ
る。その場合、バッファ５０３は、バッファ５０３内の
有効なエントリと無効なエントリを識別し、その時点で
の有効なデータに対してサーチを行なうよう制御する。
【００３６】また、ＣＰＵ２もしくは入出力装置６か
ら、主記憶装置４へ書き込みがあった場合には、各バッ
ファモジュール５０−ｉ内のデータサーチ部５００が、
書き込みのあったアドレスのデータをバッファ５０３が
記憶しているかどうかを調査し、該アドレスを持つバッ
ファ５０３があった場合には、該バッファ５０３の内容
を全てリセットする。
ら、主記憶装置４へ書き込みがあった場合には、各バッ
ファモジュール５０−ｉ内のデータサーチ部５００が、
書き込みのあったアドレスのデータをバッファ５０３が
記憶しているかどうかを調査し、該アドレスを持つバッ
ファ５０３があった場合には、該バッファ５０３の内容
を全てリセットする。
【００３７】図３にデータサーチ部５００の詳細を示
す。現時点においてバッファモジュール５０−ｉに記憶
されているプリフェッチデータの最小アドレスと最大ア
ドレスが、それぞれ最小アドレスレジスタ５０２２、最
大アドレスレジスタ５０２３に記憶されている。（これ
らのレジスタは、後述するアドレス発生部５０２の中に
ある。）比較器５００１−０は、リクエストアドレスと
最小アドレスレジスタ５０２２の内容を比較し、リクエ
ストアドレスが、最小アドレス以上の値であったときに
ＴＲＵＥを出力する。比較器５００１−１は、リクエス
トアドレスと最大アドレスジスタ５０２３の内容を比較
し、リクエストアドレスが、最大アドレス以下の値であ
ったときにＴＲＵＥを出力する。そして比較器５００１
−０と比較器５００１−１の両方の出力がＴＲＵＥのと
き、プリフェッチバッファがヒットしたと判定する。
す。現時点においてバッファモジュール５０−ｉに記憶
されているプリフェッチデータの最小アドレスと最大ア
ドレスが、それぞれ最小アドレスレジスタ５０２２、最
大アドレスレジスタ５０２３に記憶されている。（これ
らのレジスタは、後述するアドレス発生部５０２の中に
ある。）比較器５００１−０は、リクエストアドレスと
最小アドレスレジスタ５０２２の内容を比較し、リクエ
ストアドレスが、最小アドレス以上の値であったときに
ＴＲＵＥを出力する。比較器５００１−１は、リクエス
トアドレスと最大アドレスジスタ５０２３の内容を比較
し、リクエストアドレスが、最大アドレス以下の値であ
ったときにＴＲＵＥを出力する。そして比較器５００１
−０と比較器５００１−１の両方の出力がＴＲＵＥのと
き、プリフェッチバッファがヒットしたと判定する。
【００３８】また、比較器５００２−０，５００２−
１，５００２−２，５００２−３が、リクエストアドレ
スの最下位の２ビットと、バッファ５０３内の４つのア
ドレスエントリ５０３０−０，５０３０−１，５０３０
−２，５０３０−３に記憶されているアドレスタグの最
下位の２ビットとを比較し、一致した場合にＴＲＵＥを
出力する。この出力信号によって、バッファ５０３内の
４つのアドレス／データの内のどれがヒットしたのかを
最終的に判定する。
１，５００２−２，５００２−３が、リクエストアドレ
スの最下位の２ビットと、バッファ５０３内の４つのア
ドレスエントリ５０３０−０，５０３０−１，５０３０
−２，５０３０−３に記憶されているアドレスタグの最
下位の２ビットとを比較し、一致した場合にＴＲＵＥを
出力する。この出力信号によって、バッファ５０３内の
４つのアドレス／データの内のどれがヒットしたのかを
最終的に判定する。
【００３９】図４にアドレス予測部５０１の詳細を示
す。減算器５０１１が、リクエストアドレスと、最新ヒ
ット・アドレス・レジスタ(last hit addr)５０１０に
記憶された最新のヒットアドレスとの差分を求める。該
差分を範囲判定回路(zone)５０１２が判定し、あらかじ
め指定されたしきい値の範囲内であれば、ｚｏｎｅ情報
５０１５をアクティブにする。該ｚｏｎｅ情報５０１５
は、全体制御部５１において、全てのバッファモジュー
ル５０−ｉがミスヒットであった場合、どのバッファモ
ジュール５０−ｉに新たなプリフェッチデータを取り込
むかを決定するのに使う。なお、上記しきい値は、リク
エストアドレスが上記最新ヒットアドレスの近傍か否か
を判定するためのものであり、本実施例では“８”とす
る。
す。減算器５０１１が、リクエストアドレスと、最新ヒ
ット・アドレス・レジスタ(last hit addr)５０１０に
記憶された最新のヒットアドレスとの差分を求める。該
差分を範囲判定回路(zone)５０１２が判定し、あらかじ
め指定されたしきい値の範囲内であれば、ｚｏｎｅ情報
５０１５をアクティブにする。該ｚｏｎｅ情報５０１５
は、全体制御部５１において、全てのバッファモジュー
ル５０−ｉがミスヒットであった場合、どのバッファモ
ジュール５０−ｉに新たなプリフェッチデータを取り込
むかを決定するのに使う。なお、上記しきい値は、リク
エストアドレスが上記最新ヒットアドレスの近傍か否か
を判定するためのものであり、本実施例では“８”とす
る。
【００４０】また、範囲判定回路５０１２は、上記差分
の絶対値が４未満であり、該差分の符号と、最新ヒット
・アドレス差分レジスタ(last hit diff)５０１４の符
号が異なり、かつ全バッファモジュール５０−ｉがミス
ヒットであったとき、アドレス増減方向レジスタ５０１
３の値を書き換える。アドレス増減方向レジスタ５０１
３の値により、当該バッファモジュール５０−ｉが、ア
ドレスの増加方向に先読みするか、減少方向に先読みす
るかが決定される。
の絶対値が４未満であり、該差分の符号と、最新ヒット
・アドレス差分レジスタ(last hit diff)５０１４の符
号が異なり、かつ全バッファモジュール５０−ｉがミス
ヒットであったとき、アドレス増減方向レジスタ５０１
３の値を書き換える。アドレス増減方向レジスタ５０１
３の値により、当該バッファモジュール５０−ｉが、ア
ドレスの増加方向に先読みするか、減少方向に先読みす
るかが決定される。
【００４１】なお、リクエストアドレスが該バッファモ
ジュール５０−ｉにおいてヒットした場合、該リクエス
トアドレスを新たな最新ヒットアドレスとして、最新ヒ
ット・アドレス・レジスタ５０１０に記憶しておく。同
様に、最新ヒット・アドレス差分レジスタ５０１４の内
容も、今回算出した最新ヒット・アドレス差分に更新し
ておく。また、全てのバッファモジュール５０−ｉがミ
スヒットであって、該バッファモジュール５０−ｉのバ
ッファ５０３にリクエストアドレスに連続したデータを
ロードする場合には、上記リクエストアドレスを初期値
として最新ヒット・アドレス・レジスタ５０１０に記憶
し、最新ヒット・アドレス差分レジスタ５０１４には、
あらかじめ指定された初期値を記憶する。
ジュール５０−ｉにおいてヒットした場合、該リクエス
トアドレスを新たな最新ヒットアドレスとして、最新ヒ
ット・アドレス・レジスタ５０１０に記憶しておく。同
様に、最新ヒット・アドレス差分レジスタ５０１４の内
容も、今回算出した最新ヒット・アドレス差分に更新し
ておく。また、全てのバッファモジュール５０−ｉがミ
スヒットであって、該バッファモジュール５０−ｉのバ
ッファ５０３にリクエストアドレスに連続したデータを
ロードする場合には、上記リクエストアドレスを初期値
として最新ヒット・アドレス・レジスタ５０１０に記憶
し、最新ヒット・アドレス差分レジスタ５０１４には、
あらかじめ指定された初期値を記憶する。
【００４２】図５に全体制御部５１の詳細を示す。各バ
ッファモジュール５０−ｉのヒット情報はヒット検出部
５１１に集められる。ヒット検出部５１１は、ヒットし
たバッファモジュール５０−ｉが少なくともひとつある
場合は、あらかじめ定められたルールに従って、該ヒッ
トしたバッファモジュール５０−ｉの中からひとつを選
択し、該選択されたバッファモジュール５０−ｉへのｈ
ｉｔ選択信号をアクティブにする。さらに、ＬＲＵ管理
部５１０、出力アドレス選択部５１２、データ出力マル
チプレクサ５２に対して、ｈｉｔ選択信号によりヒット
情報を通知する。また、ヒットしたバッファモジュール
５０−ｉがなかった場合には、信号線miss hitをアクテ
ィブにすることにより、ミスヒット情報を全バッファモ
ジュール５０−ｉに通知する。
ッファモジュール５０−ｉのヒット情報はヒット検出部
５１１に集められる。ヒット検出部５１１は、ヒットし
たバッファモジュール５０−ｉが少なくともひとつある
場合は、あらかじめ定められたルールに従って、該ヒッ
トしたバッファモジュール５０−ｉの中からひとつを選
択し、該選択されたバッファモジュール５０−ｉへのｈ
ｉｔ選択信号をアクティブにする。さらに、ＬＲＵ管理
部５１０、出力アドレス選択部５１２、データ出力マル
チプレクサ５２に対して、ｈｉｔ選択信号によりヒット
情報を通知する。また、ヒットしたバッファモジュール
５０−ｉがなかった場合には、信号線miss hitをアクテ
ィブにすることにより、ミスヒット情報を全バッファモ
ジュール５０−ｉに通知する。
【００４３】ＬＲＵ管理部５１０は、バッファモジュー
ル５０−ｉのヒットした履歴から最も長い間アクセスさ
れていないバッファモジュール５０−ｉを求める。ＬＲ
Ｕ管理部５１０により求められるＬＲＵバッファ選択信
号は、各バッファモジュール５０−ｉの中のアドレス予
測部５０１が生成するzone情報５０１５がアクティブと
なったバッファモジュール５０−ｉがなかったとき、最
も長い時間アクセスのなかったバッファモジュール５０
−ｉに対して発行される。この時、ＬＲＵバッファ選択
信号により指定されたバッファモジュール５０−ｉに、
リクエストアドレスに後続もしくは先行するデータが主
記憶装置４から読み込まれて記憶される。また、ｚｏｎ
ｅ情報５０５１が少なくとも一つのバッファモジュール
５０−ｉについてアクティブであった場合には、予め定
められたルールに従って、該バッファモジュール５０−
ｉの一つを選択し、該選択されたバッファモジュール５
０−ｉへのｚｏｎｅ選択信号をアクティブにする。
ル５０−ｉのヒットした履歴から最も長い間アクセスさ
れていないバッファモジュール５０−ｉを求める。ＬＲ
Ｕ管理部５１０により求められるＬＲＵバッファ選択信
号は、各バッファモジュール５０−ｉの中のアドレス予
測部５０１が生成するzone情報５０１５がアクティブと
なったバッファモジュール５０−ｉがなかったとき、最
も長い時間アクセスのなかったバッファモジュール５０
−ｉに対して発行される。この時、ＬＲＵバッファ選択
信号により指定されたバッファモジュール５０−ｉに、
リクエストアドレスに後続もしくは先行するデータが主
記憶装置４から読み込まれて記憶される。また、ｚｏｎ
ｅ情報５０５１が少なくとも一つのバッファモジュール
５０−ｉについてアクティブであった場合には、予め定
められたルールに従って、該バッファモジュール５０−
ｉの一つを選択し、該選択されたバッファモジュール５
０−ｉへのｚｏｎｅ選択信号をアクティブにする。
【００４４】出力アドレス選択部５１２は、ヒット検出
部５１１とＬＲＵ管理部５１０のどちらかから指定のあ
ったバッファモジュール５０−ｉから出る出力アドレス
を主記憶装置４に出力するように、アドレス出力マルチ
プレクサ５３に通知する。ヒット検出部５１１とＬＲＵ
管理部５１０のどちらからも指定のない場合には、リク
エストアドレスを主記憶装置４に出力する通知を行な
う。
部５１１とＬＲＵ管理部５１０のどちらかから指定のあ
ったバッファモジュール５０−ｉから出る出力アドレス
を主記憶装置４に出力するように、アドレス出力マルチ
プレクサ５３に通知する。ヒット検出部５１１とＬＲＵ
管理部５１０のどちらからも指定のない場合には、リク
エストアドレスを主記憶装置４に出力する通知を行な
う。
【００４５】図６にアドレス発生部５０２の詳細を示
す。最大最小アドレス算出部５０２０は、リクエストア
ドレスとアドレス増減方向から、次にバッファに記憶す
べきデータのアドレスの最小アドレスと最大アドレスを
求め、それぞれ最小アドレスレジスタ５０２２、最大ア
ドレスレジスタ５０２３に記憶する。ロードアドレス発
生部５０２１は、リクエストアドレス、アドレス増減方
向、ｈｉｔ選択信号、ＬＲＵバッファ選択信号、zone選
択信号から、主記憶装置４からロードすべきデータのア
ドレスを求め、出力する。また、バッファ５０３の中の
不要となったデータを指定するinvalid信号を発行し、
バッファ５０３に通知する。
す。最大最小アドレス算出部５０２０は、リクエストア
ドレスとアドレス増減方向から、次にバッファに記憶す
べきデータのアドレスの最小アドレスと最大アドレスを
求め、それぞれ最小アドレスレジスタ５０２２、最大ア
ドレスレジスタ５０２３に記憶する。ロードアドレス発
生部５０２１は、リクエストアドレス、アドレス増減方
向、ｈｉｔ選択信号、ＬＲＵバッファ選択信号、zone選
択信号から、主記憶装置４からロードすべきデータのア
ドレスを求め、出力する。また、バッファ５０３の中の
不要となったデータを指定するinvalid信号を発行し、
バッファ５０３に通知する。
【００４６】ロードアドレス発生部５０２１は、ヒット
時には、リクエストアドレスの後続もしくは先行する４
アドレスを持つデータのうち、バッファ５０３にないデ
ータを選択し、該データのアドレスを順次発生する。ま
た、ＬＲＵバッファ選択信号がアクティブのとき、ある
いはzone選択信号がアクティブでかつ信号線miss hitが
アクティブのとき、リクエストアドレスの後続もしくは
先行する４アドレスを発生する。
時には、リクエストアドレスの後続もしくは先行する４
アドレスを持つデータのうち、バッファ５０３にないデ
ータを選択し、該データのアドレスを順次発生する。ま
た、ＬＲＵバッファ選択信号がアクティブのとき、ある
いはzone選択信号がアクティブでかつ信号線miss hitが
アクティブのとき、リクエストアドレスの後続もしくは
先行する４アドレスを発生する。
【００４７】図７に、バッファ５０３の詳細を示す。４
つのアドレスエントリ５０３０−０，５０３０−１，５
０３０−２，５０３０−３は、アドレスタグを記憶す
る。４つのデータエントリ５０３１−０，５０３１−
１，５０３１−２，５０３１−３は、上記アドレスタグ
に対応するデータを記憶する。書き込み制御回路５０３
２は、アドレスエントリ５０３０−ｉ及びデータエント
リ５０３１−ｉへの書き込み、及び各エントリの有効、
無効を制御する。
つのアドレスエントリ５０３０−０，５０３０−１，５
０３０−２，５０３０−３は、アドレスタグを記憶す
る。４つのデータエントリ５０３１−０，５０３１−
１，５０３１−２，５０３１−３は、上記アドレスタグ
に対応するデータを記憶する。書き込み制御回路５０３
２は、アドレスエントリ５０３０−ｉ及びデータエント
リ５０３１−ｉへの書き込み、及び各エントリの有効、
無効を制御する。
【００４８】アドレス及びデータ書き込み時には、ま
ず、アドレス発生部５０２から供給されるロードアドレ
スを、無効となっているアドレスエントリ５０３０−ｉ
に記憶する。次に入力データと共に主記憶装置４から送
られてくるdata valid信号に従って、先に書き込まれた
アドレスエントリ５０３０−ｉに対応するデータエント
リ５０３１−ｉに、主記憶装置４から読み出されたデー
タを書き込む。
ず、アドレス発生部５０２から供給されるロードアドレ
スを、無効となっているアドレスエントリ５０３０−ｉ
に記憶する。次に入力データと共に主記憶装置４から送
られてくるdata valid信号に従って、先に書き込まれた
アドレスエントリ５０３０−ｉに対応するデータエント
リ５０３１−ｉに、主記憶装置４から読み出されたデー
タを書き込む。
【００４９】また、ロードアドレス発生部５０２１が発
行するinvalid信号に従い、指定されたアドレスエント
リ５０３０−ｉ及びデータエントリ５０３１−ｉの内容
を無効にする。さらに、データサーチ部５００が、主記
憶装置４への書き込みアドレスが、アドレスエントリ５
０３０−ｉに記憶されていることを検出した場合には、
データサーチ部５００がバッファ５０３に対してreset
信号を発行し、書き込み制御回路５０３２は全てのアド
レスエントリ５０３０−ｉ及びデータエントリ５０３１
−ｉの内容を無効にする。
行するinvalid信号に従い、指定されたアドレスエント
リ５０３０−ｉ及びデータエントリ５０３１−ｉの内容
を無効にする。さらに、データサーチ部５００が、主記
憶装置４への書き込みアドレスが、アドレスエントリ５
０３０−ｉに記憶されていることを検出した場合には、
データサーチ部５００がバッファ５０３に対してreset
信号を発行し、書き込み制御回路５０３２は全てのアド
レスエントリ５０３０−ｉ及びデータエントリ５０３１
−ｉの内容を無効にする。
【００５０】本実施例によれば、アドレス予測部５０１
がリクエストアドレスの増減を監視しているので、ＣＰ
Ｕ２から、連続したリクエストアドレスが来る場合、ア
ドレスが増加する方向でも減少する方向でもヒットしう
る効果がある。また、バッファ５０３は４段のエントリ
を持っており、ここに４つの連続したアドレスのデータ
が記憶されるので、リクエストアドレスがひとつ飛び、
２つ飛び、３つ飛びで連続する場合もヒットしうる効果
がある。
がリクエストアドレスの増減を監視しているので、ＣＰ
Ｕ２から、連続したリクエストアドレスが来る場合、ア
ドレスが増加する方向でも減少する方向でもヒットしう
る効果がある。また、バッファ５０３は４段のエントリ
を持っており、ここに４つの連続したアドレスのデータ
が記憶されるので、リクエストアドレスがひとつ飛び、
２つ飛び、３つ飛びで連続する場合もヒットしうる効果
がある。
【００５１】また、バッファ５０３が４つの連続したア
ドレスのデータを記憶していることから、リクエストア
ドレスがバッファ内のアドレスの最大アドレスと最小ア
ドレスの範囲内にあることを判定することによってヒッ
ト判定がなされ、最下位の２ビットのアドレス比較でヒ
ットデータを選択できるので、比較器のハード物量を低
減できる効果がある。
ドレスのデータを記憶していることから、リクエストア
ドレスがバッファ内のアドレスの最大アドレスと最小ア
ドレスの範囲内にあることを判定することによってヒッ
ト判定がなされ、最下位の２ビットのアドレス比較でヒ
ットデータを選択できるので、比較器のハード物量を低
減できる効果がある。
【００５２】さらに、バッファ５０３の４つのエントリ
に全てデータが記憶されていなくても動作可能であるた
め、バッファ５０３の全てのエントリにデータが記憶さ
れるまで、ＣＰＵ２を待たせることがなく、プリフェッ
チバッファ５の主記憶装置４へのアクセスによる性能低
下を防ぐことができる効果がある。
に全てデータが記憶されていなくても動作可能であるた
め、バッファ５０３の全てのエントリにデータが記憶さ
れるまで、ＣＰＵ２を待たせることがなく、プリフェッ
チバッファ５の主記憶装置４へのアクセスによる性能低
下を防ぐことができる効果がある。
【００５３】最後に、バッファモジュール５０−ｉは４
つあるので、リクエストアドレスの規則性を最大４通り
まで記憶し、ヒットさせうる効果がある。
つあるので、リクエストアドレスの規則性を最大４通り
まで記憶し、ヒットさせうる効果がある。
【００５４】図８に、本発明の別の実施例を示す。本実
施例では、第１の実施例と比べ、アドレス予測部５０
１、アドレス発生部５０２、およびデータサーチ部５０
０の構成が異なる。
施例では、第１の実施例と比べ、アドレス予測部５０
１、アドレス発生部５０２、およびデータサーチ部５０
０の構成が異なる。
【００５５】アドレス予測部５０１において減算器５０
１１が、リクエストアドレスと、最新ヒット・アドレス
・レジスタ５０１０に記憶された最新のヒットアドレス
との差分を求める。該差分を範囲判定回路５０１２が判
定し、差分の絶対値があらじめ指定されたしきい値の範
囲内であれば、ｚｏｎｅ情報５０１５をアクティブにす
る。さらに該差分は、アドレス発生部５０２に供給され
る。なお、上記しきい値は、リクエストアドレスが上記
最新ヒットアドレスの近傍のアドレスか否かを判定する
ためのものであり、本実施例では、最新ヒット・アドレ
ス差分レジスタ５０１４の値×８とする。
１１が、リクエストアドレスと、最新ヒット・アドレス
・レジスタ５０１０に記憶された最新のヒットアドレス
との差分を求める。該差分を範囲判定回路５０１２が判
定し、差分の絶対値があらじめ指定されたしきい値の範
囲内であれば、ｚｏｎｅ情報５０１５をアクティブにす
る。さらに該差分は、アドレス発生部５０２に供給され
る。なお、上記しきい値は、リクエストアドレスが上記
最新ヒットアドレスの近傍のアドレスか否かを判定する
ためのものであり、本実施例では、最新ヒット・アドレ
ス差分レジスタ５０１４の値×８とする。
【００５６】また、範囲判定回路５０１２は、上記差分
の絶対値が最新ヒット・アドレス差分レジスタ５０１４
の値の４倍未満であり、該差分の符号と、最新ヒット・
アドレス差分レジスタ５０１４の符号が異なり、かつ全
バッファモジュール５０−ｉがミスヒットであったと
き、アドレス増減方向レジスタ５０１３の値を書き換え
る。アドレス増減方向レジスタ５０１３の値により、当
該バッファモジュール５０−ｉが、アドレスの増加方向
に先読みするか、減少方向に先読みするかが決定され
る。
の絶対値が最新ヒット・アドレス差分レジスタ５０１４
の値の４倍未満であり、該差分の符号と、最新ヒット・
アドレス差分レジスタ５０１４の符号が異なり、かつ全
バッファモジュール５０−ｉがミスヒットであったと
き、アドレス増減方向レジスタ５０１３の値を書き換え
る。アドレス増減方向レジスタ５０１３の値により、当
該バッファモジュール５０−ｉが、アドレスの増加方向
に先読みするか、減少方向に先読みするかが決定され
る。
【００５７】なお、リクエストアドレスが該バッファモ
ジュール５０−ｉにおいてヒットした場合、該リクエス
トアドレスを新たな最新ヒットアドレスとして、最新ヒ
ット・アドレス・レジスタ５０１０に記憶しておく。同
様に、最新ヒット・アドレス差分レジスタ５０１４の内
容も、今回算出した最新ヒット・アドレス差分に更新し
ておく。また、全てのバッファモジュール５０−ｉがミ
スヒットであって、該バッファモジュール５０−ｉのバ
ッファ５０３にリクエストアドレスに続くデータをロー
ドする場合には、上記リクエストアドレスを初期値とし
て最新ヒット・アドレス・レジスタ５０１０に記憶し、
最新ヒット・アドレス差分レジスタ５０１４には、あら
かじめ指定された初期値を記憶する。
ジュール５０−ｉにおいてヒットした場合、該リクエス
トアドレスを新たな最新ヒットアドレスとして、最新ヒ
ット・アドレス・レジスタ５０１０に記憶しておく。同
様に、最新ヒット・アドレス差分レジスタ５０１４の内
容も、今回算出した最新ヒット・アドレス差分に更新し
ておく。また、全てのバッファモジュール５０−ｉがミ
スヒットであって、該バッファモジュール５０−ｉのバ
ッファ５０３にリクエストアドレスに続くデータをロー
ドする場合には、上記リクエストアドレスを初期値とし
て最新ヒット・アドレス・レジスタ５０１０に記憶し、
最新ヒット・アドレス差分レジスタ５０１４には、あら
かじめ指定された初期値を記憶する。
【００５８】図９にアドレス発生部５０２の詳細を示
す。最大最小アドレス算出部５０２０は、リクエストア
ドレス、アドレス増減方向、及びアドレス予測部５０１
から供給される差分から、次にバッファに記憶すべきデ
ータのアドレスの最小アドレスと最大アドレスを求め、
それぞれ最小アドレスレジスタ５０２２、最大アドレス
レジスタ５０２３に記憶する。ロードアドレス発生部５
０２１は、リクエストアドレス、アドレス増減方向、ヒ
ット情報、ＬＲＵバッファ選択信号、zone情報、上記差
分から、主記憶装置４からロードすべきデータのアドレ
スを求め、出力する。また、バッファ５０３の中の不要
となったデータを指定するinvalid信号を発行し、バッ
ファ５０３に通知する。
す。最大最小アドレス算出部５０２０は、リクエストア
ドレス、アドレス増減方向、及びアドレス予測部５０１
から供給される差分から、次にバッファに記憶すべきデ
ータのアドレスの最小アドレスと最大アドレスを求め、
それぞれ最小アドレスレジスタ５０２２、最大アドレス
レジスタ５０２３に記憶する。ロードアドレス発生部５
０２１は、リクエストアドレス、アドレス増減方向、ヒ
ット情報、ＬＲＵバッファ選択信号、zone情報、上記差
分から、主記憶装置４からロードすべきデータのアドレ
スを求め、出力する。また、バッファ５０３の中の不要
となったデータを指定するinvalid信号を発行し、バッ
ファ５０３に通知する。
【００５９】すなわち、ロードアドレス発生部５０２１
は、ヒット時には、リクエストアドレスに対して上記差
分の間隔を置いて後続もしくは先行する４アドレスを持
つデータのうち、バッファ５０３にないデータを選択
し、該データのアドレスを順次発生する。このとき、上
記最大アドレスと最小アドレスによって規定される範囲
内のアドレスであって、上記順次発生されたアドレスと
異なるアドレスを持つバッファ５０３内のデータに対し
ては、invalid信号を発行して無効化する。
は、ヒット時には、リクエストアドレスに対して上記差
分の間隔を置いて後続もしくは先行する４アドレスを持
つデータのうち、バッファ５０３にないデータを選択
し、該データのアドレスを順次発生する。このとき、上
記最大アドレスと最小アドレスによって規定される範囲
内のアドレスであって、上記順次発生されたアドレスと
異なるアドレスを持つバッファ５０３内のデータに対し
ては、invalid信号を発行して無効化する。
【００６０】また、ＬＲＵバッファ選択信号がアクティ
ブのとき、及びzone情報がアクティブでかつミスヒット
情報がアクティブのとき、リクエストアドレスに対して
上記差分の間隔を置いて後続もしくは先行する４アドレ
スを発生する。
ブのとき、及びzone情報がアクティブでかつミスヒット
情報がアクティブのとき、リクエストアドレスに対して
上記差分の間隔を置いて後続もしくは先行する４アドレ
スを発生する。
【００６１】図１０にデータサーチ部５００を示す。デ
ータサーチ部５００では、比較器５００３−０，５００
３−１，５００３−２，５００３−３により、現時点に
おいてバッファモジュール５０−ｉに記憶されているプ
リフェッチデータの全アドレスタグとリクエストアドレ
スとを比較し、一致したものがあればヒットしたと判定
する。
ータサーチ部５００では、比較器５００３−０，５００
３−１，５００３−２，５００３−３により、現時点に
おいてバッファモジュール５０−ｉに記憶されているプ
リフェッチデータの全アドレスタグとリクエストアドレ
スとを比較し、一致したものがあればヒットしたと判定
する。
【００６２】本実施例によれば、アドレス予測部５０１
がリクエストアドレスの差分を監視しているので、ＣＰ
Ｕ２から、規則的な飛び飛びのリクエストアドレスが来
る場合、アドレスが増加する方向でも減少する方向でも
フルヒットしうる効果がある。また、バッファ５０３は
４段のエントリを持っており、ここに４つの規則的な飛
び飛びのアドレスのデータが記憶されるので、リクエス
トアドレスが２×上記差分の間隔、３×上記差分の間
隔、４×上記差分の間隔で移動する場合もヒットしうる
効果がある。さらに、バッファモジュール５０−ｉは４
のあるので、リクエストアドレスの規則性を最大４通り
まで記憶し、ヒットさせうる効果がある。さらに、バッ
ファ５０３の４つのエントリに全てデータが記憶されて
いなくても動作可能であるため、バッファ５０３の全て
のエントリにデータが記憶されるまで、ＣＰＵ２を待た
せることがなく、プリフェッチバッファ５の主記憶装置
４へのアクセスによる性能低下を防ぐことができる効果
がある。
がリクエストアドレスの差分を監視しているので、ＣＰ
Ｕ２から、規則的な飛び飛びのリクエストアドレスが来
る場合、アドレスが増加する方向でも減少する方向でも
フルヒットしうる効果がある。また、バッファ５０３は
４段のエントリを持っており、ここに４つの規則的な飛
び飛びのアドレスのデータが記憶されるので、リクエス
トアドレスが２×上記差分の間隔、３×上記差分の間
隔、４×上記差分の間隔で移動する場合もヒットしうる
効果がある。さらに、バッファモジュール５０−ｉは４
のあるので、リクエストアドレスの規則性を最大４通り
まで記憶し、ヒットさせうる効果がある。さらに、バッ
ファ５０３の４つのエントリに全てデータが記憶されて
いなくても動作可能であるため、バッファ５０３の全て
のエントリにデータが記憶されるまで、ＣＰＵ２を待た
せることがなく、プリフェッチバッファ５の主記憶装置
４へのアクセスによる性能低下を防ぐことができる効果
がある。
【００６３】次に、本発明の第３実施例を図１１を用い
て説明する。本実施例では、第１の実施例に比べ、全体
制御部５１が異なる。全体制御部５１に、ＣＰＵ２よ
り、プリフェッチバッファ５へのアクセスが、リードミ
スによるものか、ライトミスによるものかを通知する信
号線を設けたものである。
て説明する。本実施例では、第１の実施例に比べ、全体
制御部５１が異なる。全体制御部５１に、ＣＰＵ２よ
り、プリフェッチバッファ５へのアクセスが、リードミ
スによるものか、ライトミスによるものかを通知する信
号線を設けたものである。
【００６４】図１２に全体制御部５１の詳細を示す。Ｒ
／Ｗ管理レジスタ５１４は、各バッファモジュール５０
−ｉが、現在リードミス用のデータを記憶しているか、
ライトミス用のデータを記憶しているかを示す。Ｒ／Ｗ
管理レジスタ５１４は、ＬＲＵ管理部５１０によって書
き換えられ、ＬＲＵ管理部５１０およびヒット検出部５
１１によって参照される。
／Ｗ管理レジスタ５１４は、各バッファモジュール５０
−ｉが、現在リードミス用のデータを記憶しているか、
ライトミス用のデータを記憶しているかを示す。Ｒ／Ｗ
管理レジスタ５１４は、ＬＲＵ管理部５１０によって書
き換えられ、ＬＲＵ管理部５１０およびヒット検出部５
１１によって参照される。
【００６５】各バッファモジュール５０−ｉのヒット情
報はヒット検出部５１１に集められる。ヒット検出部５
１１は、ＣＰＵ２から供給されるリードミス／ライトミ
ス属性と一致する属性を持つバッファモジュール５０−
ｉの中で、ヒットしたバッファモジュール５０−ｉが少
なくともひとつある場合は、その中からあらかじめ定め
られたルールに従って、該ヒットしたバッファモジュー
ル５０−ｉの中からひとつを選択し、ＬＲＵ管理部５１
０、出力アドレス選択部５１２、バッファモジュール５
０−ｉ及び、データ出力マルチプレクサ５２にヒット情
報を通知する。また、ヒットしたバッファモジュール５
０−ｉがなかった場合には、ミスヒット情報を全バッフ
ァモジュール５０−ｉに通知する。
報はヒット検出部５１１に集められる。ヒット検出部５
１１は、ＣＰＵ２から供給されるリードミス／ライトミ
ス属性と一致する属性を持つバッファモジュール５０−
ｉの中で、ヒットしたバッファモジュール５０−ｉが少
なくともひとつある場合は、その中からあらかじめ定め
られたルールに従って、該ヒットしたバッファモジュー
ル５０−ｉの中からひとつを選択し、ＬＲＵ管理部５１
０、出力アドレス選択部５１２、バッファモジュール５
０−ｉ及び、データ出力マルチプレクサ５２にヒット情
報を通知する。また、ヒットしたバッファモジュール５
０−ｉがなかった場合には、ミスヒット情報を全バッフ
ァモジュール５０−ｉに通知する。
【００６６】ＬＲＵ管理部５１０は、リードミス用の最
も長い間アクセスされていないバッファモジュール５０
−ｉと、ライトミス用の最も長い間アクセスされていな
いバッファモジュール５０−ｉを同時に管理し、リクエ
ストアドレスに対して同じ属性を持つバッファモジュー
ル５０−ｉが全てミスヒットし、zone信号が立つバッフ
ァモジュール５０−ｉもない場合には、リクエストアド
レスに対して異なる属性を持つバッファモジュール５０
−ｉの中で最も長い間アクセスされていないバッファモ
ジュール５０−ｉを選択し、該バッファモジュール５０
−ｉをリクエストアドレスと同じ属性に変更する。これ
はＲ／ｗ管理レジスタ５１４への書き込みによって変更
される。その後、該バッファモジュール５０−ｉに対し
てＬＲＵ信号をアクティブにする。その結果、リクエス
トアドレスに後続もしくは先行するアドレスを有するデ
ータが該バッファモジュール５０−ｉに記憶される。
も長い間アクセスされていないバッファモジュール５０
−ｉと、ライトミス用の最も長い間アクセスされていな
いバッファモジュール５０−ｉを同時に管理し、リクエ
ストアドレスに対して同じ属性を持つバッファモジュー
ル５０−ｉが全てミスヒットし、zone信号が立つバッフ
ァモジュール５０−ｉもない場合には、リクエストアド
レスに対して異なる属性を持つバッファモジュール５０
−ｉの中で最も長い間アクセスされていないバッファモ
ジュール５０−ｉを選択し、該バッファモジュール５０
−ｉをリクエストアドレスと同じ属性に変更する。これ
はＲ／ｗ管理レジスタ５１４への書き込みによって変更
される。その後、該バッファモジュール５０−ｉに対し
てＬＲＵ信号をアクティブにする。その結果、リクエス
トアドレスに後続もしくは先行するアドレスを有するデ
ータが該バッファモジュール５０−ｉに記憶される。
【００６７】上記の場合に、リクエストアドレスと異な
る属性をもつバッファモジュール５０−ｉがなかった場
合には、同じ属性を持つバッファモジュール５０−ｉの
中で、最も長い間アクセスされていないものを選択す
る。
る属性をもつバッファモジュール５０−ｉがなかった場
合には、同じ属性を持つバッファモジュール５０−ｉの
中で、最も長い間アクセスされていないものを選択す
る。
【００６８】本実施例によれば、バッファモジュール５
０−ｉを、リードミス用とライトミス用にダイナミック
に切り替えることができる。このため、リードミスアド
レス、ライトミスアドレスがそれぞれに規則的な動きを
し、リードミスとライトミスを区別しない場合には互い
に干渉しあってアドレス予測が混乱するが、これらを分
離すると、規則性が容易に予測されるようなアプリケー
ションであった場合には、プリフェッチバッファ５のヒ
ット率が向上し、リードミスとライトミスを区別しない
場合に比べて計算機システムの性能を向上させる効果が
ある。
０−ｉを、リードミス用とライトミス用にダイナミック
に切り替えることができる。このため、リードミスアド
レス、ライトミスアドレスがそれぞれに規則的な動きを
し、リードミスとライトミスを区別しない場合には互い
に干渉しあってアドレス予測が混乱するが、これらを分
離すると、規則性が容易に予測されるようなアプリケー
ションであった場合には、プリフェッチバッファ５のヒ
ット率が向上し、リードミスとライトミスを区別しない
場合に比べて計算機システムの性能を向上させる効果が
ある。
【００６９】以下に、本発明の第４の実施例を図１３を
用いて説明する。ここでは、第１の実施例の計算機シス
テム１において、ＣＰＵ２を４個設け、マルチプロセッ
サ構成にしたものである。本実施例では、バッファモジ
ュール５０−ｉを、ＣＰＵ２が単一であった場合の４
倍、すなわち１６個設ける。
用いて説明する。ここでは、第１の実施例の計算機シス
テム１において、ＣＰＵ２を４個設け、マルチプロセッ
サ構成にしたものである。本実施例では、バッファモジ
ュール５０−ｉを、ＣＰＵ２が単一であった場合の４
倍、すなわち１６個設ける。
【００７０】本実施例によれば、マルチプロセッサにお
いてもプリフェッチバッファによる性能向上を図れる効
果がある。
いてもプリフェッチバッファによる性能向上を図れる効
果がある。
【００７１】次に、本発明の第５実施例を図１４を用い
て説明する。本実施例では、第４の実施例に比べ、全体
制御部５１が異なる。全体制御部５１に、ＣＰＵ２よ
り、プリフェッチバッファ５へのアクセスが、プロセッ
サ番号何番のＣＰＵ２−ｉによって使用されるものかを
通知する信号線を設けたものである。
て説明する。本実施例では、第４の実施例に比べ、全体
制御部５１が異なる。全体制御部５１に、ＣＰＵ２よ
り、プリフェッチバッファ５へのアクセスが、プロセッ
サ番号何番のＣＰＵ２−ｉによって使用されるものかを
通知する信号線を設けたものである。
【００７２】図１５に全体制御部５１の詳細を示す。プ
ロセッサ番号管理レジスタ５１５は、各バッファモジュ
ール５０−ｉが、現在どのプロセッサのプリフェッチデ
ータを記憶しているかを示す。プロセッサ番号管理レジ
スタ５１５は、ＬＲＵ管理部５１０によって書き換えら
れ、ＬＲＵ管理部５１０およびヒット検出部５１１によ
って参照される。
ロセッサ番号管理レジスタ５１５は、各バッファモジュ
ール５０−ｉが、現在どのプロセッサのプリフェッチデ
ータを記憶しているかを示す。プロセッサ番号管理レジ
スタ５１５は、ＬＲＵ管理部５１０によって書き換えら
れ、ＬＲＵ管理部５１０およびヒット検出部５１１によ
って参照される。
【００７３】各バッファモジュール５０−ｉのヒット情
報はヒット検出部５１１に集められる。ヒット検出部５
１１は、ＣＰＵ２から供給されるプロセッサ番号と一致
するプロセッサ番号を持つバッファモジュール５０−ｉ
の中で、ヒットしたバッファモジュール５０−ｉが少な
くともひとつある場合は、その中からあらかじめ定めら
れたルールに従って、該ヒットしたバッファモジュール
５０−ｉの中からひとつを選択し、ＬＲＵ管理部５１
０、出力アドレス選択部５１２、バッファモジュール５
０−ｉ及び、データ出力マルチプレクサ５２にヒット情
報を通知する。また、ヒットしたバッファモジュール５
０−ｉがなかった場合には、ミスヒット情報を全バッフ
ァモジュール５０−ｉに通知する。
報はヒット検出部５１１に集められる。ヒット検出部５
１１は、ＣＰＵ２から供給されるプロセッサ番号と一致
するプロセッサ番号を持つバッファモジュール５０−ｉ
の中で、ヒットしたバッファモジュール５０−ｉが少な
くともひとつある場合は、その中からあらかじめ定めら
れたルールに従って、該ヒットしたバッファモジュール
５０−ｉの中からひとつを選択し、ＬＲＵ管理部５１
０、出力アドレス選択部５１２、バッファモジュール５
０−ｉ及び、データ出力マルチプレクサ５２にヒット情
報を通知する。また、ヒットしたバッファモジュール５
０−ｉがなかった場合には、ミスヒット情報を全バッフ
ァモジュール５０−ｉに通知する。
【００７４】ＬＲＵ管理部５１０は、プロセッサ番号毎
に、最も長い間アクセスされていないバッファモジュー
ル５０−ｉを管理し、リクエストアドレスに対して同じ
プロセッサ番号を持つバッファモジュール５０−ｉが全
てミスヒットし、zone信号が立つバッファモジュール５
０−ｉもない場合には、リクエストアドレスに対して異
なるプロセッサ番号を持つバッファモジュール５０−ｉ
の中で最も長い間アクセスされていないバッファモジュ
ール５０−ｉを選択し、該バッファモジュール５０−ｉ
をリクエストアドレスと同じプロセッサ番号に変更す
る。これはプロセッサ番号管理レジスタ５１５への書き
込みによって変更される。その後、該バッファモジュー
ル５０−ｉに対してＬＲＵ信号をアクティブにする。そ
の結果、リクエストアドレスに後続もしくは先行するア
ドレスを有するデータが該バッファモジュール５０−ｉ
に記憶される。
に、最も長い間アクセスされていないバッファモジュー
ル５０−ｉを管理し、リクエストアドレスに対して同じ
プロセッサ番号を持つバッファモジュール５０−ｉが全
てミスヒットし、zone信号が立つバッファモジュール５
０−ｉもない場合には、リクエストアドレスに対して異
なるプロセッサ番号を持つバッファモジュール５０−ｉ
の中で最も長い間アクセスされていないバッファモジュ
ール５０−ｉを選択し、該バッファモジュール５０−ｉ
をリクエストアドレスと同じプロセッサ番号に変更す
る。これはプロセッサ番号管理レジスタ５１５への書き
込みによって変更される。その後、該バッファモジュー
ル５０−ｉに対してＬＲＵ信号をアクティブにする。そ
の結果、リクエストアドレスに後続もしくは先行するア
ドレスを有するデータが該バッファモジュール５０−ｉ
に記憶される。
【００７５】上記の場合に、リクエストアドレスと異な
るプロセッサ番号をもつバッファモジュール５０−ｉが
なかった場合には、同じプロセッサ番号を持つバッファ
モジュール５０−ｉの中で、最も長い間アクセスされて
いないものを選択する。
るプロセッサ番号をもつバッファモジュール５０−ｉが
なかった場合には、同じプロセッサ番号を持つバッファ
モジュール５０−ｉの中で、最も長い間アクセスされて
いないものを選択する。
【００７６】本実施例によれば、バッファモジュール５
０−ｉを、プロセッサ番号によって切り替えることがで
きる。このため、アドレスがプロセッサ毎に規則的な動
きをし、プロセッサ番号を区別しない場合には互いに干
渉しあってアドレス予測が混乱するが、これらを分離す
ると、規則性が容易に予測されるようなアプリケーショ
ンであった場合には、プリフェッチバッファ５のヒット
率が向上し、プロセッサ番号を区別しない場合に比べ計
算機システムの性能を向上させる効果がある。
０−ｉを、プロセッサ番号によって切り替えることがで
きる。このため、アドレスがプロセッサ毎に規則的な動
きをし、プロセッサ番号を区別しない場合には互いに干
渉しあってアドレス予測が混乱するが、これらを分離す
ると、規則性が容易に予測されるようなアプリケーショ
ンであった場合には、プリフェッチバッファ５のヒット
率が向上し、プロセッサ番号を区別しない場合に比べ計
算機システムの性能を向上させる効果がある。
【００７７】
【発明の効果】本発明により、従来のプリフェッチバッ
ファ方式に比べ、プリフェッチバッファのヒット率を向
上させることができるので、ＣＰＵから主記憶装置への
アクセスによる性能低下を大幅に軽減させることがで
き、計算機システムの性能を向上させることができる。
ファ方式に比べ、プリフェッチバッファのヒット率を向
上させることができるので、ＣＰＵから主記憶装置への
アクセスによる性能低下を大幅に軽減させることがで
き、計算機システムの性能を向上させることができる。
【図１】本発明の一実施例のプリフェッチバッファの構
成図。
成図。
【図２】本発明が適用される計算機システムの全体構成
図。
図。
【図３】図１内に示したデータサーチ部の構成図。
【図４】図１内に示したアドレス予測部の構成図。
【図５】図１内に示した全体制御部の構成図。
【図６】図１内に示したアドレス発生部の構成図。
【図７】図１内に示したバッファの構成図。
【図８】本発明による第２の実施例に係るアドレス予測
部の他の構成図。
部の他の構成図。
【図９】第２の実施例に係るアドレス発生部の他の構成
図。
図。
【図１０】第２の実施例に係るデータサーチ部の他の構
成図。
成図。
【図１１】本発明の第３の実施例のプリフェッチバッフ
ァの構成図。
ァの構成図。
【図１２】第３の実施例に係る全体制御部の構成図。
【図１３】本発明の第４の実施例の計算機システム全体
構成図。
構成図。
【図１４】本発明の第５の実施例のプリフェッチバッフ
ァの構成図。
ァの構成図。
【図１５】第５の実施例に係る全体制御部の構成図。
１…計算機システム、２…ＣＰＵ、３…キャッシュメモ
リ、４…主記憶装置、５…プリフェッチバッファ、６…
入出力装置、７…システムバス、５０…バッファモジュ
ール、５１…全体制御部、５２…データ出力マルチプレ
クサ、５３…アドレス出力マルチプレクサ、５００…デ
ータサーチ部、５０１…アドレス予測部、５０２…アド
レス発生部、５０３…バッファ、５０４…データ出力
部。
リ、４…主記憶装置、５…プリフェッチバッファ、６…
入出力装置、７…システムバス、５０…バッファモジュ
ール、５１…全体制御部、５２…データ出力マルチプレ
クサ、５３…アドレス出力マルチプレクサ、５００…デ
ータサーチ部、５０１…アドレス予測部、５０２…アド
レス発生部、５０３…バッファ、５０４…データ出力
部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中三川 哲明 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 廣瀬 健二 茨城県日立市幸町３丁目２番１号 日立 エンジニアリング株式会社内 (56)参考文献 特開 平１−276336（ＪＰ，Ａ) 特開 昭63−310026（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 12/08
Claims (12)
- 【請求項１】ＣＰＵを有する計算機システムにおけるキ
ャッシュメモリと主記憶装置との間に設けられるプリフ
ェッチバッファであって、 プリフェッチしたデータと該データをサーチするための
アドレスタグとを対にして記憶する少なくともひとつの
エントリを有するバッファと、 プリフェッチするデータの主記憶装置内でのアドレスを
発生するアドレス発生部と、 上記バッファに記憶されているデータの中から、上記Ｃ
ＰＵよりリクエストされたアドレスを有するデータをサ
ーチするデータサーチ部と、 上記ＣＰＵよりリクエストされたアドレスと、過去にプ
リフェッチしたデータの主記憶装置内でのアドレスの履
歴とに基づいて、次にプリフェッチすべきデータの主記
憶装置内でのアドレスを決定するアドレス予測部と、 を備えたことを特徴とするプリフェッチバッファ。 - 【請求項２】上記アドレス予測部は、上記ＣＰＵからの
リクエストアドレスと該アドレスの直前に上記ＣＰＵよ
りリクエストされたアドレスとの差分を取り、該差分の
値に基づいて次に主記憶装置からプリフェッチするデー
タのアドレスを予測することを特徴とする請求項１記載
のプリフェッチバッファ。 - 【請求項３】上記バッファはｎ段（ｎは複数）のエント
リを含み、上記データサーチ部は、上記ＣＰＵからのリ
クエストアドレスを有するデータを、上記すべてのエン
トリを対象としてサーチすることを特徴とする請求項１
記載のプリフェッチバッファ。 - 【請求項４】上記アドレス発生部は、プリフェッチすべ
きデータのアドレスとして、上記ＣＰＵよりリクエスト
されたデータのアドレスに連続するｎ個のアドレスを発
生することを特徴とする請求項３記載のプリフェッチバ
ッファ。 - 【請求項５】上記アドレス予測部は、上記バッファに、
ＣＰＵからのリクエストアドレスに対して後続するアド
レスのデータを記憶するか先行するアドレスのデータを
記憶するかを決定するフラグを記憶するアドレス増減方
向レジスタと、プリフェッチバッファにヒットした最新
のアドレスを記憶する最新ヒットアドレスレジスタとを
有し、プリフェッチバッファがミスヒットした場合、当
該リクエストアドレスが最新ヒットアドレスよりも大き
くかつその差の絶対値が予め指定された値ｐ未満であれ
ば当該リクエストアドレスに後続するｎ個の連続データ
を上記バッファに格納し、当該リクエストアドレスが上
記最新ヒットアドレスよりも小さくかつその差の絶対値
が上記値ｐ未満であれば当該リクエストアドレスに先行
するｎ個の連続データを上記バッファに格納するよう、
上記アドレス発生部を制御することを特徴とする請求項
４記載のプリフェッチバッファ。 - 【請求項６】上記予め指定された値ｐは、１からｎのい
ずれかであることを特徴とする請求項５記載のプリフェ
ッチバッファ。 - 【請求項７】上記アドレス予測部は、上記リクエストア
ドレスに対してプリフェッチバッファがヒットした場
合、当該リクエストアドレスで上記最新ヒットアドレス
レジスタの内容を更新すると共に、上記アドレス増減方
向レジスタの内容に従う方向の、当該リクエストアドレ
スに続くｎ個の連続データを上記バッファに格納するよ
う上記アドレス発生部を制御することを特徴とする請求
項５記載のプリフェッチバッファ。 - 【請求項８】上記アドレス予測部は、上記ＣＰＵからの
リクエストアドレスと該アドレスの直前に上記ＣＰＵよ
りリクエストされたアドレスとの差分を取り、該差分値
をｋ（ｋは１からｎまで）倍した値を当該リクエストア
ドレスに加算して得られるアドレスを、上記主記憶装置
からプリフェッチするデータのアドレスとすることを特
徴とする請求項３記載のプリフェッチバッファ。 - 【請求項９】上記バッファは、有効なデータが記憶され
ているエントリと無効なデータが記憶されているエント
リとを識別するフラグを有し、上記データサーチ部は、
該フラグを参照して、有効なデータが記憶されているエ
ントリを対象として上記リクエストアドレスをサーチす
ることを特徴とする請求項３記載のプリフェッチバッフ
ァ。 - 【請求項１０】ＣＰＵを有する計算機システムにおける
キャッシュメモリと主記憶装置との間に設けられるプリ
フェッチバッファであって、 プリフェッチしたデータと該データをサーチするための
アドレスタグとを対にして記憶する少なくともひとつの
エントリからなるバッファと、 プリフェッチするデータの主記憶装置内でのアドレスを
発生するアドレス発生部と、 上記バッファに記憶されているデータの中から、上記Ｃ
ＰＵよりリクエストされたアドレスを有するデータをサ
ーチするデータサーチ部と、 上記ＣＰＵよりリクエストされたアドレスに基づいて、
次にプリフェッチすべきデータの主記憶装置内でのアド
レスを決定するアドレス予測部とを備え、 上記データサーチ部と、上記アドレス予測部と、上記ア
ドレス発生部と、上記バッファとを一つのバッファと
し、ｍ個のバッファモジュールを設け、さらに、該ｍ個
のバッファモジュールを制御する全体制御部を設け、該
全体制御部は、上記ｍ個のバッファモジュールをリード
ミス用とライトミス用に分けて管理することを特徴とす
るプリフェッチバッファ。 - 【請求項１１】複数個のＣＰＵを有するマルチプロセッ
サ計算機システムにおけるキャッシュメモリと主記憶装
置との間に設けられるプリフェッチバッファであって、 プリフェッチしたデータと該データをサーチするための
アドレスタグとを対にして記憶する少なくとも一つのエ
ントリを有するバッファと、 該バッファに記憶されているデータの中から、ＣＰＵよ
りリクエストさたアドレスを持つデータをサーチするデ
ータサーチ部と、 プリフェッチするデータの主記憶装置以内でのアドレス
を発生するアドレス発生部と、 上記ＣＰＵよりリクエストされたアドレスと、過去にプ
リフェッチしたデータの主記憶装置内でのアドレスの履
歴とに基づいて、次にプリフェッチすべきデータの主記
憶装置内でのアドレスを決定するアドレス予測部とを備
え、 上記バッファと、上記データサーチ部と、上記アドレス
発生部と、上記アドレス予測部とを一つのバッファモジ
ュールとし、ｍ個のバッファモジュールを設けると共
に、該ｍ個のバッファモジュールを制御する全体制御部
を設け、該全体制御部は、上記ｍ個のバッファモジュー
ルを、それぞれ上記複数のＣＰＵのいずれかに割当てて
管理することを特徴とするプリフェッチバッファ。 - 【請求項１２】ＣＰＵを有する計算機システムにおける
キャッシュメモリと主記憶装置との間に設けられるプリ
フェッチバッファであって、 プリフェッチしたデータと該データをサーチするための
アドレスタグとを対にして記憶する少なくともひとつの
エントリを有するバッファと、 プリフェッチするデータの主記憶装置内でのアドレスを
発生するアドレス発生部と、 上記バッファに記憶されているデータの中から、上記Ｃ
ＰＵよりリクエストされたアドレスを有するデータをサ
ーチするデータサーチ部と、 上記ＣＰＵからのリクエストアドレスが増加方向に変化
するか、減少方向に変化するかに応じて、上記バッファ
にプリフェッチすべきデータの主記憶装置内でのアドレ
スを増加させまたは減少させるアドレス予測部と、 を備えたことを特徴とするプリフェッチバッファ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190240A JP2881049B2 (ja) | 1991-07-30 | 1991-07-30 | プリフェッチバッファ |
| KR1019920013630A KR930002945A (ko) | 1991-07-30 | 1992-07-30 | 프리페치버퍼 및 프리페치버퍼를 적용한 정보처리장치 |
| DE4225228A DE4225228C2 (de) | 1991-07-30 | 1992-07-30 | Vorabrufpuffer und einen derartigen Vorabrufpuffer verwendendes Informationsverarbeitungssystem |
| US07/921,742 US5345560A (en) | 1991-07-30 | 1992-07-30 | Prefetch buffer and information processing system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190240A JP2881049B2 (ja) | 1991-07-30 | 1991-07-30 | プリフェッチバッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628180A JPH0628180A (ja) | 1994-02-04 |
| JP2881049B2 true JP2881049B2 (ja) | 1999-04-12 |
Family
ID=16254838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190240A Expired - Fee Related JP2881049B2 (ja) | 1991-07-30 | 1991-07-30 | プリフェッチバッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5345560A (ja) |
| JP (1) | JP2881049B2 (ja) |
| KR (1) | KR930002945A (ja) |
| DE (1) | DE4225228C2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659713A (en) * | 1992-04-24 | 1997-08-19 | Digital Equipment Corporation | Memory stream buffer with variable-size prefetch depending on memory interleaving configuration |
| US6453388B1 (en) | 1992-06-17 | 2002-09-17 | Intel Corporation | Computer system having a bus interface unit for prefetching data from system memory |
| US5566324A (en) * | 1992-12-24 | 1996-10-15 | Ncr Corporation | Computer apparatus including a main memory prefetch cache and method of operation thereof |
| US5588128A (en) * | 1993-04-02 | 1996-12-24 | Vlsi Technology, Inc. | Dynamic direction look ahead read buffer |
| TW228580B (en) * | 1993-10-01 | 1994-08-21 | Ibm | Information processing system and method of operation |
| KR970010368B1 (ko) * | 1994-01-18 | 1997-06-25 | 삼성전자 주식회사 | 캐시라인 리프레이스장치 및 방법 |
| TW233354B (en) * | 1994-03-04 | 1994-11-01 | Motorola Inc | Data processor with memory cache and method of operation |
| JP2689920B2 (ja) * | 1994-09-26 | 1997-12-10 | 日本電気株式会社 | 演算処理システムに用いられるプリフェッチバッファ装置 |
| JPH0895857A (ja) * | 1994-09-29 | 1996-04-12 | Shikoku Nippon Denki Software Kk | 入出力キャッシュ |
| US5761706A (en) * | 1994-11-01 | 1998-06-02 | Cray Research, Inc. | Stream buffers for high-performance computer memory system |
| US5664147A (en) * | 1995-08-24 | 1997-09-02 | International Business Machines Corp. | System and method that progressively prefetches additional lines to a distributed stream buffer as the sequentiality of the memory accessing is demonstrated |
| US5737565A (en) * | 1995-08-24 | 1998-04-07 | International Business Machines Corporation | System and method for diallocating stream from a stream buffer |
| US6055621A (en) * | 1996-02-12 | 2000-04-25 | International Business Machines Corporation | Touch history table |
| US5854911A (en) * | 1996-07-01 | 1998-12-29 | Sun Microsystems, Inc. | Data buffer prefetch apparatus and method |
| US7272703B2 (en) * | 1997-08-01 | 2007-09-18 | Micron Technology, Inc. | Program controlled embedded-DRAM-DSP architecture and methods |
| US6134643A (en) * | 1997-11-26 | 2000-10-17 | Intel Corporation | Method and apparatus for cache line prediction and prefetching using a prefetch controller and buffer and access history |
| WO2000031642A1 (de) * | 1998-11-25 | 2000-06-02 | Fujitsu Siemens Computers Gmbh | Cache-speichereinrichtung |
| DE69935066D1 (de) * | 1999-05-03 | 2007-03-22 | St Microelectronics Sa | Befehlsvorausholeinheit |
| WO2001004760A1 (fr) * | 1999-07-07 | 2001-01-18 | Hitachi, Ltd. | Controleur de memoire |
| JP3535800B2 (ja) * | 2000-03-31 | 2004-06-07 | 松下電器産業株式会社 | ディスクメモリ装置、データ先読み方法、及び記録媒体 |
| US7039766B1 (en) * | 2000-10-12 | 2006-05-02 | International Business Machines Corporation | Prescheduling sequential data prefetches in a preexisting LRU cache |
| JP4341186B2 (ja) | 2001-01-22 | 2009-10-07 | 株式会社日立製作所 | メモリシステム |
| JP3969009B2 (ja) | 2001-03-29 | 2007-08-29 | 株式会社日立製作所 | ハードウェアプリフェッチシステム |
| US7133972B2 (en) * | 2002-06-07 | 2006-11-07 | Micron Technology, Inc. | Memory hub with internal cache and/or memory access prediction |
| JP4067887B2 (ja) | 2002-06-28 | 2008-03-26 | 富士通株式会社 | プリフェッチを行う演算処理装置、情報処理装置及びそれらの制御方法 |
| US8876221B2 (en) | 2002-08-09 | 2014-11-04 | Colgate-Palmolive Company | Oral care implement |
| US8806695B2 (en) | 2002-08-09 | 2014-08-19 | Colgate-Palmolive Company | Oral care implement having flexibly supported cleaning elements extending in opposite directions |
| US7841041B2 (en) | 2002-08-09 | 2010-11-30 | Colgate-Palmolive Company | Oral care implement |
| US8151397B2 (en) | 2002-08-09 | 2012-04-10 | Colgate-Palmolive Company | Oral care implement having flexibly supported cleaning elements extending in opposite directions |
| US7167954B2 (en) * | 2002-09-09 | 2007-01-23 | Broadcom Corporation | System and method for caching |
| US7111116B1 (en) * | 2003-09-30 | 2006-09-19 | Western Digital Technologies, Inc. | Reducing micro-controller access time to data stored in a remote memory in a disk drive control system |
| JP2006215799A (ja) * | 2005-02-03 | 2006-08-17 | Toshiba Corp | メモリコントローラ |
| US7702883B2 (en) * | 2005-05-05 | 2010-04-20 | Intel Corporation | Variable-width memory |
| US8281448B2 (en) | 2005-10-24 | 2012-10-09 | Colgate-Palmolive Company | Oral care implement having one or more moving sections |
| US8977819B2 (en) | 2010-09-21 | 2015-03-10 | Texas Instruments Incorporated | Prefetch stream filter with FIFO allocation and stream direction prediction |
| US10866897B2 (en) * | 2016-09-26 | 2020-12-15 | Samsung Electronics Co., Ltd. | Byte-addressable flash-based memory module with prefetch mode that is adjusted based on feedback from prefetch accuracy that is calculated by comparing first decoded address and second decoded address, where the first decoded address is sent to memory controller, and the second decoded address is sent to prefetch buffer |
| US10956315B2 (en) * | 2018-07-24 | 2021-03-23 | Micron Technology, Inc. | Memory devices and methods which may facilitate tensor memory access |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714994A (en) * | 1985-04-30 | 1987-12-22 | International Business Machines Corp. | Instruction prefetch buffer control |
| US4943908A (en) * | 1987-12-02 | 1990-07-24 | International Business Machines Corporation | Multiple branch analyzer for prefetching cache lines |
| EP0389175A3 (en) * | 1989-03-15 | 1992-11-19 | Fujitsu Limited | Data prefetch system |
-
1991
- 1991-07-30 JP JP3190240A patent/JP2881049B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-30 DE DE4225228A patent/DE4225228C2/de not_active Expired - Fee Related
- 1992-07-30 KR KR1019920013630A patent/KR930002945A/ko not_active Application Discontinuation
- 1992-07-30 US US07/921,742 patent/US5345560A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5345560A (en) | 1994-09-06 |
| KR930002945A (ko) | 1993-02-23 |
| JPH0628180A (ja) | 1994-02-04 |
| DE4225228A1 (de) | 1993-02-04 |
| DE4225228C2 (de) | 1997-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2881049B2 (ja) | プリフェッチバッファ | |
| CA1238984A (en) | Cooperative memory hierarchy | |
| US5694568A (en) | Prefetch system applicable to complex memory access schemes | |
| US6473833B1 (en) | Integrated cache and directory structure for multi-level caches | |
| US6957304B2 (en) | Runahead allocation protection (RAP) | |
| US5802566A (en) | Method and system for predicting addresses and prefetching data into a cache memory | |
| US8458408B2 (en) | Cache directed sequential prefetch | |
| US7584327B2 (en) | Method and system for proximity caching in a multiple-core system | |
| US5664148A (en) | Cache arrangement including coalescing buffer queue for non-cacheable data | |
| JPH0962572A (ja) | ストリーム・フィルタ装置及び方法 | |
| US20100217937A1 (en) | Data processing apparatus and method | |
| US5701426A (en) | Data processing system and method using cache miss address prediction and forced LRU status in a cache memory to improve cache hit ratio | |
| US7194586B2 (en) | Method and apparatus for implementing cache state as history of read/write shared data | |
| WO2007096572A1 (en) | Cache management within a data processing apparatus | |
| JP4574712B2 (ja) | 演算処理装置、情報処理装置及び制御方法 | |
| US20090106498A1 (en) | Coherent dram prefetcher | |
| JP2019096309A (ja) | メンテナンス動作の実行 | |
| US6418516B1 (en) | Method and system for managing speculative requests in a multi-level memory hierarchy | |
| JPH09160827A (ja) | コールド・キャッシュ命令のプリフェッチ | |
| US6438656B1 (en) | Method and system for cancelling speculative cache prefetch requests | |
| US20050198439A1 (en) | Cache memory prefetcher | |
| US6487637B1 (en) | Method and system for clearing dependent speculations from a request queue | |
| US5619673A (en) | Virtual access cache protection bits handling method and apparatus | |
| US20010032297A1 (en) | Cache memory apparatus and data processing system | |
| JP3626609B2 (ja) | マルチプロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100129 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110129 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |