JPH0895857A - 入出力キャッシュ - Google Patents
入出力キャッシュInfo
- Publication number
- JPH0895857A JPH0895857A JP6234641A JP23464194A JPH0895857A JP H0895857 A JPH0895857 A JP H0895857A JP 6234641 A JP6234641 A JP 6234641A JP 23464194 A JP23464194 A JP 23464194A JP H0895857 A JPH0895857 A JP H0895857A
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- JP
- Japan
- Prior art keywords
- input
- storage unit
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- block address
- output
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- Pending
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Abstract
(57)【要約】
【目的】複数の入出力装置が同時に動作する環境でも使
用効率の高い入出力キャッシュを実現する。 【構成】入出力装置と送受信するデータを記憶する複数
のデータ記憶部９と、データ記憶部に記憶されたデータ
のメインメモリ上のアドレスを記憶するタグ記憶部８
と、メモリアクセスに係るブロックアドレスとタグ記憶
部に記憶されたブロックアドレスとの一致を検出する一
致検出回路１０を備える。次アドレス予測回路１１は、
タグ記憶部に記憶されたアドレスを用いて、次に要求さ
れるデータのブロックアドレスを予測する割付け制御回
路１２は、一致検出回路または次アドレスにおいてヒッ
トしたときは記憶及びタグ記憶部を使用させる。 【効果】複数の入出力装置が動作させる環境でも、特定
の入出力装置に対して特定の記憶部を割り付けられる可
能性が高いため、全体の使用効率が高くなる。
用効率の高い入出力キャッシュを実現する。 【構成】入出力装置と送受信するデータを記憶する複数
のデータ記憶部９と、データ記憶部に記憶されたデータ
のメインメモリ上のアドレスを記憶するタグ記憶部８
と、メモリアクセスに係るブロックアドレスとタグ記憶
部に記憶されたブロックアドレスとの一致を検出する一
致検出回路１０を備える。次アドレス予測回路１１は、
タグ記憶部に記憶されたアドレスを用いて、次に要求さ
れるデータのブロックアドレスを予測する割付け制御回
路１２は、一致検出回路または次アドレスにおいてヒッ
トしたときは記憶及びタグ記憶部を使用させる。 【効果】複数の入出力装置が動作させる環境でも、特定
の入出力装置に対して特定の記憶部を割り付けられる可
能性が高いため、全体の使用効率が高くなる。
Description
【０００１】
【産業上の利用分野】本発明は入出力キャッシュに関
し、特に複数の入出力装置が同時に入出力キャッシュを
利用する環境における入出力キャッシュに関する。
し、特に複数の入出力装置が同時に入出力キャッシュを
利用する環境における入出力キャッシュに関する。
【０００２】
【従来の技術】従来の入出力キャッシュは、入出力装置
と送受信するデータをブロック単位で記憶するデータ記
憶部と、データ記憶部に記憶されたデータのメインメモ
リ上のブロックアドレスを記憶するタグ記憶部とを備
え、データ記憶部に対するデータの割付け及びリプレー
スに際して、その対象となるデータ記憶部を決定するの
にランダムあるいはＬＲＵアルゴリズムを使用してい
る。
と送受信するデータをブロック単位で記憶するデータ記
憶部と、データ記憶部に記憶されたデータのメインメモ
リ上のブロックアドレスを記憶するタグ記憶部とを備
え、データ記憶部に対するデータの割付け及びリプレー
スに際して、その対象となるデータ記憶部を決定するの
にランダムあるいはＬＲＵアルゴリズムを使用してい
る。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
キャッシュでは、複数の入出力装置が同時に動作する
と、データ記憶部の割付けで競合し、互いに相手の必要
とするデータ記憶部を自分のデータ記憶部として割付け
てしまい、結果として入出力キャッシュの内容が頻繁に
入れ替わるだけで、データ転送の効率がよくならないと
いう欠点を有している。
キャッシュでは、複数の入出力装置が同時に動作する
と、データ記憶部の割付けで競合し、互いに相手の必要
とするデータ記憶部を自分のデータ記憶部として割付け
てしまい、結果として入出力キャッシュの内容が頻繁に
入れ替わるだけで、データ転送の効率がよくならないと
いう欠点を有している。
【０００４】本発明の目的は、データ記憶部を使用して
いる入出力装置が次に要求するデータのブロックアドレ
スを予測し、そのブロックアドレスに一致する要求に対
してエントリのデータ記憶部を割付けることにより、上
記の欠点を解消し、複数の入出力装置が動作する環境で
も使用効率の高い入出力キャッシュを提供することにあ
る。
いる入出力装置が次に要求するデータのブロックアドレ
スを予測し、そのブロックアドレスに一致する要求に対
してエントリのデータ記憶部を割付けることにより、上
記の欠点を解消し、複数の入出力装置が動作する環境で
も使用効率の高い入出力キャッシュを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の入出力キャッシ
ュは、入出力装置を送受信するデータをブロック単位で
記憶する複数のデータ記憶部と、前記データ記憶部に記
憶されたデータのメインメモリ上のブロックアドレスを
記憶するタグ記憶部と、前記入出力装置からのメモリア
クセスに係るブロックアドレスと前記タグ記憶部に記憶
されているブロックアドレスとを比較する一致検出回路
と、前記タグ記憶部に記憶されたブロックアドレスを用
いて、次に要求されるデータのブロックアドレスを予測
する次アドレス予測回路と、前記一致検出回路または次
アドレス予測回路において一致が検出されると、引続き
同一のデータ記憶部及びタグ記憶部を使用させ、不一致
なら再割付けを行うようにする割付け制御回路を有する
ことを特徴とする入出力キャッシュ。特徴とする。
ュは、入出力装置を送受信するデータをブロック単位で
記憶する複数のデータ記憶部と、前記データ記憶部に記
憶されたデータのメインメモリ上のブロックアドレスを
記憶するタグ記憶部と、前記入出力装置からのメモリア
クセスに係るブロックアドレスと前記タグ記憶部に記憶
されているブロックアドレスとを比較する一致検出回路
と、前記タグ記憶部に記憶されたブロックアドレスを用
いて、次に要求されるデータのブロックアドレスを予測
する次アドレス予測回路と、前記一致検出回路または次
アドレス予測回路において一致が検出されると、引続き
同一のデータ記憶部及びタグ記憶部を使用させ、不一致
なら再割付けを行うようにする割付け制御回路を有する
ことを特徴とする入出力キャッシュ。特徴とする。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図２は本発明の入出力キャッシュのシステ
ム内での位置付けを示すブロック図である。システムバ
ス６には中央処理装置１及びメインメモリ２が接続され
ており、入出力バス７には入出力装置４及び入出力装置
５が接続されている。入出力キャッシュ３はシステムバ
ス６及び入出力バス７の双方に接続されており、システ
ムバス６と入出力バス７との間のデータ転送を行う場合
に緩衝バッファとして機能する。
ム内での位置付けを示すブロック図である。システムバ
ス６には中央処理装置１及びメインメモリ２が接続され
ており、入出力バス７には入出力装置４及び入出力装置
５が接続されている。入出力キャッシュ３はシステムバ
ス６及び入出力バス７の双方に接続されており、システ
ムバス６と入出力バス７との間のデータ転送を行う場合
に緩衝バッファとして機能する。
【０００８】図１は図２に示した入出力キャッシュ３の
ブロック図である。
ブロック図である。
【０００９】タグ記憶部８は、それぞれ対応するデータ
記憶部９に格納されているデータのメインメモリ２上の
ブロックアドレスを格納している。一致検出回路１０
は、入出力装置４または入出力装置５からのメモリアク
セスに係るメモリアドレスのうちのブロックアドレス
と、タグ記憶部８に格納されているブロックアドレスと
を比較し、一致が検出された場合に、一致が検出された
タグ記憶部８の情報をデータ選択回路１３及び割付け制
御回路１２に通知する。データ選択回路１３は一致検出
回路１０から通知された情報により、データ記憶部９と
入出力装置４または入出力装置５との間でデータの送受
信を行う。
記憶部９に格納されているデータのメインメモリ２上の
ブロックアドレスを格納している。一致検出回路１０
は、入出力装置４または入出力装置５からのメモリアク
セスに係るメモリアドレスのうちのブロックアドレス
と、タグ記憶部８に格納されているブロックアドレスと
を比較し、一致が検出された場合に、一致が検出された
タグ記憶部８の情報をデータ選択回路１３及び割付け制
御回路１２に通知する。データ選択回路１３は一致検出
回路１０から通知された情報により、データ記憶部９と
入出力装置４または入出力装置５との間でデータの送受
信を行う。
【００１０】一方、次アドレス予測回路１１はタグ記憶
部８に格納されているブロックアドレスを使用して、次
アドレスを予測する。この予測は、上述のブロックアド
レスに対して加算または減算を行うことにより行う。な
お、予測の適中率を高めるべく、加算と減算の併用を考
え得る。また、次アドレス予測回路１１は、予測したブ
ロックアドレスと要求されたメモリアドレスのうちのブ
ロックアドレスとの比較を行い、一致が検出された場合
に、一致が検出されたタグ記憶部８の情報を割付け制御
回路１２に通知する。
部８に格納されているブロックアドレスを使用して、次
アドレスを予測する。この予測は、上述のブロックアド
レスに対して加算または減算を行うことにより行う。な
お、予測の適中率を高めるべく、加算と減算の併用を考
え得る。また、次アドレス予測回路１１は、予測したブ
ロックアドレスと要求されたメモリアドレスのうちのブ
ロックアドレスとの比較を行い、一致が検出された場合
に、一致が検出されたタグ記憶部８の情報を割付け制御
回路１２に通知する。
【００１１】割付け制御回路１２は、一致検出回路１９
及び次アドレス予測回路１１から通知される情報によ
り、新しいブロックデータをどのデータ記憶部９に割り
付けるかを決定し、割付けの処理を行う。一致検出回路
１０と次アドレス予測回路１１からの上述の通知は、両
者における一致検出の論理を考えれば排他的であること
がわかる。
及び次アドレス予測回路１１から通知される情報によ
り、新しいブロックデータをどのデータ記憶部９に割り
付けるかを決定し、割付けの処理を行う。一致検出回路
１０と次アドレス予測回路１１からの上述の通知は、両
者における一致検出の論理を考えれば排他的であること
がわかる。
【００１２】次に、動作を説明する。いま、入出力装置
４が入出力動作を開始すると、一致検出回路１０は、要
求ブロックアドレスとタグ記憶部８ａ，ｂ，ｃ，ｄのそ
れぞれに格納されているブロックアドレスを比較する。
入出力動作の開始時点では未だ有効なブロックアドレス
は登録されていないため、一致は検出されず、また次ア
ドレス予測回路１１による予測とも一致しない。そのた
め、割付け制御回路１２は適当なアルゴリズムを使用し
て割付けを行うデータ記憶部を決定する。ここでタグ記
憶部８ａが選ばれたとすると、割付け制御回路１２は、
タグ記憶部８ａに要求アドレスを格納し、必要であれば
要求ブロックアドレスに対応するシステムメモリ２上の
ブロックデータをデータ記憶部９ａに格納する。そし
て、その後は、入出力装置４からの要求をデータ記憶部
９ａに対して実行する。
４が入出力動作を開始すると、一致検出回路１０は、要
求ブロックアドレスとタグ記憶部８ａ，ｂ，ｃ，ｄのそ
れぞれに格納されているブロックアドレスを比較する。
入出力動作の開始時点では未だ有効なブロックアドレス
は登録されていないため、一致は検出されず、また次ア
ドレス予測回路１１による予測とも一致しない。そのた
め、割付け制御回路１２は適当なアルゴリズムを使用し
て割付けを行うデータ記憶部を決定する。ここでタグ記
憶部８ａが選ばれたとすると、割付け制御回路１２は、
タグ記憶部８ａに要求アドレスを格納し、必要であれば
要求ブロックアドレスに対応するシステムメモリ２上の
ブロックデータをデータ記憶部９ａに格納する。そし
て、その後は、入出力装置４からの要求をデータ記憶部
９ａに対して実行する。
【００１３】入出力装置４が２つめの入出力動作を開始
すると、大抵の場合、要求アドレスは連続するため、一
致検出回路１０において一致が検出され、データ選択回
路１３を通してデータ記憶部９ａとの間でデータの送受
信が行われる。
すると、大抵の場合、要求アドレスは連続するため、一
致検出回路１０において一致が検出され、データ選択回
路１３を通してデータ記憶部９ａとの間でデータの送受
信が行われる。
【００１４】データ記憶部９ａのデータ全てに対して入
出力動作が完了すると、その次の要求においては一致検
出回路１０では一致が検出されない。但し、要求アドレ
スが連続している場合は、次アドレス予測回路１２で予
測したブロックアドレスとの一致が検出される。割付け
制御回路１２は、予測の一致が検出されたタグ記憶部８
ａ及びデータ記憶部９ａに対して割付けを行う。従っ
て、要求アドレスが連続している間はタグ記憶部８ａと
対応するデータ記憶部９ａを使い続けることになる。
出力動作が完了すると、その次の要求においては一致検
出回路１０では一致が検出されない。但し、要求アドレ
スが連続している場合は、次アドレス予測回路１２で予
測したブロックアドレスとの一致が検出される。割付け
制御回路１２は、予測の一致が検出されたタグ記憶部８
ａ及びデータ記憶部９ａに対して割付けを行う。従っ
て、要求アドレスが連続している間はタグ記憶部８ａと
対応するデータ記憶部９ａを使い続けることになる。
【００１５】本実施例では、タグ記憶部８と対応するデ
ータ記憶部９が４つ用意されているので、最大４つの入
出力装置が動作した場合でも競合は起きず、効率の良い
入出力動作が行われる。
ータ記憶部９が４つ用意されているので、最大４つの入
出力装置が動作した場合でも競合は起きず、効率の良い
入出力動作が行われる。
【００１６】
【発明の効果】以上説明したように、本発明の入出力キ
ャッシュは、複数の入出力装置が動作する環境でも、特
定の入出力装置に対して特定のデータ記憶部を割り付け
られる可能性が高いため、全体としての使用効率が高く
なるという効果を有している。
ャッシュは、複数の入出力装置が動作する環境でも、特
定の入出力装置に対して特定のデータ記憶部を割り付け
られる可能性が高いため、全体としての使用効率が高く
なるという効果を有している。
【００１７】
【図１】本発明の入出力キャッシュの一実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明の入出力キャッシュシステム内での位置
付けを示すブロック図である。
付けを示すブロック図である。
１ 中央処理装置 ２ メインメモリ ３ 入出力キャッシュ ４ 入出力装置 ５ 入出力装置 ６ システムバス ７ 入出力バス ８ｂ タグ記憶部 ８ａ タグ記憶部 ８ｃ タグ記憶部 ８ｄ タグ記憶部 ９ａ データ記憶部 ９ｂ データ記憶部 ９ｃ データ記憶部 ９ｄ データ記憶部 １０ 一致検出回路 １１ 次アドレス予測回路 １２ 割付け制御回路 １３ データ選択回路
Claims (2)
- 【請求項１】 入出力装置を送受信するデータをブロッ
ク単位で記憶する複数のデータ記憶部と、 前記データ記憶部に記憶されたデータのメインメモリ上
のブロックアドレスを記憶するタグ記憶部と、 前記入出力装置からのメモリアクセスに係るブロックア
ドレスと前記タグ記憶部に記憶されているブロックアド
レスとを比較する一致検出回路と、 前記タグ記憶部に記憶されたブロックアドレスを用い
て、次に要求されるデータのブロックアドレスを予測す
る次アドレス予測回路と、 前記一致検出回路または次アドレス予測回路において一
致が検出されると、引続き同一のデータ記憶部及びタグ
記憶部を使用させ、不一致なら再割付けを行うようにす
る割付け制御回路を有することを特徴とする入出力キャ
ッシュ。 - 【請求項２】 前記予測を当該タグ記憶部に記憶されて
いるブロックアドレスを加算または減算または加算及び
減算して行うことを特徴とする請求項１記載の入出力キ
ャッシュ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234641A JPH0895857A (ja) | 1994-09-29 | 1994-09-29 | 入出力キャッシュ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234641A JPH0895857A (ja) | 1994-09-29 | 1994-09-29 | 入出力キャッシュ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895857A true JPH0895857A (ja) | 1996-04-12 |
Family
ID=16974215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6234641A Pending JPH0895857A (ja) | 1994-09-29 | 1994-09-29 | 入出力キャッシュ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895857A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235957A (ja) * | 1985-04-11 | 1986-10-21 | Nec Corp | デ−タ制御方式 |
| JPS6389951A (ja) * | 1986-10-03 | 1988-04-20 | Matsushita Electric Ind Co Ltd | キヤツシユメモリ装置 |
| JPH01226055A (ja) * | 1988-03-05 | 1989-09-08 | Nec Corp | アドレス変換方式 |
| JPH04303248A (ja) * | 1991-01-15 | 1992-10-27 | Philips Gloeilampenfab:Nv | マルチバッファデータキャッシュを具えているコンピュータシステム |
| JPH0561766A (ja) * | 1991-09-04 | 1993-03-12 | Sony Corp | キヤツシユメモリーの制御方法 |
| JPH0588976A (ja) * | 1991-09-30 | 1993-04-09 | Pfu Ltd | キヤツシユ記憶装置及びそれを用いた情報処理装置とその情報処理方法 |
| JPH0628180A (ja) * | 1991-07-30 | 1994-02-04 | Hitachi Ltd | プリフェッチバッファ |
-
1994
- 1994-09-29 JP JP6234641A patent/JPH0895857A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235957A (ja) * | 1985-04-11 | 1986-10-21 | Nec Corp | デ−タ制御方式 |
| JPS6389951A (ja) * | 1986-10-03 | 1988-04-20 | Matsushita Electric Ind Co Ltd | キヤツシユメモリ装置 |
| JPH01226055A (ja) * | 1988-03-05 | 1989-09-08 | Nec Corp | アドレス変換方式 |
| JPH04303248A (ja) * | 1991-01-15 | 1992-10-27 | Philips Gloeilampenfab:Nv | マルチバッファデータキャッシュを具えているコンピュータシステム |
| JPH0628180A (ja) * | 1991-07-30 | 1994-02-04 | Hitachi Ltd | プリフェッチバッファ |
| JPH0561766A (ja) * | 1991-09-04 | 1993-03-12 | Sony Corp | キヤツシユメモリーの制御方法 |
| JPH0588976A (ja) * | 1991-09-30 | 1993-04-09 | Pfu Ltd | キヤツシユ記憶装置及びそれを用いた情報処理装置とその情報処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970225 |