JPH01226055A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス変換方式、特に仮想記憶方式を採用す
る中央処理装置のアドレス変換方式に関する。

〔従来の技術〕

ページング方式を用いた仮想記憶方式においては２分岐
、データリード、データライトなどの主記憶アクセスが
必要となった場合に、仮想アドレスから実アドレスへの
アドレス変換を行う他に。

連続する命令実行によって命令フェッチがページの境界
を越えた時にも２次のページの仮想アドレスを実アドレ
スに変換していた。仮想アドレスから実アドレスへの変
換は、主記憶上に存在し、アドレス変換の情報を保持し
ているアドレス変換テーブルのうち、変換するべき仮想
アドレスにより特定されるエントリの情報をもとに行わ
れる。

従来の仮想記憶方式における仮想空間構成と情報処理装
置の例を以下に説明する。

第３図に示すように、仮想アドレスは３２ビツトとし、
１つの仮想空間は４Ｇノ々イトの大きさを持ち４つのセ
クションからなる。１つのセクションはＩＧバイトの大
きさを持ち１０２４個のエリアからなる。１つのエリア
は１Ｍバイトの大きさを持ち２５６個の４−ジからなる
。１つのページは４にバイトの大きさを持つ。

第４図に示すように、３２ビツトの仮想アドレスは４つ
のフィールドに分割される。４０１のフィールドはセク
ション番号で２ビット幅である。

４０２のフィールドはエリア番号で１０ビット幅である
。４０３のフィールドはページ番号で８ビット幅である
。４０４のフィールドはページ内オフセットで１２ビッ
ト幅である。

第５図はアドレス変換装置を備えた情報処理装置の例を
示す構成図である。５０１は中央処理装置、５０２は主
記憶装置、５０３はアドレス変換部を備えたアドレス変
換ユニット（以後■ルと略す）であシ、中央処理装置５
０１が主記憶装置５０２をアクセスする際に仮想アドレ
スから実アドレス変換を行う。５０４は主記憶制御ユニ
ット（以後ＳＣＵ七略す）であシ、　ＭＭｏ、５０３か
らの実アドレスにより主記憶装置５０２をアクセスして
命令フェッチやデータリードを行う。５０５は命令デコ
ードユニット（以後ＩＤＵと略す）、５０６は命令実行
ユニット（以後ＥＸＵと略す）である。

ＩＤＵ　５０５はＳＣＵ　５０４がフェッチした命令を
デコードし、命令の実行に必要な命令種別の情報等をＥ
ＸＵ　５０６に渡す。またＩＤＵ　５０５は分岐やオイ
ランドリードが必要なときに、主記憶装置５０２へのア
クセス要求をＭＭＵ　５０３に渡す。ＥＸＵ　５０６は
ＩＤＵ　５０５からの命令デコード情報とＳＣＵ　５０
４からのオペランドにより命令を実行し、必要ならばラ
イトオペランドをＳＣＵ　５０４に渡す。

ＩＤＵ　５０５からのアクセス要求には仮想アドレスと
アクセスの種類とが含まれている。仮想アドレスから実
アドレスへのアドレス変換は次のように行われる。ＭＭ
Ｕ　５０３の内部にあシエリアテーブルのペースアドレ
スを保持するエリアテーブル４−スレジメタ４本のうち
の１本が、変換すべき仮想アドレスのセクション番号４
０１によって選択される。選択されたレノスタに保持さ
れているエリアテーブルベースアドレスと変換すべき仮
想アドレスのエリア番号４０２により主記憶上のエリア
テーブルエントリが選択され、　ＳＣＵ　５０４によっ
て読み込まれる。読み込まれたエリアテープｋ　エフ　
トリ内（７）　、２　．７テーブルペースアドレスと変
換すべき仮想アドレスの４−ジ番号４０３により主記憶
上のページテーブルエントリが選択され。

ＳＣＵ　５０４によって読み込まれる。読み込まれたペ
ージテーブルエントリ内の実ページ番号と変換すべき仮
想アドレスのに一ジ内オフセット４０４とが連接されて
実アドレスとなる。

このように、アドレス変換の手順は複雑であるため、−
度アドレス変換が行われると、得られた仮想アドレスと
実アドレスの対をアドレス変換索引機構（以後ＴＬＢと
略す）Ｋ登碌しぞ以後のアドレス変換を高速に行うこと
が行われている。また仮想アドレスから実アドレスへの
変換においては。

アドレス変換テーブルに存在する保護情報も利用される
。この保護情報を用いて、特定の仮想領域に対し実行、
読み出し、書き込みの各アクセスの可否を指定すること
ができる。

このようにして、従来のアドレス変換方式はアドレス変
換テーブルを用いて仮想アドレスから実アドレスへのア
ドレス変換を行っている。

〔発明が解決しようとする課題〕

上述した従来のアドレス変換方式では、アクセスの種類
により保護の機能を持つものの、アドレス変換は仮想ア
ドレスのうちのページ内オフセットを除く部分に対して
対応する実アドレスを行うだけであシ、゛仮想アドレス
のページ内オフセットに注目してはいなかった。分岐命
令の分岐先のアドレス変換において２分岐先仮想アドレ
スのページ内オフセットが十分に大きく２次のページと
の境界に近い場合にも９分岐先のアドレス変換のみ行っ
ていた。分岐後の命令の実行が進み１次のべ−ジ境界に
達した時には、改めて次ページの仮想アドレスのアドレ
ス変換が行われる。分岐先も次４−ジもどちらのアドレ
ス変換も、　ＴＬＢではなく。

主記憶上のアドレス変換テーブルを用いてアドレス変換
が行われた場合には、１回のアドレス変換の２倍の時間
を必要とする問題点がある。

本発明は従来のもののこのような問題点を解決しようと
するもので、２回の独立したアドレス変換を行うことに
比べて高速にアドレス変換を行うことのできるアドレス
変換方式を提供するものである。

〔課題を解決するための手段〕

本発明によるとベージングによる仮想記憶方式を採用し
主記憶上のアドレス変換テーブルにより仮想アドレスか
ら実アドレスへのアドレス変換を行い且つアドレス変換
索引機構を備えたアドレス変換装置を持つ情報処理装置
において、アドレス変換時に前記アドレス変換が、特定
の種類のアクセスのアドレス変換であることを検出する
第１の検出手段と、前記アドレス変換される仮想アドレ
スの４−ジ内オフセットがページ内の終端に近いことを
検出する第２の検出手段と、前記アドレス変換される仮
想アドレスの次ページの仮想アドレスを生成するアドレ
ス生成手段とを備え、前記第１の検出手段と第２の検出
手段の検出結果をもと罠前記特定の種類のアクセスのア
ドレス変換を行う際に、前記アドレス生成手段により次
（−ジのアドレス変換をも合せて行うことを特徴とする
アドレス変換方式が得られる。

すなわち２本発明は分岐先と次ページの仮想アドレスと
は仮想空間において隣接するページであるため、アドレ
ス変換の過程は同一であシ、まとめてアドレス変換を行
えば、アドレス変換の時間を大幅に短くすることができ
ることに着目し、上述した従来のアドレス変換方式では
仮想アドレスのページ内オフセットを参照していないの
に対し。

本発明は変換する仮想アドレスが分岐先であるというこ
とと、ページ内オフセットの値とを基にして２分岐に続
く命令フェッチがページ境界に達することを予測し、そ
の予測に応じて分岐先アドレスのアドレス変換時に次ペ
ージの仮想アドレスをもアドレス変換してＴＬＢに登録
するようＫしたものである。

〔実施例〕

次に９本発明について図面を参照して説明する。

第１図は本発明によるアドレス変換方式を採用したアド
レス変換ユニットの一実施例のブロック構成図である。

第１図は第５図におけるＭＭｏ　５０３に相当する。

第１図において、１０１はＴＬＢ　、　１０２は仮想ア
ドレスレジスタ（以後ＶＡＲと略−ｔ−る）、１０３は
次ページ仮想アドレスレジスタ（以後ＮＶＡＲト略する
）、１０４は卸に入力される仮想アドレスアクセス要求
パスであり、仮想アドレスとアクセスの種類とからなる
。１０５は仮想アドレス３２ビット信号のうちページ内
オフセットを除いた２０ビツトの信号。１０６は仮想ア
ドレス３２ビット信号のうちのページ内オフセットの１
２ビツトの信号、１０７はアクセスの種類を表わす信号
群であり２分岐、データリード、データライト。

被−・ゾ越え等のアクセスの埋置をエンコードして表わ
す。１０８はＴＬＢへの仮想アドレス入力セレクタ、１
０９はＴＬＢの変換後出力で実アドレスの上位２０ピッ
ト信号、１１ＯはＴＬＢミスヒツト信号、　１１１は５
ＣＩＪ　５０４へ出力される実アドレスアクセス要求パ
ス、１１２はアドレス変換テーブル参照時にＳＣＵ　５
０４へ出力される実アドレスアクセス要求ノ々ス、１１
３はセレクタ、１１４は仮想アドレス１０５のうちのペ
ージ番号をインクリメントするインクリメンタ、１１５
はインクリメンタ１１４かもノキヤ、り出力、１１６は
ＮＶＡＲ１０３の４−ジ番号を表す信号、１１７はＶＡ
Ｒ１０２のセクション番号を表す信号、１１８はｖＡＲ
１０２のエリア番号を表す信号、１１９はＶＡＲ１０２
のページ番号を表す信号、１２ｏはアドレス変換装置制
御部（以後ＭＭＵＣＯＮＴと略す）。

１２１はエリアテーブルレジスタＡＴＲＯ〜３゜１２２
はアクセスの種類を表す信号１０７とページ内オフセッ
ト信号１０６のデコーダ、１２３はエリア加算器、１２
４はページ加算器、１２５はＳＣＵ　５０４からのリー
ドデータバスである。

第２図は第１図のアドレス変換ユニットにおけるアドレ
ス変換でＴＬＢミスヒツトのときにＭＭＵＣＯＮＴ１２
０によって仮想アドレスから実アドレスへの変換が行わ
れる過程を示す図である。第２図において、２０１はエ
リアテーブルペースアドレス。

２０２はエリアテーブルエントリアドレス、２０３はエ
リアテーブル、２０４はエリアテーブルエントリ、２０
５は４−Ｘ）テーブルペースアドレス。

２０６Ｕページテーブルエントリアドレス、２０７ｉ；
ｉ　ヘー　シテーブル、２０８は４−ジテーブルエン）
！７，２０９は実アドレス番号を表す信号、２１０は実
アドレスである。

先ず始めに第１図と第２図を用いて通常のアドレス変換
がどのように行われるかを説明し９次に本発明による分
岐先アドレス変換の高速化がどのように行われるかを説
明する。

アドレス変換の要求は仮想アドレスとアクセスの種類と
を組としてＩＤＵ　５０５からアクセス要求パス１０４
経由で伝えられる。アクセス要求パス１０４の信号のう
ち仮想アドレスの上位２０ビツトはＭＡＲ１０２にラッ
チされる。セレクタ１０８に！　ｊ５　ＭＡＲ１０２（
７）内容でＴＬＢ　１０１が検索され。

ＴＬＢにヒツトした場合はミスヒツト信号１１０はイン
アクティブとなり、　ＲＡＲ１２６に実アドレス番号が
読み出される。実アドレス番号を表す信号はに一ジ内オ
フセット信号１０６．アクセスの種類を表す信号１０７
とともにセレクタ１１３により実アドレスアクセス要求
パス１１１を経て５ＣＵ５０４へ伝えられる。

ＴＬＢ　１０１を検索した時にＴＬＢミスヒツトとなり
、ミスヒツト信号１１０がアクティブになると。

ＭＭＵＣＯＮＴ　１２０に通知され、アドレス変換テー
ブルを用いたアドレス変換が起動される。ＭＭＵＣＯＮ
Ｔ１２０でのアドレス変換は第２図に示す過程により行
われる。まずＶＡＲ１０２のセクション番号を表す信号
１１７により４本のＡＴＲ１２１のうちの１本が選択さ
れる。選択されたＡＴＲに保持されているコリアテーブ
ルペースアドレス２０１が読み出され、エリア番号を表
す信号１１８とともにエリア加算器１２３により加算さ
れてエリアテーブルエントリアドレス２０２が得られる
。エリアテーブルエントリアドレス２０２とテーブルア
クセスの種類情報とが実アドレスアクセス要求パス１１
２．１１１を通じてＳＣＵ　５０４へ伝えられる。

ＳＣＵによってエリアテーブルエントリ２０４か読み込
まれ、リードデータバス１２５を通ってＭＭＵＣＯＮＴ
　１２０に伝えられる。このリードデータのうちページ
テーブルペースを表す信号２０５とページ番号１１９と
がページ加算器１２４により加算されてページテーブル
エントリアドレス２０６が得られる。これをもとに前記
エリアテーブルと同様に主記憶装置がアクセスされ実ペ
ージ番号を表す信号２０９を得る。この実ページ番号を
表す信号２０９はＴＬＢ　１０１によるアドレス変換で
得られたＲＡＲ１２６の内容に相当する。ＴＬＢ　Ｉ　
Ｑ　１に新らたに仮想アドレス実アドレス変換対として
ＶＡＲ１０２の内容と実ページ番号２０９とが登録され
るとともに、実ページ番号２０９を表す信号とページ内
オフセット信号１０６．アクセス種類情報１０７により
　ＳＣＵ　５０４へ実アドレスアクセス要求がパスｌｌ
ｌ’に経て行われる。

次に本発明による分岐先アドレス変換の高速化について
説明する。第６図はデコーダ１２２を詳細に示したもの
である。アクセスの種類を表わす信号１０７はデコーダ
６０１によりブコードされる。分岐先アドレスである場
合にデコーダ６０１の出力６０３は１となる。ページ内
オフセット信号１０６のうち上位８ビツト（Ａ１１から
Ａ４）がアンドゲート６０２によ）アンドされる。アン
ドゲート６０４の出力６０５は分岐先アドレスのアドレ
ス変換でアシ、且つページ内オフセット１２ビットの値
が１１１１１１１１００００〜１１１１１１１１１１１
１のときに１となる。アンドゲート６０４の出力６０５
が１のときにＭＭＵＣＯＮＴ　１２０は通常のアドレス
変換と異なるアドレス変換を行う０ 本発明は分岐先アドレスがＴＬＢミスヒツトであ夛、且
つページ内オフセットが十分に大きい（例えば次ページ
との境界から１６バイト以内）とき。

次のページのアドレス変換をも同時に行うことで高速化
を計るものである。分岐先アドレスがＴＬＢミスヒツト
でるり、且つページ内オフセットが十分に大きいことは
ＴＬＢミスヒツト信号１１０とデコーダ１２２の出力６
０５とがともに１であるととＫより判る。コノときＭＭ
ＵＣＯＮＴ　１２０はＮＶＡＲ１０３を用いてＴＬＢ　
１０１を検索する。検索の結果ＴＬＢにヒツトした時、
すなわち分岐先の次のページのアドレスがＴＬＢにヒツ
トしている時は。

ＭＭＵＣＯＮＴ　１２０は先に述べた通常のアドレス変
換の手順で分岐先アドレスがアドレス変換される。

ＮＶＡＲ１０３の次ページアドレスがＴＬＢ　ミスヒツ
トを起こしたとき、　ＭＭＵＣＯＮＴ　１２０は分岐先
アドレス（すなわちＶＡＲｌ　０２の内容）と次ページ
アドレス（すなわちＮＶＡＲ１０３の内容）とを−度に
アドレス変換してＴＬＢ　１０１に登録する。その方法
は第２図におけるアドレス変換の過程でページテーブル
ペースアドレス２０５を共通に用いて。

先ず１度目はＶＡＲ１０２のページ番号を表す信号１１
９で実アドレスを求め２次に２度目はＮＶＡＲ１０３の
ページ番号を表す信号１１６で実アドレスを求めること
により行われる。このとき２つのアドレス変換が行われ
たにもかかわらすＡＴＲ１２１とエリアテーブルエント
リ２０４のアクセスは１回しか行われないため、実質的
にアドレス変換が高速化されたことになる。

尚、インクリメンタ１１４にて次ページの仮想アドレス
を計算する際にキャリ１１５が発生した時には、　ＭＭ
ＵＣＯＮＴ　１２０は次ページのアドレス変換を行わな
い。キャリ１１５が発生するのはＶＡＲ１０２のページ
番号を表す信号１１９が８ビツトすべて１のときであシ
２次Ｒ−ジは次セグメントの先頭ページとなるためであ
る。

またＭＭＵＣＯＮＴ　１２０が次ページのアドレス変換
を行うか否かはデコーダ１２２の出力６０５によるが、
アンドダートロ０２の入力にページ内オフセット信号１
０６のうち何本までを入力するかにより変更できる。本
実施例ではＡｌｌからＡ４までをアンドダート６０２に
入力しているため１分岐先アドレスが次ページとの境界
から１６バイト以内のときにデコーダ１２２の出力６０
５が１となる。

本発明の第２の実施例としてスタックへのブツシュでＴ
ＬＢミスヒツトが起こフ、書き込みアドレスが次４−ジ
に近いときに第１実施例と同様に次ページのアドレス変
換を合せて行うことができるが、これはスタックがシー
ケンシャルに伸びるデータ構造であることによる。

このとき、インクリメンタ１１４はデクリメンタに、キ
ャリ信号１１５はポロー信号に、デコーダ１２２内のア
ンドダート６０２はナンド（ＮＡＮＤ　）ダートに、デ
コーダ６０１はスタックブツシュのアクセス種類をデコ
ードするように変更する。第１の実施例と同様にＭＭＵ
ＣＯＮＴ　１２０が動作すれば。

スタックへのブツシュ時に次のＴＬＢミスヒツトによる
アドレス変換を合せて行うことができる。しかしこの第
２の実施例においては、デコーダ１２２内でナンド（Ｎ
ＡＮＤ）する４−ジ内オフセット信号は。

第１の実施例の分岐による場合よフも多くのピットを用
いる必要がある。その理由は、命令７エツチに比べてス
タックへのブツシュの方が頻度が少ないため、不必要な
次ページの実アドレス’！）　ＴＬＢに登録する可能性
があるためである。

第１の実施例においても第２の実施例においても、ペー
ジ内オフセット信号をデコードする本数を増減すること
によ９１次ページの境界にどの程度近づいた時に次ペー
ジのアドレス変換を合せて行うかを可変できる。このこ
とによりアーキテクチャの異なる中央処理装置に対して
も適切な値に可変して性能向上を計ることができる。

〔発明の効果〕

以上説明したように本発明は、アドレス変換時に変換す
べきアクセスが分岐先命令フェッチのようにシーケンシ
ャルにアクセスが進むものであることと、その仮想アド
レス値のページ内オフセット信号とから、アクセスが次
ページに達することを予測判断することにより、変換す
べきアドレスとそれに続くアクセスによるページ越えの
アドレスとのアドレス変換をあらかじめ行うことができ
るため、２回の独立したアドレス変換を行うことに比べ
て高速にアドレス変換を行うことができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明を採用したアドレス変換ユニットの一実
施例のブロック図、第２図は第１図のアドレス変換ユニ
ットの動作過程を示す図、第３図は仮想空間の構成図、
第４図は仮想アドレスの構成図、第５図はアドレス変換
装置を持つ情報処理装置の一例の構成図、第６図は第１
図のアドレス変換装置における。ページ境界分岐検出デ
コーダの一例のブロック図である。 記号の説明：１０１はアドレス変換索引機構。 １０２は仮想アドレスレジスタ、１０３は次頁仮想アド
レスレジスタ、、１０４は仮想アドレスアクセス要求ハ
ス、１０５はページ内オフセットヲ除いた仮想アドレス
、１０６はページ内オフセット。 １０７はアクセスの種類を表す信号、１０８は入力セレ
クタ、１０９は実アドレス（上位２０ピツ））、１１０
はＴＬＢミスヒツト信号、　１１１．１１２は実アドレ
スアクセス要求バス、１１３はセレクタ、１１４はイン
クリメンタ、１１５はキャリ出力、１１６はＮＶＡＲの
４−ジ番号、１１７はＶＡＲ（７）セクション番号、１
１８はＶＡＲのエリア番号。 １．１９はＶＡＲのページ番号、１２０はアドレス変換
装置制御部、１２１はエリアテーブルレジスタ。 １２２はデコーダ、１２３はエリア加算器、１２４はイ
ージ加算器、１２５はリードデータバスをそれぞれ表し
ている。

Claims (1)

【特許請求の範囲】
1. １、ページングによる仮想記憶方式を採用し主記憶上の
   アドレス変換テーブルにより仮想アドレスから実アドレ
   スへのアドレス変換を行い且つアドレス変換索引機構を
   備えたアドレス変換装置を持つ情報処理装置において、
   アドレス変換時に前記アドレス変換が、特定の種類のア
   クセスのアドレス変換であることを検出する第１の検出
   手段と、前記アドレス変換される仮想アドレスのページ
   内オフセットがページ内の終端に近いことを検出する第
   ２の検出手段と、前記アドレス変換される仮想アドレス
   の次ページの仮想アドレスを生成するアドレス生成手段
   とを備え、前記第１の検出手段と第２の検出手段の検出
   結果をもとに前記特定の種類のアクセスのアドレス変換
   を行う際に、前記アドレス生成手段により次ページのア
   ドレス変換をも合せて行うことを特徴とするアドレス変
   換方式。