JPH0561766A - キヤツシユメモリーの制御方法 - Google Patents
キヤツシユメモリーの制御方法Info
- Publication number
- JPH0561766A JPH0561766A JP3224202A JP22420291A JPH0561766A JP H0561766 A JPH0561766 A JP H0561766A JP 3224202 A JP3224202 A JP 3224202A JP 22420291 A JP22420291 A JP 22420291A JP H0561766 A JPH0561766 A JP H0561766A
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- JP
- Japan
- Prior art keywords
- address
- cache memory
- access
- data
- bus
- Prior art date
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- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ミスヒットの発生頻度を減らして外部記憶装
置のアクセス速度を向上させる。 【構成】 キャッシュメモリー１には格納するデータブ
ロックの転送単位ｎ個分の大きさがあり、アドレスレジ
スタ２にはレジスタ部Ｔｉがキャッシュメモリー１に格
納できるブロック数ｎだけ存在し、比較器３は任意のレ
ジスタ部ＴｉのアドレスＡｉと、ＣＰＵ１０からのアク
セスアドレスＡとを比較し、キャッシュアドレス生成器
４はヒットしたレジスタ部Ｔｘの示すキャッシュメモリ
ー１のバンクＣｙ（ブロックのアドレス）とアクセスア
ドレスＡからキャッシュメモリー１のアクセスアドレス
を生成する。さらに先読みアドレス発生器５は最新のレ
ジスタ部Ｔｚが示すアドレスＡｚから、次に読み込むで
あろうデータブロックのアドレスｆ（Ａｚ）を生成し、
このアクセスアドレスＡとアドレスｆ（Ａｚ）を選択し
て外部バス２０に供給する。
置のアクセス速度を向上させる。 【構成】 キャッシュメモリー１には格納するデータブ
ロックの転送単位ｎ個分の大きさがあり、アドレスレジ
スタ２にはレジスタ部Ｔｉがキャッシュメモリー１に格
納できるブロック数ｎだけ存在し、比較器３は任意のレ
ジスタ部ＴｉのアドレスＡｉと、ＣＰＵ１０からのアク
セスアドレスＡとを比較し、キャッシュアドレス生成器
４はヒットしたレジスタ部Ｔｘの示すキャッシュメモリ
ー１のバンクＣｙ（ブロックのアドレス）とアクセスア
ドレスＡからキャッシュメモリー１のアクセスアドレス
を生成する。さらに先読みアドレス発生器５は最新のレ
ジスタ部Ｔｚが示すアドレスＡｚから、次に読み込むで
あろうデータブロックのアドレスｆ（Ａｚ）を生成し、
このアクセスアドレスＡとアドレスｆ（Ａｚ）を選択し
て外部バス２０に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、特にバスを通して大量
のデータ読み出しを行う計算機に好適なキャッシュメモ
リーの制御方法に関するものである。
のデータ読み出しを行う計算機に好適なキャッシュメモ
リーの制御方法に関するものである。
【０００２】
【従来の技術】例えば図３に示すようなキャッシュメモ
リーを有する計算機では、ＣＰＵ３１からのアクセス要
求があると、そのアドレスを含むデータブロックがキャ
ッシュメモリー３２の中にあるかどうかを調べ、キャッ
シュメモリー３２内に既に存在している場合はキャッシ
ュメモリー３２からデータを取り込み、外部装置３４へ
のアクセスは行わない。従っていちいちバスアクセスを
行わないことによって、特にバスアクセス開始時のオー
バーヘッドの大きな外部バス３３を介して外部装置３４
が接続されている場合に、アクセス時間を大幅に短縮す
ることができる。
リーを有する計算機では、ＣＰＵ３１からのアクセス要
求があると、そのアドレスを含むデータブロックがキャ
ッシュメモリー３２の中にあるかどうかを調べ、キャッ
シュメモリー３２内に既に存在している場合はキャッシ
ュメモリー３２からデータを取り込み、外部装置３４へ
のアクセスは行わない。従っていちいちバスアクセスを
行わないことによって、特にバスアクセス開始時のオー
バーヘッドの大きな外部バス３３を介して外部装置３４
が接続されている場合に、アクセス時間を大幅に短縮す
ることができる。
【０００３】ところがこのシステムにおいて、上述のア
ドレスを含むデータブロックがキャッシュメモリー３２
内に存在しない場合は、外部バス３３を経由して外部記
憶装置３４からキャッシュメモリー３２にデータブロッ
クを転送すると共にＣＰＵ３１がデータを取り込む。つ
まり、キャッシュメモリー３２のミスヒットが発生した
場合は、外部バス３３を通して新しいデータブロックを
読み込む時間がデータアクセス時間となるので、キャッ
シュメモリー３２の効果が失われてしまう。
ドレスを含むデータブロックがキャッシュメモリー３２
内に存在しない場合は、外部バス３３を経由して外部記
憶装置３４からキャッシュメモリー３２にデータブロッ
クを転送すると共にＣＰＵ３１がデータを取り込む。つ
まり、キャッシュメモリー３２のミスヒットが発生した
場合は、外部バス３３を通して新しいデータブロックを
読み込む時間がデータアクセス時間となるので、キャッ
シュメモリー３２の効果が失われてしまう。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、上述した従来の計算機のシステムでは、キャッシ
ュメモリーがミスヒットした場合には、新しいデータブ
ロックを読み出さなければならないため、外部バスの転
送速度によってＣＰＵのデータアクセス速度が規定され
てしまう欠点を持つというものである。
点は、上述した従来の計算機のシステムでは、キャッシ
ュメモリーがミスヒットした場合には、新しいデータブ
ロックを読み出さなければならないため、外部バスの転
送速度によってＣＰＵのデータアクセス速度が規定され
てしまう欠点を持つというものである。
【０００５】
【課題を解決するための手段】本発明は、バスアクセス
開始時のオーバーヘッドの大きなバスを介して外部記憶
装置が接続され、データアクセスを高速化するためのキ
ャッシュメモリーを持ち、上記外部記憶装置からデータ
をブロック化して読み出すことにより転送効率を向上さ
せることができる計算機に関し、ＣＰＵ１０からのアク
セス要求があると、そのアクセスアドレスを含むデータ
ブロックを上記外部記憶装置（外部バス２０）から読み
出して上記キャッシュメモリー１に格納（キャッシュア
ドレス生成器４）し、以後上記キャッシュメモリー１に
ヒットする限りは、上記キャッシュメモリー１のデータ
のみをアクセスすると共に、上記キャッシュメモリー１
にヒットしている際（アドレスレジスタ２、比較器３）
に、次にアクセスするであろうデータブロックを上記キ
ャッシュメモリー１に先読み転送（先読みアドレス発生
器５、セレクタ６）しておくようにしたキャッシュメモ
リーの制御方法である。
開始時のオーバーヘッドの大きなバスを介して外部記憶
装置が接続され、データアクセスを高速化するためのキ
ャッシュメモリーを持ち、上記外部記憶装置からデータ
をブロック化して読み出すことにより転送効率を向上さ
せることができる計算機に関し、ＣＰＵ１０からのアク
セス要求があると、そのアクセスアドレスを含むデータ
ブロックを上記外部記憶装置（外部バス２０）から読み
出して上記キャッシュメモリー１に格納（キャッシュア
ドレス生成器４）し、以後上記キャッシュメモリー１に
ヒットする限りは、上記キャッシュメモリー１のデータ
のみをアクセスすると共に、上記キャッシュメモリー１
にヒットしている際（アドレスレジスタ２、比較器３）
に、次にアクセスするであろうデータブロックを上記キ
ャッシュメモリー１に先読み転送（先読みアドレス発生
器５、セレクタ６）しておくようにしたキャッシュメモ
リーの制御方法である。
【０００６】
【作用】これによれば、キャッシュメモリーからの読み
出しと同時に次のデータブロックの先読みを行うので、
先読みによりキャッシュメモリーのミスヒットの発生頻
度を減らしてデータ転送に伴うバスのオーバーヘッドを
見かけ上減らすことで、外部記憶装置のアクセス速度を
向上させることができる。
出しと同時に次のデータブロックの先読みを行うので、
先読みによりキャッシュメモリーのミスヒットの発生頻
度を減らしてデータ転送に伴うバスのオーバーヘッドを
見かけ上減らすことで、外部記憶装置のアクセス速度を
向上させることができる。
【０００７】
【実施例】図１は本発明によるキャッシュメモリーの制
御方法を実現するための制御回路の一例を示す構成図で
ある。この図において、１はキャッシュメモリーであっ
て、このキャッシュメモリー１には格納するデータブロ
ックの転送単位ｎ個分の大きさがあり、バンクＣｉ（ｉ
＝１〜ｎ）に分けて独立構造にするか、デュアルポート
メモリーなどを使用して、入出力が同時に行えるものと
する。
御方法を実現するための制御回路の一例を示す構成図で
ある。この図において、１はキャッシュメモリーであっ
て、このキャッシュメモリー１には格納するデータブロ
ックの転送単位ｎ個分の大きさがあり、バンクＣｉ（ｉ
＝１〜ｎ）に分けて独立構造にするか、デュアルポート
メモリーなどを使用して、入出力が同時に行えるものと
する。
【０００８】また２はアドレスレジスタであって、この
アドレスレジスタ２にはレジスタ部Ｔｉ（ｉ＝１〜ｎ）
がキャッシュメモリー１に格納できるブロック数ｎだけ
存在し、キャッシュメモリー１に格納するデータブロッ
クのアドレスＡｘと、それが格納されているキャッシュ
メモリー１のバンクＣｙとの対応を示すものである。
アドレスレジスタ２にはレジスタ部Ｔｉ（ｉ＝１〜ｎ）
がキャッシュメモリー１に格納できるブロック数ｎだけ
存在し、キャッシュメモリー１に格納するデータブロッ
クのアドレスＡｘと、それが格納されているキャッシュ
メモリー１のバンクＣｙとの対応を示すものである。
【０００９】さらに３は比較器であって、この比較器３
はアドレスレジスタ２の任意のレジスタ部Ｔｉの中のデ
ータブロックのアドレスＡｉと、ＣＰＵ１０からのアク
セスアドレスＡとを比較し、その結果を出力する。
はアドレスレジスタ２の任意のレジスタ部Ｔｉの中のデ
ータブロックのアドレスＡｉと、ＣＰＵ１０からのアク
セスアドレスＡとを比較し、その結果を出力する。
【００１０】また４はキャッシュアドレス生成器であっ
て、このキャッシュアドレス生成器４はヒットしたアド
レスレジスタ２のレジスタ部Ｔｘの示すキャッシュメモ
リー１のバンクＣｙ（ブロックのアドレス）とＣＰＵ１
０のアクセスアドレスＡから、キャッシュメモリー１の
アクセスアドレスを生成する。
て、このキャッシュアドレス生成器４はヒットしたアド
レスレジスタ２のレジスタ部Ｔｘの示すキャッシュメモ
リー１のバンクＣｙ（ブロックのアドレス）とＣＰＵ１
０のアクセスアドレスＡから、キャッシュメモリー１の
アクセスアドレスを生成する。
【００１１】さらに５は先読みアドレス発生器であっ
て、この先読みアドレス発生器５は最新のアドレスレジ
スタのレジスタ部Ｔｚが示すデータブロックのアドレス
Ａｚから、次に読み込むであろうデータブロックのアド
レスｆ（Ａｚ）を生成する。
て、この先読みアドレス発生器５は最新のアドレスレジ
スタのレジスタ部Ｔｚが示すデータブロックのアドレス
Ａｚから、次に読み込むであろうデータブロックのアド
レスｆ（Ａｚ）を生成する。
【００１２】また６はセレクタであって、このセレクタ
６は比較器３の出力に従ってＣＰＵ１０からのアクセス
アドレスＡと先読みアドレス発生器５からのアドレスｆ
（Ａｚ）を選択して外部バス２０に供給する。
６は比較器３の出力に従ってＣＰＵ１０からのアクセス
アドレスＡと先読みアドレス発生器５からのアドレスｆ
（Ａｚ）を選択して外部バス２０に供給する。
【００１３】さらに図２に先読みキャッシュ制御のため
のフローチャートを示す。なおこの説明において、ＣＰ
Ｕ１０のアクセスアドレスをＡとする。またアドレスレ
ジスタをＴｉ（ｉ＝１，２，・・・，ｎ）とする。さら
にヒットしたアドレスレジスタをＴｘ（ｘ＝１，２，・
・・，ｎ）とする。
のフローチャートを示す。なおこの説明において、ＣＰ
Ｕ１０のアクセスアドレスをＡとする。またアドレスレ
ジスタをＴｉ（ｉ＝１，２，・・・，ｎ）とする。さら
にヒットしたアドレスレジスタをＴｘ（ｘ＝１，２，・
・・，ｎ）とする。
【００１４】すなわち動作が開始されると、ステップ
〔１〕でＣＰＵ１０のアクセスアドレスＡとアドレスレ
ジスタＴｉとを比較する。このステップ〔１〕で一致し
ないときは、ステップ〔２〕でアドレスＡを含むデータ
ブロックをキャッシュメモリー１へ転送開始する。さら
にステップ〔３〕でアクセスアドレスＡのデータが到着
しだい、ＣＰＵ１０はデータを読み込む。またステップ
〔４〕で読み込んだブロックと格納したキャッシュメモ
リー１との対応をアドレスレジスタＴに登録して動作は
終了する。
〔１〕でＣＰＵ１０のアクセスアドレスＡとアドレスレ
ジスタＴｉとを比較する。このステップ〔１〕で一致し
ないときは、ステップ〔２〕でアドレスＡを含むデータ
ブロックをキャッシュメモリー１へ転送開始する。さら
にステップ〔３〕でアクセスアドレスＡのデータが到着
しだい、ＣＰＵ１０はデータを読み込む。またステップ
〔４〕で読み込んだブロックと格納したキャッシュメモ
リー１との対応をアドレスレジスタＴに登録して動作は
終了する。
【００１５】一方ステップ〔１〕でＴｘと一致のとき
は、ステップ〔５〕でＣＰＵ１０はキャッシュメモリー
１からデータを読み出す。さらにステップ〔６〕でＴｘ
が最新のデータブロックか否か判断される。そしてＴｘ
が最新のデータブロックのとき（ＹＥＳ）はステップ
〔７〕でＴｘの次のブロックｆ（Ａｚ）の先読み転送を
開始する。さらにステップ〔８〕でアドレスｆ（Ａｚ）
とキャッシュメモリー１の対応をＴに登録して動作は終
了する。またステップ〔６〕でＴｘが最新のデータブロ
ックでないとき（ＮＯ）はそのまま動作は終了する。
は、ステップ〔５〕でＣＰＵ１０はキャッシュメモリー
１からデータを読み出す。さらにステップ〔６〕でＴｘ
が最新のデータブロックか否か判断される。そしてＴｘ
が最新のデータブロックのとき（ＹＥＳ）はステップ
〔７〕でＴｘの次のブロックｆ（Ａｚ）の先読み転送を
開始する。さらにステップ〔８〕でアドレスｆ（Ａｚ）
とキャッシュメモリー１の対応をＴに登録して動作は終
了する。またステップ〔６〕でＴｘが最新のデータブロ
ックでないとき（ＮＯ）はそのまま動作は終了する。
【００１６】なおキャッシュメモリー１に格納できるデ
ータブロックの数には限りがあるので、不足した場合は
ＬＲＵなどのアルゴリズムを使って、古いデータと置き
換える。また先読みアドレス発生器が発生するアドレス
ｆ（Ａｚ）は、一般的には最新のデータブロックのアド
レスを１ブロック分（サイズα）進めたもので良い
〔例：ｆ（Ａｚ）＝Ａ＋α〕。さらにαの値を変えれば
先読みの深さと方向をコントロールすることも可能であ
る。また上述のインプリメントでは、アドレスレジスタ
と一致せず新しいデータブロックを転送する際に先読み
を行っていないが、続けて先読み転送を行うなどの変形
も可能である。
ータブロックの数には限りがあるので、不足した場合は
ＬＲＵなどのアルゴリズムを使って、古いデータと置き
換える。また先読みアドレス発生器が発生するアドレス
ｆ（Ａｚ）は、一般的には最新のデータブロックのアド
レスを１ブロック分（サイズα）進めたもので良い
〔例：ｆ（Ａｚ）＝Ａ＋α〕。さらにαの値を変えれば
先読みの深さと方向をコントロールすることも可能であ
る。また上述のインプリメントでは、アドレスレジスタ
と一致せず新しいデータブロックを転送する際に先読み
を行っていないが、続けて先読み転送を行うなどの変形
も可能である。
【００１７】こうして上述の装置によれば、キャッシュ
メモリー１からの読み出しと同時に次のデータブロック
の先読みを行う（先読みアドレス発生器５、セレクタ
６）ので、先読みによりキャッシュメモリー１のミスヒ
ットの発生頻度を減らしてデータ転送に伴うバスのオー
バーヘッド（外部バス２０）を見かけ上減らすことで、
外部記憶装置のアクセス速度を向上させることができる
ものである。
メモリー１からの読み出しと同時に次のデータブロック
の先読みを行う（先読みアドレス発生器５、セレクタ
６）ので、先読みによりキャッシュメモリー１のミスヒ
ットの発生頻度を減らしてデータ転送に伴うバスのオー
バーヘッド（外部バス２０）を見かけ上減らすことで、
外部記憶装置のアクセス速度を向上させることができる
ものである。
【００１８】すなわち、アクセスパターンを予測して実
際のアクセスが起きる前にキャッシュに読み込んでおく
ことにより、遅い外部バスのアクセスをキャッシュメモ
リーのアクセスと平行して行って、データ転送に伴うバ
スのオーバーヘッドを見かけ上減らすことで、外部記憶
装置のアクセス速度を向上させる方法である。
際のアクセスが起きる前にキャッシュに読み込んでおく
ことにより、遅い外部バスのアクセスをキャッシュメモ
リーのアクセスと平行して行って、データ転送に伴うバ
スのオーバーヘッドを見かけ上減らすことで、外部記憶
装置のアクセス速度を向上させる方法である。
【００１９】以上説明したように本発明に従えば、先読
み転送によって、キャッシュミスヒット時のオーバーヘ
ッドを減らして、より有効にキャッシュを利用すること
ができる。これによれば特徴として、以下に列挙する効
果がある。 先読み転送では、ＣＰＵのキャッシュアクセスと、
バスからのデータ転送が同時に行われるため、バスアー
ビトレーションなどのオーバーヘッド時間が見かけ上減
る。 外部バスを経由してデータアクセスを行う場合な
ど、バスアクセス開始時のオーバーヘッドが比較的大き
い場合に特に有効である。 バスのバースト転送機能などと組み合わせれば、バ
スの持つ転送レートを最大限有効に使える。 キャッシュ容量が小さく、頻繁なデータ転送を行う
場合でも、連続的なアクセスでは性能低下が少ない。 回路規模が小さいので、ＬＳＩ化が容易である。
み転送によって、キャッシュミスヒット時のオーバーヘ
ッドを減らして、より有効にキャッシュを利用すること
ができる。これによれば特徴として、以下に列挙する効
果がある。 先読み転送では、ＣＰＵのキャッシュアクセスと、
バスからのデータ転送が同時に行われるため、バスアー
ビトレーションなどのオーバーヘッド時間が見かけ上減
る。 外部バスを経由してデータアクセスを行う場合な
ど、バスアクセス開始時のオーバーヘッドが比較的大き
い場合に特に有効である。 バスのバースト転送機能などと組み合わせれば、バ
スの持つ転送レートを最大限有効に使える。 キャッシュ容量が小さく、頻繁なデータ転送を行う
場合でも、連続的なアクセスでは性能低下が少ない。 回路規模が小さいので、ＬＳＩ化が容易である。
【００２０】
【発明の効果】この発明によれば、キャッシュメモリー
からの読み出しと同時に次のデータブロックの先読みを
行うので、先読みによりキャッシュメモリーのミスヒッ
トの発生頻度を減らしてデータ転送に伴うバスのオーバ
ーヘッドを見かけ上減らすことで、外部記憶装置のアク
セス速度を向上させることができるようになった。
からの読み出しと同時に次のデータブロックの先読みを
行うので、先読みによりキャッシュメモリーのミスヒッ
トの発生頻度を減らしてデータ転送に伴うバスのオーバ
ーヘッドを見かけ上減らすことで、外部記憶装置のアク
セス速度を向上させることができるようになった。
【図１】本発明によるキャッシュメモリーの制御方法を
実現するための装置の一例の構成図である。
実現するための装置の一例の構成図である。
【図２】その説明のためのフローチャート図である。
【図３】キャッシュメモリーを有する計算機の一例の構
成図である。
成図である。
１ キャッシュメモリー ２ アドレスレジスタ ３ 比較器 ４ キャッシュアドレス生成器 ５ 先読みアドレス発生器 ６ セレクタ １０ ＣＰＵ ２０ 外部バス
Claims (1)
- 【請求項１】 バスアクセス開始時のオーバーヘッドの
大きなバスを介して外部記憶装置が接続され、データア
クセスを高速化するためのキャッシュメモリーを持ち、
上記外部記憶装置からデータをブロック化して読み出す
ことにより転送効率を向上させることのできる計算機に
関し、 ＣＰＵからのアクセス要求があると、そのアクセスアド
レスを含むデータブロックを上記外部記憶装置から読み
出して上記キャッシュメモリーに格納し、以後上記キャ
ッシュメモリーにヒットする限りは、上記キャッシュメ
モリーのデータのみをアクセスすると共に、上記キャッ
シュメモリーにヒットしている際に、次にアクセスする
であろうデータブロックを上記キャッシュメモリーに先
読み転送しておくようにしたキャッシュメモリーの制御
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224202A JPH0561766A (ja) | 1991-09-04 | 1991-09-04 | キヤツシユメモリーの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224202A JPH0561766A (ja) | 1991-09-04 | 1991-09-04 | キヤツシユメモリーの制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561766A true JPH0561766A (ja) | 1993-03-12 |
Family
ID=16810129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224202A Pending JPH0561766A (ja) | 1991-09-04 | 1991-09-04 | キヤツシユメモリーの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895857A (ja) * | 1994-09-29 | 1996-04-12 | Shikoku Nippon Denki Software Kk | 入出力キャッシュ |
| JPH08248791A (ja) * | 1995-03-13 | 1996-09-27 | Ricoh Co Ltd | 加熱装置 |
| KR100486252B1 (ko) * | 2002-08-12 | 2005-05-03 | 삼성전자주식회사 | 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법 |
-
1991
- 1991-09-04 JP JP3224202A patent/JPH0561766A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895857A (ja) * | 1994-09-29 | 1996-04-12 | Shikoku Nippon Denki Software Kk | 入出力キャッシュ |
| JPH08248791A (ja) * | 1995-03-13 | 1996-09-27 | Ricoh Co Ltd | 加熱装置 |
| KR100486252B1 (ko) * | 2002-08-12 | 2005-05-03 | 삼성전자주식회사 | 캐쉬 장치 및 이에 적합한 캐쉬 제어 방법 |
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