JPH0675853A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 連続したデータブロックのアクセス時のヒッ
ト率を向上させる。 【構成】 キャッシュメモリへ２１のアクセスで、ミス
ヒットした場合、アクセスしたデータを含むデータブロ
ックを読込む。そして、先読み制御回路２６によりこの
データブロックのアドレスに対し、設定した隣接方向の
データブロックを先読みする。また、アクセスしたデー
タがキャッシュメモリ２１に存在する場合も、このデー
タを含むデータブロックのアドレスに対し、設定した隣
接方向のデータブロックがキャッシュメモリ２１に存在
しない場合、その隣接データブロックを先読みする。一
方、キャッシュメモリ２１へのアクセスで、先読みした
隣接方向と逆方向の隣接データブロックにアクセスした
場合、アクセスしたデータを含むデータブロックを読込
み、先読み隣接方向の設定の変更を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像情報などのように
メインメモリの多くの領域に、連続してデータが存在す
ることが多く、且つ、これらのデータを連続してアクセ
スすることが多い場合、これらのデータをキャッシュメ
モリ上で扱うとき、キャッシュメモリアクセスのミスヒ
ットの発生を低減させるためのキャッシュメモリ装置に
関するものである。

【０００２】

【従来の技術】キャッシュメモリは、高速なＣＰＵとメ
インメモリ間の速度差を小さくするために、メインメモ
リの一部を高速なメモリにコピーしておくことで、ＣＰ
Ｕからのメモリアクセスを高速化しようとするものであ
る（参考文献：John P.Hayes“Computer Architecture
and Organization”McGrow-Hill 1988 pp.442-449 ，Ha
rold S.Stone“High-Performance Computer Architectu
re”Addison-Wesley Publishing 1987［日本訳：“高性
能コンピュータアーキテクキャ”斎藤忠夫、発田弘 監
訳 pp.31-75］）。図２は、従来のキャッシュメモリ装
置の一例のブロック図である。図示のように、キャッシ
ュメモリ装置２は、ＣＰＵ１とメインメモリ３との間に
備えられている。

【０００３】キャッシュメモリ装置２の中に示すａは、
ＣＰＵから出されたアドレスＡ１のフィールドを模式的
に示したものである。ａ１は、アドレスＡ１の下位アド
レス、ａ３は、アドレスＡ１の上位アドレス、ａ２は、
ａ１とａ３の間のアドレス部分を示す。ＣＰＵからのキ
ャッシュメモリ装置２へのアクセス（キャッシュからの
読み出しの場合）により、アドレスＡ１がＣＰＵからキ
ャッシュメモリ装置２へ出され、アドレスＡ１のａ２に
よりタグ２２とキャッシュメモリ２１をアクセスする。
タグ２２には、キャッシュメモリ２１に格納されている
データの上位アドレス（ａ３のフィールドに対応するア
ドレス部分）が格納されている。ａ２によりタグ２２
は、上位アドレスをＡ２に出力し、キャッシュメモリ２
１は、その上位アドレスに対応したデータ（キャッシュ
ライン）をＤ１出力する。多くの場合、タグ２２やキャ
ッシュメモリ２１は、複数セットあり、ａ２により複数
の上位アドレスと複数のデータが読み出される。読み出
されたすべての上位アドレスＡ２は、タグ比較回路２４
でａ３と比較される。

【０００４】タグ比較回路２４で、一致するものがあれ
ば（ヒット）、その一致したタグに対応したデータ（キ
ャッシュライン）を選択するためのヒット信号Ｓ１が、
タグ比較回路２４からデータ選択回路２５に送られ、ア
ドレスＡ１からのａ１ともにデータ選択回路２５で、キ
ャッシュメモリ２１より読み出されたデータ（キャッシ
ュライン）からＣＰＵが必要とするデータを選択する。
タグ比較回路２４で、一致するものがなければ、ミスヒ
ットの信号Ｓ２をデータ転送制御回路に送る。データ転
送制御回路２３は、キャッシュの入れ替えアルゴリズム
により、ＣＰＵからのアドレスＡ１を用い、タグ２２の
更新と、キャッシュメモリ２１とメインメモリ３の間で
データの入れ替えを行なう。このように、ＣＰＵの要求
するデータがキャッシュメモリに存在する場合（ヒッ
ト）、データアクセスを高速に行なうことができるが、
ＣＰＵの要求するデータがキャッシュメモリに存在しな
い場合（ミスヒット）は、キャッシュメモリとメインメ
モリ間でデータの入れ替えが必要となり、ＣＰＵとキャ
ッシュメモリ間のアクセス時間の数倍から数十倍程度を
要する。

【０００５】そのため、ミスヒットの影響ができるだけ
小さくなるように、キャッシュメモリの容量を大きくし
たり、メインメモリとキャッシュメモリの間で一度に扱
うデータの大きさ（キャッシュライン）を大きくした
り、キャッシュの入れ替えアルゴリズムを工夫するなど
が行なわれている。この入れ替えアルゴリズムとして
は、ＬＲＵ(Least Recently Use)法などがある。ＬＲＵ
法は、最も過去に使われたキャッシュラインをミスヒッ
ト時の入れ替えの対象にするものである。その他、ミス
ヒットの低減の方法として、分岐命令によるミスヒット
を低減させるために、キャッシュメモリをバンク化し、
分岐予測テーブルなどを用いる方法が提案されている。
また、連続して実行される複数の命令がキャッシュライ
ンにまたがる場合、複数サイクル必要な命令の実行の間
にミスヒットの処理を行なわせるよう、コンパイラによ
る命令配置の最適化を行なう方法が提案されている。し
かし、上記の方法では、メインメモリ上に連続したデー
タのアクセスに対するミスヒットを低減させることはで
きない。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、キ
ャッシュメモリの容量を大きくする方法は、ハードウェ
アの増大を招くことになり、キャッシュラインを大きく
する方法は、ミスヒットが生じた場合、キャッシュメモ
リとメインメモリの間で不要なデータのアクセスが増加
するおそれがある。ＬＲＵ法は、キャッシングされたデ
ータの過去の利用状況からミスヒット時の入れ替え対象
のキャッシュラインを求めるもので、ここで扱いたいデ
ータに対するミスヒットの低減の効果は期待できない。
また、分岐命令の履歴を利用する方法や、複数サイクル
必要な命令配置の最適化による方法は、命令の動作を考
慮し、命令に対するキャッシングを対象としたものであ
るため、データのアクセスに対するミスヒットの低減の
効果は、期待できない。

【０００７】このように、これらの方法では、メインメ
モリ上で連続するデータをキャッシュで扱う場合のミス
ヒットの低減の効果は、期待できない。本発明は、以上
の点に着目してなされたもので、画像情報などのように
メインメモリの多くの領域に、連続してデータが存在す
ることが多く、且つ、これらのデータを連続してアクセ
スすることが多い場合、これらのデータをキャッシュメ
モリで扱うとき、アクセスしているキャッシュラインの
大きさのデータに隣接するデータを、キャッシュに先読
みすることにより、このようなデータに対するキャッシ
ュのミスヒットを低減させるキャッシュメモリ装置を提
供することを目的とするものである。

【０００８】

【課題を解決するための手段】本発明のキャッシュメモ
リ装置の第１の発明は、メインメモリ内のデータをキャ
ッシュメモリ上に転送し、当該キャッシュメモリ上のデ
ータをＣＰＵによりアクセスするようにしたキャッシュ
メモリ装置において、前記ＣＰＵから前記キャッシュメ
モリへのデータのアクセスで、アクセス対象であるデー
タが当該キャッシュメモリ上に存在しない場合、アクセ
ス対象であるデータを含むデータブロックを当該キャッ
シュメモリ上に転送するとともに、当該データブロック
に隣接するデータブロックのうち、設定された方向の隣
接データブロックを当該キャッシュメモリ上に転送する
先読み制御回路を備えたことを特徴とするものである。

【０００９】本発明のキャッシュメモリ装置の第２の発
明は、メインメモリ内のデータをキャッシュメモリ上に
転送し、当該キャッシュメモリ上のデータをＣＰＵによ
りアクセスするようにしたキャッシュメモリ装置におい
て、前記ＣＰＵから前記キャッシュメモリへのデータの
アクセスで、アクセス対象であるデータが当該キャッシ
ュメモリ上に存在する場合、アクセス対象であるデータ
を含む当該キャッシュメモリ上のアクセスラインのアク
セス履歴を更新し、当該アクセス履歴が設定された条件
と一致すると、当該キャッシュラインに転送されている
データブロックに隣接するデータブロックのうち、設定
された方向の隣接データブロックを当該キャッシュメモ
リ上に転送する先読み制御回路を備えたことを特徴とす
るものである。

【００１０】

【作用】本発明のキャッシュメモリ装置の第１の発明に
おいては、メインメモリからキャッシュメモリへのデー
タ転送時又はキャッシュメモリ上でのデータヒット時
に、予め設定された方向の連続したデータブロックを先
読みとしてキャッシュメモリへ転送する。先読みするデ
ータブロックを前側にするか後側にするかはフラグによ
り選択する。逆方向のアクセスを検知した時は、このフ
ラグを書き換えて逆方向の先読みを行なう。一方、本発
明のキャッシュメモリ装置の第２の発明においては、同
一キャッシュラインへのアクセス回数等のアクセス履歴
を記録する。そして、例えば、アクセス回数が所定回以
上となった時に、予め設定された方向の連続したデータ
ブロックを先読みとしてキャッシュメモリへ転送する。
先読みするデータブロックを前側にするか後側にするか
はフラグにより選択する。逆方向のアクセスを検知した
時は、このフラグを書き換えて逆方向の先読みを行な
う。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。まず、図３を用いて、概要を説明する。図
３は、本発明の一実施例でのメインメモリとキャッシュ
メモリとの間のデータ転送の説明図である。ここでは、
メインメモリ３に示すメインメモリ上のブロックが、キ
ャッシュメモリで扱うキャッシュラインの大きさと対応
しているものとし、このメインメモリ上のブロックを、
データブロックと呼ぶことにする。このデータブロック
には複数のデータが存在するものとする。

【００１２】ここでの説明で、データブロックＭ(h) の
データをキャッシュライン(i) がコピーしているとき、
データブロックＭ(h) に含まれるデータをアクセスする
ことは、キャッシュライン(i) に存在するデータをアク
セスすることとなる。つまり、データブロックＭ(h) の
データのアクセスは、キャッシュライン(i) のデータの
アクセスと同じとなる。データブロックＭ(h) に存在す
る１つのデータへのアクセスで、キャッシングが行なわ
れると、このデータブロックＭ(h) の上位アドレスに対
応していて、このデータブロックＭ(h) をコピーするこ
とができるいくつかのキャッシュラインのうち、１つの
キャッシュラインに、データブロックＭ(h) のすべての
データが読み込まれる。

【００１３】通常のキャッシュメモリでは、データブロ
ックＭ(h) のデータのアクセスによりミスヒットした
時、ミスヒットの処理としてデータブロックＭ(h) のデ
ータをキャッシュメモリ２１に読み込む。そして、次
に、データブロックＭ(h+1) のデータのアクセスにより
ミスヒットした時、データブロックＭ(h+1) のデータを
キャッシュメモリ２１に読み込む。同様に、データブロ
ックＭ(h+2) のデータのアクセスによりミスヒットした
時、データブロックＭ(h+2) のデータをキャッシュメモ
リ２１に読み込む。このように、従来のキャッシュメモ
リ装置では、ミスヒットが発生する毎にミスヒットした
データを含むデータブロックのデータをメインメモリか
らキャッシュメモリに読み込むことになる。

【００１４】本発明では、データブロックＭ(h) のデー
タのアクセスでミスヒットした時、連続するデータブロ
ックＭ(h) とＭ(h+1) のデータをキャッシュメモリへ読
み込む。その後、初めてデータブロックＭ(h+1) のデー
タのアクセスがあったときも、ミスヒットは生じない。
そして、この時にデータブロックＭ(h+2) のデータをキ
ャッシュメモリ２１に先読みする。先読みされる隣接デ
ータブロックの方向は、ここでは最初に設定してあり、
データブロックＭ(h+1) のデータのアクセスにより先読
みされる隣接データブロックは、データブロックＭ(h+
2) になっているものとする。もし、データのアクセス
が先読みした隣接データブロックと逆方向の隣接データ
ブロックに対して行なわれた時、例えば、データブロッ
クＭ(h) のデータのアクセスの後、データブロックＭ(h
-1) のデータをアクセスすると、ミスヒットする。この
時、上記で設定された先読みの方向と逆方向の隣接デー
タブロックへのアクセスであることを検知し、データブ
ロックＭ(h-1) とデータブロックＭ(h-2) のデータをキ
ャッシュメモリ２１に読込み、データブロックＭ(h-2)
のアクセスにより先読みされる隣接データブロックの方
向の設定を上記の方向と逆方向に設定する。

【００１５】また、もし、データアクセスが連続したデ
ータブロックに対して行なわれなかった時、例えば、デ
ータブロックＭ(h) のデータのアクセスの後、データブ
ロックＭ(l) のデータをアクセスすると、データブロッ
クＭ(l) とデータブロックＭ(l+1) のデータがキャッシ
ュメモリ２１に読み込まれる。この時、先読みされる隣
接データブロックの方向は変わらない。このように、ミ
スヒットが生じた場合、ミスヒットが生じたデータブロ
ックとこのデータブロックに隣接するデータブロックを
キャッシュメモリに読み込む。そして、アクセスしたデ
ータがキャッシュメモリに存在し、このデータが含まれ
るデータブロックに隣接したデータブロックがキャッシ
ュメモリに存在していない場合、この隣接データブロッ
クをキャッシュメモリに読み込む。

【００１６】これにより、メインメモリ上に、Ｍ(h) 、
Ｍ(h+1) 、Ｍ(h+2) …とデータが並んでいて、これらの
データを一方向に隣接したデータブロックに沿ってアク
セスする場合、キャッシュメモリのミスヒットは生じな
い。また、アクセスの方向が変わっても、それに追随し
た先読みができる。図１は、本発明のキャッシュメモリ
装置の一実施例のブロック図である。また、図４は、先
読み制御回路の詳細の一例を示す回路図である。図１に
おいて、キャッシュメモリ装置２は、ＣＰＵ１とメイン
メモリ３との間に備えられている。ＣＰＵ１は、メイン
メモリ３に格納されたデータをキャッシュメモリ装置２
を介してアクセスする。

【００１７】メインメモリ３には、ＣＰＵ１で用いるプ
ログラムやデータが格納されている。キャッシュメモリ
装置２は、キャッシュメモリ２１と、タグ２２と、デー
タ転送制御回路２３と、タグ比較回路２４と、データ選
択回路２５と、先読み制御回路２６等から成る。キャッ
シュメモリ２１は、ＣＰＵ１とメインメモリ３との間の
データアクセスを高速化させるためにメインメモリ３の
一部をコピーしている。先読み制御回路２６は、先読み
キャッシュラインフラグ６１と、先読み隣接方向フラグ
６２と、逆隣接データブロックタグ６３と、逆隣接デー
タブロックタグ比較回路６４と、隣接データブロックア
ドレス演算回路６５と、フラグ変更回路２６とから成
る。

【００１８】先読み制御回路２６は、キャッシュメモリ
２１へのアクセスで、ミスヒットした場合、アクセスし
たデータを含むデータブロック（キャッシュがキャッシ
ュラインとして扱うメモリ上の連続したデータの大き
さ）を読込む。即ち、アクセス対象であるデータブロッ
クのアドレスに対し、設定した隣接方向のデータブロッ
クを先読みする。また、キャッシュメモリ２１へのアク
セスで、アクセスしたデータはキャッシュメモリ２１に
存在するが、このデータを含むデータブロックのアドレ
スに対し、設定した隣接方向のデータブロックがキャッ
シュメモリ２１に存在しない場合にも、その隣接したデ
ータブロックを先読みする。

【００１９】更に、キャッシュメモリ２１へのアクセス
で、上記の先読みした隣接方向と逆方向の隣接データブ
ロックにアクセスした場合、アクセスしたデータを含む
データブロックを読込み、上記の先読みした隣接方向と
逆方向の隣接データブロックにアクセスしたことを検知
し、先読み隣接方向の設定の変更を行ない、この変更さ
れた隣接方向のデータブロックを先読みする。図５は、
本発明の一実施例での１つのキャッシュラインに対応す
る情報を示す図である。図５は、ＣＰＵ１からのアドレ
スＡ１のフィールドａ２により、先読みキャッシュライ
ンフラグ６１、先読み隣接方向フラグ６２、逆隣接デー
タブロックタグ６３、タグ２２、キャッシュメモリ２１
から読み出される情報を示す。逆隣接データブロックタ
グ６３以外は、読み出されたキャッシュライン（ここ
で、このキャッシュラインにはデータブロックＭ(i) の
データがコピーされているとする）に対する情報であ
る。

【００２０】図５において、タグは、このキャッシュラ
インが持つデータブロックＭ(i) の上位アドレスを示
し、アドレスＡ１のアドレスフィールドａ３に対応して
いる。先読みキャッシュラインフラグ６１は、このキャ
ッシュラインが先読み隣接データブロックとして読み込
まれている否かを示すフラグである。データブロックＭ
(i) は、データブロックＭ(i-1) に隣接するデータブロ
ックとして先読みされている場合とデータブロックＭ(i
+1) に隣接するデータブロックとして先読みされている
場合がある。先読み隣接方向フラグ６２は、このキャッ
シュラインがアクセスされた時に先読みする隣接データ
ブロックの方向を示す。データブロックＭ(i) に対する
隣接データブロックは、Ｍ(i+1) とＭ(i-1) とがあり、
このうちのどちらを先読み隣接データブロックとして先
読みするかを示すフラグである。

【００２１】逆隣接データブロックタグ６３は、このキ
ャッシュライン（このキャッシュラインをここではキャ
ッシュライン(k) とする）のデータに関する情報ではな
い。つまり、例えば、データブロックＭ(j) が読み込ま
れた時、このデータブロックＭ(j) に対する先読み隣接
データブロックがデータブロックＭ(j+1) であり、この
先読み隣接方向と逆方向の隣接データブロックのデータ
ブロックＭ(j-1) を扱うことができるキャッシュライン
がキャッシュライン(k) であるとする。この時、このキ
ャッシュライン(k) に対応する逆隣接データブロックタ
グに、このデータブロックＭ(j-1) の上位アドレスを入
れる。これは、先読み隣接方向フラグと逆方向の隣接デ
ータブロックのアクセスが生じた場合に、それを検知す
るためのものである。

【００２２】次に、図１、図３、図４及び図５を用い、
内部動作を説明する。ここでは、Ｍ(h) に対する先読み
隣接データブロック方向を、Ｍ(h+1) の方向に初期設定
してあるものとする。まず、データブロックＭ(h) のデ
ータのアクセスでミスヒットしたとする。この時、ＣＰ
Ｕから出されたアドレスＡ１（データブロックＭ(h) の
データのアドレス）のａ２により、図４で示すキャッシ
ュラインと、このキャッシュラインに対応した情報が複
数読み出される。そして、タグ２２から読み出された複
数のタグは、タグ比較回路２４でＣＰＵからのアドレス
Ａ１のａ３と比較され、ミスヒットとなる。このミスヒ
ット信号Ｓ２とＣＰＵからのアドレスＡ１がデータ転送
制御回路２３に送られ、データブロックＭ(h) とＭ(h+
1) のデータのキャッシュメモリ２１への読込みが行な
われる。（ここでは、逆隣接データブロックタグ比較回
路６４がヒットしないものとする。）

【００２３】この時、データブロックＭ(h) のデータを
コピーしているキャッシュラインに対応するタグに、こ
のデータブロックＭ(h) の上位アドレスを入れ、先読み
キャッシュラインフラグをオフにし、先読み隣接方向フ
ラグを初期設定の方向に設定する。そして、先読み隣接
方向と逆方向の隣接データブロックＭ(h-1) を読み込む
ことができるキャッシュラインに対応する逆隣接データ
ブロックタグに、データブロックＭ(h-1) の上位アドレ
スを入れる。また、データブロックＭ(h+1) のデータを
コピーしているキャッシュラインに対応するタグに、デ
ータブロックＭ(h+1) の上位アドレスを入れ、先読みキ
ャッシュラインフラグをオンにし、先読み隣接方向フラ
グを初期設定の方向に設定する。

【００２４】この後、データブロックＭ(h) のデータを
アクセスすると、ＣＰＵからのアドレスＡ１のａ２によ
り、複数のキャッシュラインと、各キャッシュラインに
対応した情報が読み出される。タグ２２から読み出され
た複数のタグは、タグ比較回路２４で、ＣＰＵからのア
ドレスＡ１のａ３と比較され、ヒットする。そして、ヒ
ットしたタグに対応したキャッシュラインを選択するた
めのヒット信号Ｓ１が、タグ比較回路２４からデータ選
択回路２５に送られ、アドレスＡ１からのａ１とともに
データ選択回路２５で、キャッシュラインの選択と、選
択されたキャッシュラインから目的のデータの選択が行
なわれる。この時、タグ比較回路２４からのヒット信号
Ｓ１により選択された先読みキャッシュラインフラグは
オフなので、ゲート６７がオフとなるため、隣接データ
ブロックアドレス演算回路６５の出力は、データ転送制
御回路２３に送られない。

【００２５】そして、タグ比較回路２４の結果がヒット
であるため、フラグ変更信号Ｓ４がフラグ変更回路６６
に送られないため、フラグの変更は行なわれない。ま
た、タグ比較回路２４がヒットであることにより、デー
タ転送制御回路２３は、キャッシュブロックの先読みを
行なわない。この後、初めてデータブロックＭ(h+1) の
データをアクセスすると、上記と同様に、ＣＰＵからの
アドレスＡ１のａ２により、複数のキャッシュライン
と、各キャッシュラインに対応した情報が読み出され
る。タグ２２から読み出された複数のタグは、タグ比較
回路２４で、ＣＰＵからのアドレスＡ１のａ３と比較さ
れ、ヒットする。そして、ヒットしたタグに対応したキ
ャッシュラインを選択するためのヒット信号Ｓ１が、タ
グ比較回路２４からデータ選択回路２５に送られ、アド
レスＡ１からのａ１とともにデータ選択回路２５で、キ
ャッシュラインの選択と、選択されたキャッシュライン
から目的のデータの選択が行なわれる。

【００２６】この時、タグ比較回路２４からのヒット信
号Ｓ１により選択された先読みキャッシュラインフラグ
はオンであり、この信号がデータ転送制御回路２３に送
られる。かつ、ヒット信号Ｓ１によって選択された先読
み隣接方向フラグより、隣接データブロックアドレス演
算回路６５でデータブロックＭ(h+2) のアドレス計算が
行なわれ、その結果がデータ転送制御回路２３に送られ
る。このため、データブロックＭ(h+2) のデータ読込み
が行なわれる。この時、データブロックＭ(h+2) のデー
タをコピーしているキャッシュラインに対応するタグ
に、このデータブロックＭ(h+2) の上位アドレスを入
れ、先読みキャッシュラインフラグをオンにする。そし
て、先読み隣接方向フラグは、データブロックＭ(h+1)
のデータをコピーしているキャッシュラインに対応する
先読み隣接方向フラグと同じに設定する。

【００２７】また、データブロックＭ(h+1) のデータを
コピーしているキャッシュラインに対応する先読みキャ
ッシュラインフラグは、ヒット信号Ｓ１により選択され
たキャッシュラインフラグがフラグ変更回路６６に送ら
れることによりオフにされ、先読み隣接方向フラグは、
変化しない。この後、データブロックＭ(l) のデータを
アクセスし、ミスヒット（データブロックＭ(l) ）がキ
ャッシングされていないとする）すると、上記で説明し
たデータブロックＭ(h) のデータのアクセスでミスヒッ
トした時と同様に、データブロックＭ(l) とＭ(l+1) の
データを読み込む。この時、データブロックＭ(l) のデ
ータをコピーしているキャッシュラインに対応するタグ
に、このデータブロックＭ(l) の上位アドレスを入れ、
先読みキャッシュラインフラグをオフにする。そして、
先読み隣接方向フラグは、データブロックＭ(l+1) のデ
ータをコピーしているキャッシュラインに対応した先読
み隣接方向フラグと同じに設定する。そして、データブ
ロックＭ(l-1) を読み込むことができるキャッシュライ
ンに対応する逆隣接データブロックタグに、データブロ
ックＭ(l-1) の上位アドレスを入れる。

【００２８】また、データブロックＭ(l+1) のデータを
コピーしているキャッシュラインに対応するタグに、こ
のデータブロックＭ(l+1) の上位アドレスを入れ、先読
みキャッシュラインフラグをオンにする。そして、先読
み隣接方向フラグは、データブロックＭ(l+1) のデータ
をコピーしているキャッシュラインに対応する先読み隣
接方向フラグと同じに設定する。そして、この後、デー
タブロックＭ(l-1) のデータをアクセスすると、ミスヒ
ット（データブロックＭ(l-1) がキャッシングされてい
ないとする）する。これは、上記の先読み隣接方向フラ
グで設定された先読み方向と逆方向の隣接データブロッ
クへのアクセスを行なった場合である。この時、上記の
データブロックＭ(h) のデータアクセスでミスヒットし
た場合と同様に、ＣＰＵから出されたアドレスのａ２に
より、複数のキャッシュラインと、各キャッシュライン
に対応した情報が読み出される。タグ２２から読み出さ
れた複数のタグは、タグ比較回路２４で、ＣＰＵからの
アドレスＡ１のａ３と比較され、ミスヒットとなる。

【００２９】また、この場合は、逆隣接データブロック
タグが、逆隣接データブロックタグ比較回路６４でアド
レスのａ３と比較され、ヒットし、このヒット信号Ｓ３
と、タグ比較回路２４からミスヒット信号Ｓ２により、
フラグ変更信号Ｓ４がフラグ変更回路６６とデータ転送
制御回路２３に送られる。これにより、データブロック
Ｍ(l-1) とＭ(l-2) のデータのキャッシュメモリ２１へ
の読込みが行なわれる。この時、データブロックＭ(l-
1) のデータをコピーしているキャッシュラインに対応
するタグに、このデータブロックＭ(l-1) の上位アドレ
スを入れ、先読みキャッシュラインをオフにし、先読み
隣接方向フラグに、データブロックＭ(h+2) のデータを
コピーしているキャッシュラインに対応する先読み隣接
方向フラグと逆方向を設定する。

【００３０】また、データブロックＭ(l-1) のデータを
コピーしているキャッシュラインに対応するタグに、こ
のデータブロックＭ(l-2) の上位アドレスを入れ、先読
みキャッシュラインフラグをオンにし、先読み隣接方向
フラグに、データブロックＭ(h+2) のデータをコピーし
ているキャッシュラインに対応する先読み隣接方向フラ
グと逆方向を設定する。尚、これらの先読み制御回路を
動作させるか否かの切替えは可能であり、処理内容によ
りキャッシングの方法を変えることで、よりヒット率の
高いキャッシュメモリを構成することができる。

【００３１】次に、本発明のキャッシュメモリ装置の他
の実施例を説明する。まず、図６を用いて概要を説明す
る。図６は、本発明の他の実施例でのメインメモリとキ
ャッシュメモリとの間のデータ転送の説明図である。こ
こでは、メインメモリ３に示すメインメモリ上のブロッ
クが、キャッシュメモリで扱うキャッシュラインの大き
さと対応しているものとし、このメインメモリ上のブロ
ックを、データブロックと呼ぶことにする。このデータ
ブロックには複数のデータが存在するものとする。（こ
こでの説明で、データブロックＭ(h) のデータをキャッ
シュライン(i) がコピーしているとき、データブロック
Ｍ(h) に含まれるデータへのアクセスとは、キャッシュ
ライン(i) に存在するデータのアクセスとなる。つま
り、データブロックＭ(h) のデータのアクセスは、キャ
ッシュライン(i) のデータのアクセスと同じである。

【００３２】データブロックＭ(h) に存在する１つのデ
ータへのアクセスで、キャッシングが行なわれると、こ
のデータブロックＭ(h) の上位アドレスに対応してい
て、このデータブロックＭ(h) をコピーすることができ
るいくつかのキャッシュラインのうち、１つのキャッシ
ュラインに、データブロックＭ(h) のすべてのデータが
読み込まれる。通常のキャッシュメモリでは、データブ
ロックＭ(h) のデータのアクセスによりミスヒットした
時、ミスヒットの処理としてデータブロックＭ(h) のデ
ータをキャッシュメモリに読み込む。そして、次に、デ
ータブロックＭ(h+1) のデータのアクセスによりミスヒ
ットした時、データブロックＭ(h+1) のデータをキャッ
シュメモリに読み込む。同様に、データブロックＭ(h+
2) のデータのアクセスによりミスヒットした時、デー
タブロックＭ(h+2) のデータをキャッシュメモリに読み
込む。

【００３３】このように、従来のキャッシュメモリ装置
では、ミスヒットが発生する毎にミスヒットしたデータ
を含むデータブロックのデータをメインメモリからキャ
ッシュメモリに読み込むことになる。本発明では、デー
タブロックＭ(h) のデータのアクセスでヒットした時、
データブロックＭ(h) に対する、アクセス履歴（アクセ
ス回数やアクセスパターン）の値がアクセス毎に更新さ
れ、この値が設定された値と一致すると、設定された隣
接方向のデータブロックＭ(h+1) のデータをキャッシュ
メモリに先読みする。先読みされる隣接データブロック
の方向は、ここでは最初に設定してあり、データブロッ
クＭ(h) のデータのアクセスにより先読みされる隣接デ
ータブロックは、データブロックＭ(h+1) になっている
ものとする。

【００３４】ここで、アクセス履歴としては、アクセス
回数やアクセスパターンが考えられる。アクセス回数と
は、例えば、データブロックＭ(h) のデータをキャッシ
ュライン(i) がコピーしている間に、隣接データブロッ
クのデータが先読みされるまでのキャッシュライン(i)
にアクセスした回数である。また、アクセスパターンと
は、例えば、キャッシュラインの大きさ（データブロッ
クの大きさと同じ）が、８個（ワード）である時、デー
タブロックＭ(h) のデータをキャッシュライン(i) がコ
ピーしている間に、キャッシュライン(i) の８個のデー
タのうち、いくつのデータ（種類）にアクセスしたかを
示す値で、同じデータに複数回アクセスしてもこの値は
変わらない。これ以外にも、キャッシュラインの特定の
位置のデータへのアクセスをアクセスパターンとするこ
ともでき、このようなキャッシュラインへのアクセス履
歴の持たせ方は、多くのバリエーションがある。

【００３５】そして、上記のアクセス履歴を示すカウン
タは、各キャッシュライン毎に持ち、例えば、データブ
ロックＭ(h) のデータがキャッシュライン(i) にコピー
された時、アクセス履歴のカウンタは初期値に設定され
る。そして、データブロックＭ(h) のデータをキャッシ
ュライン(i) がコピーしている間に、このキャッシュラ
イン(i) のデータにアクセスすると、このアクセス履歴
のカウンタの値が必要に応じ更新される。また、上述の
ように、隣接データブロックＭ(h+1) を先読みした場
合、キャッシュライン(i) に対応するアクセス履歴のカ
ウンタは、リセットされ、これ以降（新たなデータブロ
ックのデータをキャッシュライン(i) にコピーするま
で）、このキャッシュライン(i) へのアクセスで、アク
セス履歴のカウンタは更新されない。そして、先読みさ
れたデータブロックＭ(h+1) のデータをコピーしたキャ
ッシュラインに対応するアクセス履歴のカウンタは、初
期設定される。

【００３６】もし、データのアクセスが、設定された先
読みの方向と逆方向の隣接データブロックに対して行な
われた時、例えば、データブロックＭ(h) のデータのア
クセスの後、データブロックＭ(h-1) のデータをアクセ
スし、ミスヒットしたとする。この時、上記で設定され
た先読みの方向と逆方向の隣接データブロックへのアク
セスであることを検知し、データブロックＭ(h-1) のデ
ータをキャッシュメモリに読込む。そして、データブロ
ックＭ(h-1) のアクセスにより先読みされる隣接データ
ブロックの方向の設定を上記の方向と逆方向に設定す
る。このように、現在アクセスしているデータブロック
のアクセス履歴により、隣接データブロックを先読みす
ることで、メインメモリ上に、Ｍ(h) 、Ｍ(h+1) 、Ｍ(h
+2) …とデータが並んでいて、これらのデータを一方向
に隣接したデータブロックに沿ってアクセスする場合、
キャッシュメモリのミスヒットが激減する。そして、ア
クセス履歴の設定を最適化することで、キャッシュメモ
リの効率化を図ることも期待できる。

【００３７】また、アクセスの方向が変わっても、それ
に追随した先読みができる。図７は、本発明のキャッシ
ュメモリ装置の他の実施例のブロック図である。また、
図８は、先読み制御回路の詳細の他の例を示す回路図で
ある。図７において、キャッシュメモリ装置２は、ＣＰ
Ｕ１とメインメモリ３との間に備えられている。ＣＰＵ
１は、メインメモリ３に格納されたデータをキャッシュ
メモリ装置２を介してアクセスする。メインメモリ３に
は、ＣＰＵ１で用いるプログラムやデータが格納されて
いる。キャッシュメモリ装置２は、キャッシュメモリ２
１と、タグ２２、データ転送制御回路２３と、タグ比較
回路２４と、データ選択回路２５と、先読み制御回路２
６とから成る。

【００３８】キャッシュメモリ２１は、ＣＰＵ１とメイ
ンメモリ３との間のデータアクセスを高速化させるため
にメインメモリ３の一部をコピーしている。先読み制御
回路２６は、キャッシュアクセスラインカウンタ７０
と、先読み隣接方向フラグ６２と、逆隣接データブロッ
クタグ６３と、逆隣接データブロックタグ比較回路６４
と、隣接データブロックアドレス演算回路６５と、フラ
グ変更回路６６と、キャッシュアクセスラインカウンタ
更新回路６７とから成る。先読み制御回路２６は、キャ
ッシュメモリ２１へのアクセスがヒットした場合、アク
セスしたデータを含むデータブロック（キャッシュがキ
ャッシュラインとして扱うメモリ上の連続したデータの
大きさ）に対応するキャッシュラインに対する、アクセ
ス履歴の値がアクセス毎により更新される。アクセス履
歴とは、アクセス回数やアクセスパターンをいう。図示
の例では、１つのキャッシュラインの中でアクセスされ
たデータの種類で、例えば、１つのキャッシュラインに
８個のデータがあり、このうち６個のデータに対するア
クセスが行なわれたなどで、同じデータに複数回アクセ
スしても１個のデータに対するアクセスとするなどを示
す値とする。この値が設定された値と一致すると、この
データブロックのアドレスに対し、設定された隣接方向
のデータブロックを先読みする。

【００３９】また、先読み制御回路２６は、キャッシュ
メモリ２１へのアクセスで、上記の先読みした隣接方向
と逆方向の隣接データブロックにアクセスした場合、ア
クセスしたデータを含むデータブロックを読込む。そし
て、上記の先読みした隣接方向と逆方向の隣接データブ
ロックにアクセスしたことを検知し、この後このデータ
ブロックのアクセスで先読みが生じた場合の先読み隣接
方向の設定の変更を行なう。尚、キャッシュメモリ２１
へのアクセスで、ミスヒットした場合は、通常のキャッ
シュと同様に、ミスヒットしたデータを含むデータブロ
ックを読み込む。図９は、本発明の他の実施例での１つ
のキャッシュラインに対応する情報を示す図である。

【００４０】ＣＰＵからのアドレスＡ１のフィールドａ
２により、キャッシュアクセスラインカウンタ７０、先
読み隣接方向フラグ６２、逆隣接データブロックタグ６
３、タグ２２、キャッシュメモリ２１から読み出される
情報を示す。逆隣接データブロックタグ６３以外は、読
み出されたキャッシュライン（ここで、このキャッシュ
ラインにはデータブロックＭ(j) のデータがコピーされ
ているとする）に対する情報である。図９において、タ
グは、このキャッシュラインが持つデータブロックＭ
(j) の上位アドレスを示し、アドレスＡ１のアドレスフ
ィールドａ３に対応している。キャッシュアクセスライ
ンカウンタ７０は、各キャッシュライン毎のアクセス履
歴の値が入れられる。この値は、キャッシュラインのア
クセスにより更新され、この値が設定された値となる
と、設定された隣接方向のデータブロックの先読みが開
始される。

【００４１】先読み隣接方向フラグは、このキャッシュ
ラインのアクセスにより先読みする隣接データブロック
の方向を示す。データブロックＭ(i) に対する隣接デー
タブロックは、Ｍ(i+1) とＭ(i-1) があり、このうちの
どちらを先読み隣接データブロックとして先読みするか
を示すフラグである。逆隣接データブロックタグは、こ
のキャッシュライン（このキャッシュラインをここでは
キャッシュライン(k) とする）のデータに関する情報で
はなく、例えば、データブロックＭ(k) が読み込まれた
時、このデータブロックＭ(k) に対する先読み隣接デー
タブロックがデータブロックＭ(k+1) であり、この先読
み隣接方向と逆方向の隣接データブロックＭ(k-1) のデ
ータブロックを扱うことができるキャッシュラインがキ
ャッシュライン(m) である時、このキャッシュライン
(m) に対応する逆隣接データブロックタグに、このデー
タブロックＭ(k-1) の上位アドレスを入れる。これは、
先読み隣接方向フラグと逆方向の隣接データブロックの
アクセスが生じた場合に、それを検知するためのもので
ある。

【００４２】図６、図７、図８、図９を用い、内部動作
を説明する。ここでは、Ｍ(h) に対する先読み隣接デー
タブロック方向を、Ｍ(h+1) の方向に初期設定してある
ものとする。まず、データブロックＭ(h) のデータのア
クセスでミスヒットしたとする。この時、ＣＰＵから出
されたアドレスＡ１（データブロックＭ(h) のデータの
アドレス）のａ２により、図９で示すキャッシュライン
と、このキャッシュラインに対応した情報が複数読み出
される。そして、タグ２２から読み出された複数のタグ
は、タグ比較回路２４でＣＰＵからのアドレスＡ１のａ
３と比較され、ミスヒットとなる。このミスヒット信号
Ｓ２とＣＰＵからのアドレスＡ１がデータ転送制御回路
２３に送られ、データブロックＭ(h) のデータのキャッ
シュメモリ２１への読込みが行なわれる。（ここでは、
逆隣接データブロックタグ比較回路６４がヒットしない
ものとする。）

【００４３】この時、データブロックＭ(h) のデータを
コピーしたキャッシュラインに対応するタグに、このデ
ータブロックＭ(h) の上位アドレスを入れ、キャッシュ
アクセスラインカウンタを初期値に設定し、先読み隣接
方向フラグを初期設定の方向を示す値に設定する。そし
て、先読み隣接方向と逆方向の隣接データブロックＭ(h
-1) を読み込むことができるキャッシュラインに対応す
る逆隣接データブロックタグに、データブロックＭ(h-
1) の上位アドレスを入れる。この後、データブロック
Ｍ(h) のデータをアクセスすると、ＣＰＵからのアドレ
スＡ１のａ２により、複数のキャッシュラインと、各キ
ャッシュラインに対応した情報が読み出される。タグ２
２から読み出された複数のタグは、タグ比較回路２４
で、ＣＰＵからのアドレスＡ１のａ３と比較され、ヒッ
トする。そして、ヒットしたタグに対応したキャッシュ
ラインを選択するためのヒット信号Ｓ１が、タグ比較回
路２４からデータ選択回路２５に送られ、アドレスＡ１
からのａ１とともにデータ選択回路２５で、キャッシュ
ラインの選択と、選択されたキャッシュラインから目的
のデータの選択が行なわれる。

【００４４】この時、タグ比較回路２４からのヒット信
号Ｓ１により選択されたキャッシュアクセスラインカウ
ンタの値は、キャッシュアクセスラインカウンタ比較回
路６９により設定値と比較される。ここで、設定値と一
致しない場合、このキャッシュアクセスラインカウンタ
の値は、キャッシュアクセスラインカウンタ更新回路６
８により更新される。また、設定値と一致しないこと
で、ゲート６７がオフとなるため隣接データブロックア
ドレス演算回路６５の出力は、データ転送制御回路２３
に送られない。そして、逆隣接データブロックタグは、
逆隣接データブロックタグ比較回路６４でアドレスＡ１
のａ３と比較されるが、タグ比較回路２４の結果がヒッ
トすることによりフラグ変更信号Ｓ４がフラグ変更回路
６６に送られないため、フラグの変更は行なわれない。
また、タグ比較回路２４がヒットすることにより、デー
タ転送制御回路２３は、キャッシュブロックの先読みを
行なわない。

【００４５】ここで、設定値と一致する場合、キャッシ
ュアクセスラインカウンタ比較回路６９からの一致信号
Ｓ５がデータ転送制御回路２３に送られる。そして、ヒ
ット信号Ｓ１によって選択された先読み隣接方向フラグ
より、隣接データブロックアドレス演算回路６５でデー
タブロックＭ(h+1) のアドレス計算が行なわれ、その結
果が、データ転送制御回路２３に送られ、データブロッ
クＭ(h+1) のデータの読込みが行なわれる。この時、デ
ータブロックＭ(h+1) のデータをコピーしたキャッシュ
ラインに対応するタグに、このデータブロックＭ(h+1)
の上位アドレスを入れ、キャッシュアクセスラインカウ
ンタを初期値に設定し、先読み隣接方向フラグを、デー
タブロックＭ(h) のデータをコピーしているキャッシュ
ラインに対応する先読み隣接方向フラグと同じに設定す
る。また、データブロックＭ(h) のデータをコピーして
いるキャッシュラインに対応するキャッシュアクセスラ
インカウンタは、リセットされる。

【００４６】この後、データブロックＭ(h-1) のデータ
をアクセスすると、ミスヒット（データブロックＭ(h-
1) がキャッシングされていないとする）する。これ
は、上記の先読み隣接方向フラグで設定された先読み方
向と逆方向の隣接データブロックへのアクセスを行なっ
た場合である。この場合、上記のデータブロックＭ(h)
のデータアクセスでミスヒットした場合と同様に、ＣＰ
Ｕから出されたアドレスＡ１のａ２により、複数のキャ
ッシュラインと、各キャッシュラインに対応した情報が
読み出される。タグ２２から読み出された複数のタグ
は、タグ比較回路２４で、ＣＰＵからのアドレスＡ１の
ａ３と比較され、ミスヒットとなる。このミスヒット信
号Ｓ２とＣＰＵからのアドレスＡ１がデータ転送制御回
路２３に送られる。これにより、データブロックＭ(h-
1) のデータのキャッシュメモリ２１への読込みが行な
われる。

【００４７】そして、この場合は、逆隣接データブロッ
クタグが、逆隣接データブロックタグ比較回路６４でア
ドレスＡ１のａ３と比較され、ヒットし、このヒット信
号Ｓ３と、タグ比較回路２４からのミスヒット信号によ
りフラグ変更信号Ｓ４がフラグ変更回路６６に送られ
る。この時、データブロックＭ(l-1) のデータをコピー
したキャッシュラインに対応するタグに、このデータブ
ロックＭ(l-1) の上位アドレスを入れ、キャッシュアク
セスラインカウンタを初期値に設定する。そして、先読
み隣接方向フラグを、データブロックＭ(h+1) のデータ
をコピーしているキャッシュラインに対応する先読み隣
接方向フラグと逆方向に設定する。尚、これらの先読み
機構を動作させるか否かの切替えや、アクセス履歴に対
する条件の設定（値やパターン）の変更は可能であり、
処理内容によりキャッシングの方法を変えることで、よ
りヒット率の高いキャッシュメモリを構成することがで
きる。

【００４８】

【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ装置によれば、連続したアクセスが予測される
データブロックを予めキャッシュメモリ上に転送するよ
うにしたので、画像情報などのようにメインメモリの多
くの領域に、連続してデータが存在することが多く、か
つ、これらのデータを連続してアクセスすることが多い
場合に、キャッシュメモリのヒット率を向上させること
ができる。即ち、これらのデータをキャッシュメモリ上
で扱うとき、アクセスしたキャッシュラインに隣接した
データを予めキャッシングすることができる。これによ
り、このようなデータに対するキャッシュメモリのミス
ヒットを低減させることができ、アクセス性能の向上に
寄与する効果は、極めて大きい。また、データブロック
の先読みの開始を、現在アクセスしているデータブロッ
クのアクセス履歴により変更できるようにしたので、キ
ャッシュメモリを効率的に利用することができる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリ装置の一実施例のブ
ロック図である。

【図２】従来のキャッシュメモリ装置の一例のブロック
図である。

【図３】本発明の一実施例でのメインメモリとキャッシ
ュメモリとの間のデータ転送の説明図である。

【図４】先読み制御回路の詳細の一例を示す回路図であ
る。

【図５】本発明の一実施例での１つのキャッシュライン
に対応する情報を示す図である。

【図６】本発明の他の実施例でのメインメモリとキャッ
シュメモリとの間のデータ転送の説明図である。

【図７】本発明のキャッシュメモリ装置の他の実施例の
ブロック図である。

【図８】先読み制御回路の詳細の他の例を示す回路図で
ある。

【図９】本発明の他の実施例での１つのキャッシュライ
ンに対応する情報を示す図である。

【符号の説明】

１ ＣＰＵ ２ キャッシュメモリ装置 ３ メインメモリ ２１ キャッシュメモリ ２２ タグ ２３ データ転送制御回路 ２４ タグ比較回路 ２５ データ選択回路 ２６ 先読み制御回路 ６１ 先読みキャッシュラインフラグ ６２ 先読み隣接方向フラグ ６３ 逆隣接データブロックタグ ６４ 逆隣接データブロックタグ比較回路 ６５ 隣接データブロックアドレス演算回路 ６６ フラグ変更回路 ６７ ゲート ６８ キャッシュアクセスラインカウンタ更新回路 ６９ キャッシュアクセスラインカウンタ比較回路 ７０ キャッシュアクセスラインカウンタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メインメモリ内のデータをキャッシュメ
   モリ上に転送し、当該キャッシュメモリ上のデータをＣ
   ＰＵによりアクセスするようにしたキャッシュメモリ装
   置において、 前記ＣＰＵから前記キャッシュメモリへのデータのアク
   セスで、アクセス対象であるデータが当該キャッシュメ
   モリ上に存在しない場合、アクセス対象であるデータを
   含むデータブロックを当該キャッシュメモリ上に転送す
   るとともに、当該データブロックに隣接するデータブロ
   ックのうち、設定された方向の隣接データブロックを当
   該キャッシュメモリ上に転送する先読み制御回路を備え
   たことを特徴とするキャッシュメモリ装置。
2. 【請求項２】 前記先読み制御回路は、前記キャッシュ
   メモリへのアクセスで、アクセス対象であるデータが当
   該キャッシュメモリ上に存在する場合にも、当該データ
   を含むデータブロックに対し、設定した隣接方向のデー
   タブロックが当該キャッシュメモリ上に存在しない場合
   には、当該隣接データブロックを当該キャッシュメモリ
   上に転送することを特徴とする請求項１記載のキャッシ
   ュメモリ装置。
3. 【請求項３】 前記先読み制御回路は、前記キャッシュ
   メモリへのアクセスで、前記設定された先読み隣接方向
   と逆方向の隣接データブロックにアクセスした場合、前
   記設定された先読み隣接方向と逆方向の隣接データブロ
   ックにアクセスしたことを検知し、当該データブロック
   のアクセスで生じる隣接データブロックの先読み方向を
   変更し、前記アクセス対象であるデータを含むデータブ
   ロックの読込みと、当該データブロックに対し変更され
   た隣接方向のデータブロックを前記キャッシュメモリ上
   に転送することを特徴とする請求項１又は２記載のキャ
   ッシュメモリ装置。
4. 【請求項４】 メインメモリ内のデータをキャッシュメ
   モリ上に転送し、当該キャッシュメモリ上のデータをＣ
   ＰＵによりアクセスするようにしたキャッシュメモリ装
   置において、 前記ＣＰＵから前記キャッシュメモリへのデータのアク
   セスで、アクセス対象であるデータが当該キャッシュメ
   モリ上に存在する場合、アクセス対象であるデータを含
   む当該キャッシュメモリ上のアクセスラインのアクセス
   履歴を更新し、当該アクセス履歴が設定された条件と一
   致すると、当該キャッシュラインに転送されているデー
   タブロックに隣接するデータブロックのうち、設定され
   た方向の隣接データブロックを当該キャッシュメモリ上
   に転送する先読み制御回路を備えたことを特徴とするキ
   ャッシュメモリ装置。
5. 【請求項５】 前記先読み制御回路は、前記キャッシュ
   メモリへのアクセスで、前記設定された先読み隣接方向
   と逆方向の隣接データブロックにアクセスした場合、前
   記設定された先読み隣接方向と逆方向の隣接データブロ
   ックにアクセスしたことを検知し、当該アクセス対象で
   あるデータを含むデータブロックを前記キャッシュメモ
   リ上に転送し、当該データブロックのアクセスで生じる
   隣接データブロックの先読み方向を変更することを特徴
   とする請求項４記載のキャッシュメモリ装置。
6. 【請求項６】 前記先読み制御回路は、先読みを開始す
   るための前記アクセス履歴の条件の設定を変更可能とす
   ることを特徴とする請求項４又は５記載のキャッシュメ
   モリ装置。