JP2906315B2 - キャッシュメモリ中でインストラクションを保管する方法及び回路 - Google Patents

キャッシュメモリ中でインストラクションを保管する方法及び回路

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JP2906315B2
JP2906315B2 JP5232277A JP23227793A JP2906315B2 JP 2906315 B2 JP2906315 B2 JP 2906315B2 JP 5232277 A JP5232277 A JP 5232277A JP 23227793 A JP23227793 A JP 23227793A JP 2906315 B2 JP2906315 B2 JP 2906315B2
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  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはメモリ・シ
ステムに関するものであり、より詳細にはキャッシュメ
モリを利用するコンピュータシステムにおいて、キャッ
シュメモリ中でインストラクションを管理する方法及び
回路に関するものである。
【０００２】
【従来の技術】ほとんどのコンピュータシステムは、プ
ロセッサおよびメモリ・システムを含む。プロセッサ
が、データを処理するためにインストラクションをデコ
―ドし実行する速度は、ときどきインストラクションと
オペランドがメモリ・システムのメインメモリ装置から
プロセッサに転送される速度を超えることがある。速度
の不整合によって起こる問題を減少させるために、多く
のコンピュータシステムは、プロセッサとメインメモリ
装置間にキャッシュメモリを含む。
【０００３】キャッシュメモリは、小さい、高速のバッ
ファメモリであり、プロセッサによって近い将来に使わ
れそうなメインメモリ装置の内容部分のコピーを一時的
に保持するために使われる。典型的には、プロセッサが
インストラクションを必要とするとき、インストラクシ
ョンは、インストラクションバスを介してキャッシュメ
モリからまたはメインメモリ装置からフェッチされる。
キャッシュメモリの主な目的は、プロセッサに必要なデ
ータまたはインストラクションを供給するための時間を
短くすることである。キャッシュ・メモリに置かれた情
報は、メインメモリ装置に置かれた情報よりもより少な
い時間でアクセスができる。したがって、キャッシュメ
モリを有するプロセッサはフェッチ及び／又はストアの
インストラクション及びオペランドに対するる待ち時間
が非常に少なくなる。例えば、典型的な大型の高速コン
ピュータにおいては、メインメモリ装置は３００〜６０
０のナノ秒で、キャッシュメモリは２０〜４０のナノ秒
でアクセスできる。
【０００４】キャッシュメモリ装置の望ましい目的は、
キャッシュ中のメインメモリ装置に関する情報を探す確
率を最大にし、プロセッサ（アクセス時間）によって必
要な情報にアクセスする時間を最小にし、及びキャッシ
ュミスによる遅延を最小にすることである。これらの目
的のすべては、コスト制約のもとにパラメータの間の相
互関係、たとえば、ヒット率及びアクセス時間の間のト
レードオフを考慮して達成されなければならない。キャ
ッシュメモリ中の必要な情報を発見する可能性はそのサ
イズに比例し、そのサイズは、コスト、物理的サイズ、
及びアクセスタイムを始めとする多数の要因に依存す
る。
【０００５】最近になって、キャッシュ・メモリはイン
ストラクション先読み回路に結合されるようになった。
このインストラクション先読み回路はプロセッサが実際
に要求を出す前にキャッシュ中に将来のプロセッサ・イ
ンストラクション要求を記憶するための回路である。イ
ンストラクションがメインメモリ装置及びから先読みさ
れ、キャッシュメモリに書かれるとき、それらの先読み
されたインストラクションは以前に書かれキャッシュ内
にストアされたインストラクションに上書きされる。先
読みされたインストラクションによって以前に書かれた
インストラクションに上書きされると、キャッシュメモ
リの経歴部は先読み部で置き換えられる。
【０００６】インストラクションがプロセッサによって
要求される前に先読みされる先読みキャッシュ装置にお
いて、インストラクションは、一般に、シーケンスに先
読みされる。無条件の分岐インストラクションに遭遇す
ると、先読み装置は、通常、分岐パスに従い、分岐イン
ストラクションに続くインストラクションはシーケンシ
ャルに先読みされる。条件付き分岐インストラクション
に遭遇すると、分岐条件の結果についての情報を有して
いない先読み装置は、一般に直通パスに沿って条件付き
分岐インストラクションに続くインストラクションを先
読みするようにプログラムされる。したがって、キャッ
シュメモリ中の分岐参照情報に沿っての先読みをしな
い。もちろん、これは完全に設計上の選択の問題であ
る。ある場合には、インストラクションを分岐パスに沿
って条件付き分岐インストラクション上のデフォルトと
して先読みすることが好ましいかもしれない。
【０００７】いくらかのインストラクション先読み装置
において、条件付き分岐インストラクションに遭遇する
場合にデフォルト条件が直通パスを取るところでは、直
通パスである先読み回路のデフォルト条件によって、コ
ンパイラはインストラクションを指令する。インストラ
クションは、本来、条件付き分岐パスが５０パーセント
より少なくなるように、直通パスが５０パーセントを超
えるように指令される。
【０００８】
【発明が解決しようとする課題】先読み装置がどのパス
を取るか、従って、どのインストラクションを先読みす
るかについて決定する前に、条件付き分岐インストラク
ションの結果を予測する他の装置は公知である。どの先
読みパスを取るかに関する決定は予想された結果の確率
によって行われるので、多くのこれらの装置は理想的な
ものではない。
【０００９】
【課題を解決するための手段】この発明の目的はインス
トラクションを有するキャッシュメモリを保管する改善
された方法を提供することである。
【００１０】本発明の一つの見地においては、インスト
ラクションをストアしたメインメモリ装置を備え、この
インストラクションのいくつかは条件付き分岐インスト
ラクションであり、その条件付き分岐インストラクショ
ンはこの条件付き分岐に続く第１及び第２のパスを形成
し、さらに、インストラクションを処理するプロセッサ
と、そのプロセッサによって要求される前にインストラ
クションを先読みする先読み装置と、先読みされたイン
ストラクションをストアするキャッシュメモリと、プロ
セッサによって処理される予定のメインメモリ装置中の
インストラクションのロケーションに関する情報をスト
アするメモリ装置を備えたコンピュータシステムを用い
て、キャッシュメモリ中にインストラクションを保管す
る方法において： インストラクションを先読みし、それによってインスト
ラクションはメインメモリ装置から得られキャッシュメ
モリにストアし；条件付き分岐インストラクションであ
る先読みされたインストラクションを識別し；条件付き
分岐インストラクションである先読みされたインストラ
クションに応じて、インストラクションの第１のパスか
らシーケンシャルにインストラクションを先読みし、イ
ンストラクションの第２のパスの第１のインストラクシ
ョンに関する情報をメモリ装置にストアし；インストラ
クションの第１のパス中で先読みされる次のシーケンシ
ャルなインストラクションに関する情報をメモリ装置に
ストアし、そのメモリ装置にストアされた次の情報に関
するインストラクションでシーケンシャルに始まるイン
ストラクションを先読みし；メモリ装置中のロケーショ
ンにストアされた情報に関するインストラクションがも
はや実行されるパス中にないことが決定されたときは、
メモリ装置中のロケーションを無効にするように構成さ
れる。
【００１１】本発明の他の見地においては、メインメモ
リ装置からのインストラクションをシーケンシャルに先
読みし、そのインストラクションをキャッシュメモリに
ストアし； もし条件付き分岐インストラクションが先読みされてい
る場合は：条件付き分岐インストラクションにシーケン
シャルに続くインストラクションをキャッシュメモリに
ストアし；条件付き分岐インストラクションに関する分
岐目標アドレスの及びその次の分岐目標アドレスのシー
ケンシャル・インストラクションをキャッシュメモリに
ストアし； もし条件付き分岐インストラクションの条件が満たされ
かつ分岐目標アドレスにおけるインストラクションが実
行されることがプロセッサによって決定される場合は：
条件付き分岐インストラクションにシーケンシャルに続
くインストラクションをキャッシュメモリから除去し； もし条件付き分岐インストラクションの条件が満たされ
ずかつ分岐インストラクションにシーケンシャルに続く
インストラクションが実行されることがプロセッサによ
って決定される場合は：分岐目標インストラクションお
よびキャッシュメモリ中にストアされたそのインストラ
クションにシーケンシャルに続くインストラクションを
除去するように構成される。
【００１２】本発明のさらに他の見地においては、メモ
リバスに結合され、そのメモリバスにインストラクショ
ン・アドレスを供給し、キャッシュメモリとプロセッサ
からの要求に応答してインストラクションを先読みする
手段と、メモリバス・インタフェースに応答して、先読
みされたインストラクションが分岐インストラクション
であるか否かを決定する手段と；前記手段に応答して、
先読みされたインストラクションが分岐インストラクシ
ョンであるか否かを決定し、分岐インストラクションの
ターゲットアドレスをストアする第１のメモリ手段（５
０）と；第１のメモリ手段及びインストラクションを先
読みする手段に応答し、現在の先読みされたインストラ
クションのアドレスと関連分岐タグ・ビットをストアす
る先読みアドレスレジスタ（ＰＡＲ）と；キャッシュ及
び第１のメモリ手段に結合され、プロセッサが実行して
いるインストラクションのアドレスをストアする現在ア
ドレスレジスタ（ＣＡＲ）とを備えるように構成され
る。
【００１３】
【作用】本願発明においては、相互接続され先読みされ
たインストラクションの分岐はメモリ装置にストアさ
れ、既にストアされプロセッサに必要でないと決定され
た不要なインストラクションの分岐は除去される。この
決定は、関連の条件付き分岐インストラクションを処理
し、どの分岐を選択するかが決定された後で、プロセッ
サによって行われる。選択されなかったすべての分岐は
すでにストアされ相互接続された分岐から除去される。
相互接続された分岐がストアされたメモリ装置は固定サ
イズであるので、プロセッサによって必要とされないイ
ンストラクションは除去され、それによって、他のイン
ストラクションのためのスペースが増加する。
【００１４】
【実施例】コンピュータプログラムが高級または低級言
語で書かれるとき、インストラクションは、一般にコン
パイルされ、機械言語プログラムが生成される。この機
械言語プログラムは、プロセッサによって実行可能なシ
ーケンシャル・インストラクションの形でメインメモリ
装置にストアされる。プロセッサがインストラクション
を実行するする前に、そのインストラクションの処理に
関するデータはメインメモリ装置からフェッチされなけ
ればならない。インストラクションはシーケンシャルに
フェッチされ、分岐インストラクションが最後に実行さ
れたインストラクションにシーケンシャルに続かないイ
ンストラクションを指定しない限り実行される。したが
って、分岐パスが選択されると、シーケンシャル・イン
ストラクションの普通の流れは中断される。
【００１５】図１において、ツリーは複数のインストラ
クション実行パスを有する。ツリーは分岐９を有し、こ
の分岐９はノード１２に接続される。各ノードは、条件
付き分岐インストラクションを表し、各分岐９は、複数
のシーケンシャル・インストラクションを表す。シーケ
ンシャル・インストラクションと呼ばれるインストラク
ションは、メインメモリ装置中のシーケンシャルなロケ
ーションにストアされる。インストラクションのいくつ
かの分岐９は他の分岐９よりも長く構成され、したがっ
て、他の分岐よりも多くのインストラクションを含む。
所定の数の実行インストラクションのグループは、ブロ
ック・インストラクションと呼ばれる。分岐９は複数の
インストラクションのブロックを含むことができ、ある
いはインストラクションブロックより少ないインストラ
クションを含むこともできる。プロセッサがインストラ
クションを処理する間に、ノード１２の条件付き分岐イ
ンストラクションは、満たされた分岐の状態になること
ができる。
【００１６】したがって、条件付き分岐パスが選ばれ、
ノードの１２に依存する右端の分岐９がそれに続く。一
方、条件付き分岐パスが選ばれない場合は、直通パスが
選ばれ左端の分岐９がそれに続く。ノード１２に接続さ
れた左端の分岐９はインストラクションのシーケンシャ
ル・シーケンスに対応する。ノード１２に依存する右の
分岐９は、シーケンシャル・インストラクションの前の
ブロックから分岐したインストラクション又はインスト
ラクションのブロックを示す。
【００１７】図１において、隣接する各分岐９の情報
は、ハイフンおよび一つのディジットが続く３つのディ
ジットを有する分岐タグである。パスタグと呼ばれる３
つのディジットフィールドは000から111までの二進数を
含み、パスカウントと呼ばれる一つのディジットフィー
ルドは０から３までの１０進数を含む。一つのディジッ
トフィールドは、図示の便宜のために１０進数で表され
る。実行においては、一つのディジットフィールドの数
０，１，２および３が２進数として２ビットフィールド
としてストアされる。パスタグ及びパスカウントの形の
情報を有する各インストラクションを連合することによ
って、インストラクションをツリー内の特別のロケーシ
ョンにマッピングすることができる。図１の例におい
て、パスタグ000およびパスカウント２を有するインス
トラクションはツリーのレベル０からの２レベルだけカ
ウントダウンされる。しかし、ある場合には、ツリーの
先頭はパスタグ000およびパスカウント０を有しない。
どの場合にも、ツリーの先頭はプロセッサが現在インス
トラクションを実行しているところである。
【００１８】システムはダイナミックに動作し、ツリー
の先頭またはヘッドは必ずしも図示されるように000ー0
で始まる必要はない。図１のツリーにおいて、パスタグ
000は、図示されるようにツリー中の現在のインストラ
クションの前に実行された分岐インストラクションがな
いことを示す。パスタグ001及びパスカウント１を有す
るインストラクションに対して、このパスカウントはイ
ンストラクションが、ツリーの先頭からの１レベルだけ
カウントダウンされることを示す。パスタグ001は一つ
分岐が直通パスから選択されたことを示す。パスタグ及
びパスカウントを各インストラクションと連合させマッ
ピングを形成することによって、インストラクションが
実行パス中にないと決定された後にインストラクション
がキャッシュメモリに書かれることを防止するメカニズ
ムが提供される。
【００１９】例えば、もしプロセッサによって選択され
ない分岐のインストラクションのグループがキャッシュ
されなかった場合、インストラクションのグループは、
プロセッサに必要なインストラクションに対してキャッ
シュメモリ中により多くのスペースを残すために無視さ
れるか又は無効にされる。パスタグ及びパスカウントフ
ィールド中のビット位置の数は、もちろん、実行ツリー
の先読みされた部分の所望の深さに依存する。実行ツリ
ーの深さが大きければ大きいほど、パスタグ及びパスカ
ウントフィールドに対し要求されるビット位置の数はよ
り大きくなる。
【００２０】図２は本発明の一実施例の回路を示す。プ
ロセッサ・バスインタフェース回路１０は、従来の方法
でキャッシュメモリ２０および先読み制御回路４０に結
合される。プロセッサ（図示されていない）がインスト
ラクションの形でデータを要求するとき、インストラク
ションは、もしそれがキャッシュ中にあれば、キャッシ
ュメモリ２０からプロセッサに供給される。これは、キ
ャッシュヒットと呼ばれる。要求されたインストラクシ
ョンがキャッシュ中になければキャッシュミスと呼ば
れ、メモリバス・インタフェース７０を介してメインメ
モリ装置（図示されていない）からフェッチされなけれ
ばならない。先読み制御回路４０は２つの機能を有す
る。一つはキャッシュメモリ２０中のインストラクショ
ンをインストラクションがプロセッサによって要求され
る前に先読みしストアする機能であり、２つ目はキャッ
シュミスが合った場合、メインメモリ装置からインスト
ラクションをフェッチする機能である。現在のアドレス
レジスタ３０（ＣＡＲ）は、キャッシュメモリ２０及び
内容アドレス先入れ先出しメモリ（ＦＩＦＯ）５０に結
合される。
【００２１】図３は図２に示される内容アドレス先入れ
先出しメモリ（ＦＩＦＯ）５０の詳細図を示す。このＦ
ＩＦＯ５０は３つのメモリブロック５１、５２および５
３を含み、これらはタンデムに接続され全て従来の先入
れ先出しの方法で動作する。メモリブロック５１は、ｍ
×ｎのブロックのメモリであり、後で実行されるインス
トラクションのアドレスをストアする。メモリブロック
５３は、１×ｎのメモリであり、ストアされたデータが
有効か無効かを示すために使用される。データは各リセ
ット・ラインを介してコンパレータ５４によって先入れ
先出しの順序でメモリ５３に書かれる。コンパレータ５
４は、ＣＡＲ３０中にストアされたパスタグとメモリブ
ロック５２中にストアされたパスタグとを比較する。書
き込み読み取り要求信号及びマルチプレクサ５５及び５
８を制御するマルチプレクサ制御信号のような外部的に
発生される制御信号は先読み制御回路４０によって発生
される。
【００２２】動作において、ＣＡＲ３０は、プロセッサ
が現在実行しているインストラクションのアドレスを含
む。ＦＩＦＯ５０は、実行リストはプロセッサによって
実行される予定の将来のインストラクション・アドレス
をストアする。条件付き分岐インストラクションの実行
の後、もし分岐パスまたは直通パスを取る場合は、その
実行は知られている。もし直通パスを取らない場合は、
直通パスに沿った及びノードに依存しているすべてのイ
ンストラクションアドレスはＦＩＦＯ５０から削除され
る。これによって、不必要な分岐インストラクションの
ツリーは除去される。一方、もし、プロセッサによって
実行されたインストラクションが分岐直通パスを取るこ
とを示す場合は、分岐ターゲットインストラクション・
アドレス及び分岐ターゲットインストラクションに依存
するインストラクション・アドレスは、ＦＩＦＯ５０か
ら削除される。ＦＩＦＯ５０においてアドレスを除去す
ることによって、実行パス中にないインストラクション
を先読みしないことによって実行されるインストラクシ
ョンに対してより多くのロケーションがキャッシュメモ
リ２０中で使用できることである。
【００２３】さらに、近い将来に実行されないインスト
ラクションを先読みすることは時間を無駄にすることに
はならない。実際に選択を除去することに関する詳細は
設計上の選択の問題である。例えば、除去すべきＦＩＦ
Ｏ５０中のエントリは、後に上書きされ又は不必要なエ
ントリは削除されあるいは無視される。例えば、削除プ
ロセスの詳細は、下記のメンテナンス・ステップのステ
ップ（Ｃ）において与えられる。先読みアドレスレジス
タ（ＰＡＲ）４５は、先読み制御回路４０及びＦＩＦＯ
５０に結合され、現在の先読みインストラクションのア
ドレス及び関連の分岐タグをストアする。
【００２４】図１に示されるツリーは、上述のインスト
ラクションを有するキャッシュメモリ２０をメンテナン
スする動作を一例として示す。実際には、図１に示され
たツリーは、メインメモリ装置にストアされたインスト
ラクションをシーケンシャルに先読みすることによって
斜めに動く。もしインストラクションの先読み中に条件
付き分岐インストラクションに遭遇すると、分岐ターゲ
ットアドレスは実行リスト中のＦＩＦＯ５０に一時的に
ストアされ、シーケンシャル・インストラクション中で
の先読みは、最も左端の直通パスに沿って続く。
【００２５】一方、先読みは分岐ターゲットアドレスか
ら継続し、最後に先読みされたインストラクションにシ
ーケンシャルに続くインストラクションのアドレスは実
行リストの中にストアされる。次のシーケンシャル・イ
ンストラクションのアドレス及びツリー中のインストラ
クションのロケーションに関する情報は、インストラク
ションのブロックを先読みする目的のこの実施例で定義
された所定の間隔で、実行リスト中にストアされ、先読
みは、実行リスト中の最新に使用された有効アドレスか
ら継続する。アドレスをブロックの終わり又は分岐イン
ストラクションのターゲットにストアするメカニズムに
よって、各ノード側でインストラクションを交互に先読
みすることができるようになる。これによって、プロセ
ッサに必要とされないインストラクションのキャッシン
グを行う一つの分岐パス上のインストラクションの先読
みを防止することができる。両側のノードまたはいくつ
かのノードを先読みすることによって、よりバランスの
とれた装置が実現できる。プロセッサが上位の関連分岐
を実行していないことを知った場合は、実行リスト中の
アドレスは、除去又は削除される。図２に示された回路
の動作は、以下の一実施例によって、次の先読み及びメ
ンテナンス方法によって理解できる。
【００２６】先読み方法 キャッシュミスがある場合は、ＰＡＲ４５中のキャッシ
ュで発見されなかったアドレスをストアする。（また、
この「ｉｆ」宣言文は、所望の情報がキャッシュ中で発
見されなかった開始シナリオで注意が必要である。） （Ａ）ＰＡＲ４５にストアされたアドレスに対応したイ
ンストラクションを先読みする。現在のブロックに関す
るインストラクションは先読みされる（先読み制御回路
４０は、ステップを制御し実行する。） （Ｂ）インストラクションが分岐インストラクションで
ある場合： （ｉ）転送先のアドレスを分岐タグを有する実行リスト
（ＦＩＦＯ５０）に追加する。この分岐タグは、パスタ
グのパスカウントビットが補間され、パスカウントが増
加することを除いて、分岐インストラクションの分岐タ
グと同じものである（これにより、レベルダウンを示
す）。（分岐デコーダ６０はこのインストラクションが
オペレーションコードからのブランチであるか否かを決
定する。） （ｉｉ）ＰＡＲ４５中でパスカウントを増加する。 （Ｃ）ＰＡＲ４５中でアドレスを増加する。（先読み制
御回路４０は、このステップを実行する。） （Ｄ）現在のブロックが先読みされていない場合は、
（Ａ）に行き、インストラクションの先読みを線上で継
続する。先読み制御回路４０はこの状態をテストする。 （Ｅ）現在のアドレスおよび分岐タグ（パスタグ及びパ
スカウント）を実行リスト（ＦＩＦＯ５０）に追加す
る。先読み制御回路４０はこのステップを制御する。 （Ｆ）第１のアドレスを実行リストからＰＡＲ４５にス
トアし、（Ａ）に行く。
【００２７】メンテナンス方法 （Ａ）インストラクション要求のためにＣＰＵを待機さ
せる。 （Ｂ）要求されたインストラクションがキャッシュ中に
ある場合は、キャッシュからインストラクションをフェ
ッチする。インストラクションが分岐インストラクショ
ンでない場合は、（Ａ）に行く。 （Ｃ）次のインストラクションについて、ＣＡＲ３０中
のパスタグのパスカウントビットを実行リスト中のすべ
てと比較し、もしこれらが異なる場合は、異なるエント
リを削除する。必要に応じてＰＡＲ４５をアップデート
し、除去ブランチ上で先読みが行われるのを中止し、
（Ａ）に行く。 他の方法として （Ａ’）インストラクション要求のためにＣＰＵを待機
させる。 （Ｂ’）要求されたインストラクションがキャッシュメ
モリ２０中にある場合は、キャッシュメモリ２０からイ
ンストラクションをフェッチする。 （Ｃ’）次のインストラクションについて、ＣＡＲ３０
中のパスタグのパスカウントビットを実行リスト中のす
べてと比較し、もしこれらが異なる場合は、異なるエン
トリを削除し、（Ａ’）に行く。 上述の先読み方法において、ステップ（Ｂ）と（Ｅ）の
場合は、シーケンシャル・インストラクションの連続し
た先読みは中断され、ＦＩＦＯ５０はアップデートされ
る。
【００２８】下記は命令されたインストラクションのリ
ストを表わすテーブルである。各インストラクションに
示されるＣＡＲ３０、ＰＡＲ４５およびキャッシュ２０
の内容が実行される。ＦＩＦＯ５０または実行リストの
内容は、命令されたインストラクションのシーケンスに
対して同様に示される。先読み インストラクション CAR #1 - ALU インストラクション #1 000-0 ＰＡＲは次のシーケンシャル・インストラクションを含
む。 PAR: #2 000-0 先読み制御回路４０は、ｎ＝８のインストラクション・
ブロックをキャッシュにフェッチする。キャッシュ #1 - ALUインストラクション 000-0 #2 - ALUインストラクション 000-0 #3 - ALUインストラクション 000-0 #4 - bcc #20 000-0 #5 - ALUインストラクション 000-1 #6 - ALUインストラクション 000-1 #7 - bcc #30 000-1 #8 - ALUインストラクション 000-2 この時、 PAR: #9 000-2 先読みの間、各条件付き分岐のターゲットのアドレスと
分岐タグは、実行リストに追加される。先読みブロック
が先読みされた後、ＰＡＲ４５にストアされた次のシー
ケンシャル・インストラクションのアドレス及び分岐タ
グが実行リストの最後に追加される。実行リスト : #20 - 001-1 #30 - 010-1 # 9 - 000-2 実行リストの先頭エントリは除去されＰＡＲ４５中に入
れられる。 PAR: #20 001-1 先読みブロックは、ＰＡＲ４５中の新しいエントリから
先読みされる。キャッシュ # 1 - ALUインストラクション 000-0 # 2 - ALUインストラクション 000-0 # 3 - ALUインストラクション 000-0 # 4 - bcc #20 000-0 # 5 - ALUインストラクション 000-1 # 6 - ALUインストラクション 000-1 # 7 - bcc #30 000-1 # 8 - ALUインストラクション 000-2 #20 - ALUインストラクション 001-1 #21 - ALUインストラクション 001-1 #22 - bcc #40 001-1 #23 - ALUインストラクション 001-2 #24 - ALUインストラクション 001-2 #25 - ALUインストラクション 001-2 #26 - ALUインストラクション 001-2 #27 - ALUインストラクション 001-2 この時 PAR: #28 001-2 アドレス＃２２の条件付きブランチ・インストラクショ
ンのターゲットは、実行リストに追加される。次のシー
ケンシャル・インストラクション（ＰＡＲ）のアドレス
及び分岐タグは、実行リストの最後に追加される。実行リスト : #30 - 010-1 # 9 - 000-2 #40 - 011-2 #28 - 001-2 実行リスト中の先頭エントリをＰＡＲ４５に転送するこ
とによって、先読みは継続する。
【００２９】メンテナンス この間、ＣＰＵはインストラクションのフェッチを続け
る：インストラクション CAR #1 - ALU インストラクション #1 000-0 #2 - ALU インストラクション #2 000-0 #3 - ALU インストラクション #3 000-0 #4 - bcc #20 #4 000-0 #5 - ALU インストラクション #5 000-1 ＣＰＵは、インストラクション＃４においては条件付き
分岐パスを取らない。インストラクション＃５（選択さ
れたパス）中のパスタグと異なるｘｘ１（０）ビットの
パスタグを有する実行リスト中のすべてのエントリは削
除又は無効にすることによってゼロにされる。実行リスト : #30 - 010-1 # 9 - 000-2 #40 - 011-2 削除 #28 - 001-2 削除 現在の先読みされたインストラクションのブロックは、
ｘｘ１の分岐パスを有する。 PAR: #28 001-2 このブロックの先読みは停止し、実行リストの先頭から
の次のエントリはＰＡＲ４５に転送される。 PAR: #30 010-1実行リスト : # 9 - 000-2 アドレス＃３０でスタートしたインストラクションのブ
ロックは先読みされる。
【００３０】上述のインストラクションはシーケンシャ
ルにリストされ、その時にインストラクションはメモリ
にストアされる。最初のインストラクションは、従来の
メモリの次の記憶ロケーションにストアされたインスト
ラクションに続くアドレス＃ｌにストアされる。各イン
ストラクションが実行されるとき、ＣＡＲ３０の内容
は、実行されるべき対応の現インストラクションのアド
レスと分岐タグを保持するために変更される。テーブル
は、各インストラクションの実行に対応するＣＡＲ３０
の内容を示す。またＦＩＦＯ５０の内容は、将来先読み
されるインストラクションのアドレスと分岐タグを含ん
でいる。
【００３１】メンテナンス方法が示すように、一度特別
の関連分岐パスが実行されないことが確定した場合は、
ＦＩＦＯ５０にストアされたアドレス・エントリは削除
される。実行リストまたはＦＩＦＯ５０からエントリを
削除することによって、プロセッサが近い将来に実行し
そうにないインストラクションの先読みを防止する。し
かしながら、図３に示す実施例においては、従来のよう
な削除器によってエントリが消去されるのではない。エ
ントリを無視するようにタグを付することによって消去
され、その後上書きされる。タグが付されたエントリは
メモリ５３中の有効／無効ビットをセットすることによ
って無効のタグ付けがされる。
【００３２】図２、図３に示される内容アドレス可能な
ＦＩＦＯ５０の動作は次の詳細な説明によってよりよく
理解できる。インストラクションのアドレスが実行リス
トに追加されるときはいつでも、アドレス関連分岐タグ
はメモリブロック５１および５２の第ｎ番目のロケーシ
ョンにストアされる。第ｎ番目のロケーションにストア
されたすべてのデータは、新しいデータが第ｎ番目のロ
ケーションに書かれるときに、（ｎ−ｌ）番目のロケー
ションにシフトされる。エントリを上方へシフトするこ
とによって、データを第ｎ番目から０番目のロケーショ
ンにシフトする。有効／無効ビットが無効な状態にセッ
トされると０番目のロケーションから読出されたデータ
は無視される。一方、ビットが有効な状態にセットされ
ると、メモリブロック５１の０番目のロケーションから
読出されたアドレスから先読みが続けられる。
【００３３】これに対して、固定されたロケーションで
ある第０番目および第ｎ番目のロケーションの代わり
に、ロケーションはエントリのトラックを一時的に保持
するために使われる先頭及び末尾ポインタで可変され
る。コンパレータ５４は、ＣＡＲ３０中にストアされ選
択されたパスタグ・ビットとメモリブロック５２の第ｎ
番目のロケーションの各々にストアされた同じパスタグ
・ビットとを比較する。２つの比較された対応のパスタ
グ・ビットが等しくないときは、関連の有効／無効ビッ
トは対応のコンパレータ５４からのリセット・ラインを
介して無効状態にセットされる。無効状態にセットされ
た関連の有効／無効ビットを有するメモリブロック５１
中のデータは、無視され、その後により新しいデータで
上書きされる。これによって、図１のツリー上のノード
の１２及びそれに従属する分岐は削除される。このよう
に、内容アドレス可能なＦＩＦＯ５０は、先入れ先出し
メモリおよび内容アドレス可能なメモリの機能を実行す
る。多数の他の実施例が本発明の範囲から逸れることな
く考慮されることができる。
【００３４】
【発明の効果】本願発明においては、相互接続され先読
みされたインストラクションの分岐はメモリ装置にスト
アされ、既にストアされプロセッサに必要でないと決定
された不要なインストラクションの分岐は除去される。
従って、実行インストラクションに対してより多くのロ
ケーションがキャッシュメモリ２０中で使用できる。す
なわち、他のインストラクションのためのスペースを増
加させる効果がある。
【図面の簡単な説明】
【図１】インストラクションの実行ツリーを示す図であ
る。
【図２】本発明の一実施例のメモリ・システムのブロッ
ク図である。
【図３】図２のメモリ・システムにおけるＦＩＦＯの詳
細図である。
【符号の説明】
９ 分岐 １２ ノード １０ プロセッサバス・インタフェース回路 ２０ キャッシュメモリ ３０ アドレスレジスタ ４０ 先読み制御回路 ５０ 先入れ先出しメモリ（ＦＩＦＯ） ５１，５２，５３ メモリブロック ５４ コンパレータ ５５，５８ マルチプレクサ ７０ メモリバス・インタフェース
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 390023157 ＴＨＥ ＷＯＲＬＤ ＴＲＡＤＥ ＣＥ ＮＴＲＥ ＯＦ ＭＯＮＴＲＥＡＬ，Ｍ ＯＮＴＲＥＡＬ，ＱＵＥＢＥＣ Ｈ２Ｙ ３Ｙ４，ＣＡＮＡＤＡ (56)参考文献 特開 平５−165633（ＪＰ，Ａ) 特開 平３−31933（ＪＰ，Ａ) 特開 昭63−172343（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 12/08

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 インストラクションをストアしたメイン
    メモリ装置を備え、このインストラクションのいくつか
    は条件付き分岐インストラクションであり、その条件付
    き分岐インストラクションはこの条件付き分岐に続く第
    １及び第２のパスを形成し、 さらに、インストラクションを処理するプロセッサと、
    そのプロセッサによって要求される前にインストラクシ
    ョンを先読みする先読み装置と、先読みされたインスト
    ラクションをストアするキャッシュメモリと、プロセッ
    サによって処理される予定のメインメモリ装置中のイン
    ストラクションに関する情報をストアするメモリ装置を
    備えたコンピュータシステムを用いて、キャッシュメモ
    リ中にインストラクションを保管する方法において： インストラクションを先読みし、それによってメインメ
    モリ装置から得られたインストラクションをキャッシュ
    メモリにストアし；先読みされたインストラクションが条件付き分岐インス
    トラクションであるかどうかを 識別し；先読みされたインストラクションが条件付き分岐インス
    トラクションであると識別されたことに 応じて、インス
    トラクションの第１のパスからシーケンシャルにインス
    トラクションを先読みし、インストラクションの第２の
    パスの第１のインストラクションに関する情報をメモリ
    装置にストアし； インストラクションの第１のパス中で先読みされる次の
    シーケンシャルなインストラクションに関する情報をメ
    モリ装置にストアし、そのメモリ装置にストアされた次
    のシーケンシャルなインストラクションに関する情報に
    関するインストラクションでシーケンシャルに始まるイ
    ンストラクションを先読みし、キャッシュメモリにスト
    アし； メモリ装置中にストアされた情報に関するインストラク
    ションがもはや実行されるパス中にないことが決定され
    たときは、メモリ装置中にストアされた情報を無効にす
    ることを特徴とするキャッシュメモリ中にインストラク
    ションを保管する方法。
  2. 【請求項２】 請求項１の方法において、前記メモリ装
    置は、アドレス可能なＦＩＦＯであり、そこではデータ
    は通常先入れ先出し形態でストア及び削除され、ストア
    されたデータは上書きまたは削除によって無効にされる
    ことを特徴とするキャッシュメモリ中にインストラクシ
    ョンを保管する方法。
  3. 【請求項３】 請求項２の方法において、ＦＩＦＯ中に
    ストアされた次のシーケンシャルなインストラクション
    に関する情報に関するインストラクションからシーケン
    シャルに始まるインストラクションを先読みするステッ
    プは、ＦＩＦＯ中にストアされたもっとも古い情報から
    始まることを特徴とするキャッシュメモリ中にインスト
    ラクションを保管する方法。
  4. 【請求項４】 請求項１の方法において、インストラク
    ションの第１のパス中に先読みされる次のシーケンシャ
    ルなインストラクションに関する情報をメモリ装置にス
    トアするステップは、インストラクションの第１のパス
    から先読みされるｎ個のシーケンシャル・インストラク
    ションに対応して発生することを特徴とするキャッシュ
    メモリ中にインストラクションを保管する方法。
  5. 【請求項５】 請求項１の方法において、インストラク
    ションの第２のパス中の第１のインストラクションに関
    する情報は、インストラクションの第２のパス中の第１
    のインストラクションの位置に対応するデータビットを
    含む分岐タグの形であることを特徴とするキャッシュメ
    モリ中にインストラクションを保管する方法。
  6. 【請求項６】 請求項５の方法において、分岐タグは、
    一つの分岐パスを識別するための識別子であることを特
    徴とするキャッシュメモリ中にインストラクションを保
    管する方法。
  7. 【請求項７】 実行パス中にあるインストラクションを
    処理するためのインストラクションプロセッサ、メイン
    メモリ装置、キャッシュメモリ、及びメインメモリ中の
    インストラクションのアドレスをストアするアドレス可
    能なＦＩＦＯを有するコンピュータシステムを用いてキ
    ャッシュメモリ中にインストラクションを保管する方法
    において： （ａ）ＦＩＦＯ中にストアされたアドレスに応じて、ｎ
    個のシーケンシャル・インストラクションのブロックを
    先読みし、次に、その先読みされたｎ個のインストラク
    ションをキャッシュメモリに保管し； （ｂ）もし前記ｎ個のインストラクションブロック中で
    先読みされたインストラクションが条件付き分岐インス
    トラクションである場合は、ステップ（ａ）で実行され
    るｎ個のインストラクションのブロックの先読みを中断
    し、条件付き分岐インストラクションの分岐目標アドレ
    ス（この分岐目標アドレスはメインメモリ中のインスト
    ラクション・アドレスである）をアドレス可能なＦＩＦ
    Ｏにストアし、ステップ（ａ）で実行されるｎ個のイン
    ストラクションのブロックを先読みし； （ｃ）もしｎ個のインストラクションのブロックの先読
    みが完了した場合は、ｎ個のインストラクションのブロ
    ックの最後のインストラクションのアドレスにシーケン
    シャルであるメインメモリ中のインストラクション・ア
    ドレスをアドレス可能なＦＩＦＯにストアし； （ｄ）プログラムを実行するときに、もはや実行パス中
    にないＦＩＦＯからアドレスを除去し、ステップ（ａ）
    を反復する； ことを特徴とするキャッシュメモリ中にインストラクシ
    ョンを保管する方法。
  8. 【請求項８】 コンピュータプロセッサによって、実行
    されるべきインストラクションのパスに従って、キャッ
    シュメモリ中にインストラクションを保管する方法にお
    いて： メインメモリ装置中のシーケンシャルアドレスにストア
    されたｎ個のインストラクションのブロックを先読み
    し、そのインストラクションをキャッシュメモリにスト
    アし； もしｎ個のインストラクションのブロックのインストラ
    クションが条件付き分岐インストラクションである場合
    は、他のメモリ中に条件付き分岐インストラクションの
    目標アドレスをストアし、ここで、目標アドレスとは、
    もし条件付き分岐インストラクションの条件が合えば、
    そこからインストラクションのパスが実行されるメイン
    メモリ中のアドレスであり； もしｎ個のインストラクションのブロックのインストラ
    クションがｎ個のインストラクションのブロック中の最
    後のインストラクションである場合は、ｎ個のインスト
    ラクションの次のブロックのスタート・メインメモリ・
    アドレスを他のメモリ中にストアし、メインメモリ中で
    他のメモリ中の最も先にストアされたアドレス に置か
    れたインストラクションで始まるｎ個のインストラクシ
    ョンの次のブロックを先読みし； 他のメモリを保管する間、上のステップの全てをくり返
    し、ここで、他のメモリを保管するステップは、他のメ
    モリ中にストアされ、実行されるべきインストラクショ
    ンパス中のインストラクションがメインメモリ中でアド
    レスされていないアドレスを削除することを特徴とする
    キャッシュメモリ中にインストラクションを保管する方
    法。
  9. 【請求項９】 メインメモリ装置からのインストラクシ
    ョンをシーケンシャルに先読みし、そのインストラクシ
    ョンをキャッシュメモリにストアし； もし条件付き分岐インストラクションが先読みされてい
    る場合は： 条件付き分岐インストラクションにシーケンシャルに続
    くインストラクションをキャッシュメモリにストアし； 条件付き分岐インストラクションに関する分岐目標アド
    レスのインストラクション及びそのインストラクション
    の次にシーケンシャルに続くインストラクションをキャ
    ッシュメモリにストアし； もし条件付き分岐インストラクションの条件が満たされ
    かつ分岐目標アドレスにおけるインストラクションが実
    行されることがプロセッサによって決定される場合は： 条件付き分岐インストラクションにシーケンシャルに続
    くインストラクションをキャッシュメモリから除去し； もし条件付き分岐インストラクションの条件が満たされ
    ずかつ分岐インストラクションにシーケンシャルに続く
    インストラクションが実行されることがプロセッサによ
    って決定される場合は： 分岐目標インストラクションおよびキャッシュメモリ中
    にストアされたそのインストラクションにシーケンシャ
    ルに続くインストラクションを除去することを特徴とす
    るキャッシュメモリ中にインストラクションを保管する
    方法。
  10. 【請求項１０】 メモリバスに結合され、そのメモリバ
    スにインストラクション・アドレスを供給し、キャッシ
    ュメモリとプロセッサからの要求に応答してインストラ
    クションを先読みする先読み手段と、 メモリバス・インタフェースに応答して、先読みされた
    インストラクションが分岐インストラクションであるか
    否かを決定する決定手段と； 前記決定手段に応答して、分岐インストラクションのタ
    ーゲットアドレスをストアする第１のメモリ手段と；前記の 第１のメモリ手段及び前記の先読み手段に応答
    し、現在の先読みされたインストラクションのアドレス
    と現在の先読みされたインストラクションに関する情報
    とをストアする第２のメモリ手段と； キャッシュ及び第１のメモリ手段に結合され、プロセッ
    サが実行しているインストラクションのアドレスをスト
    アする第３のメモリ手段とを備えたことを特徴とするキ
    ャッシュメモリ中にインストラクションを保管する回
    路。
  11. 【請求項１１】 請求項１０の回路において、第１のメ
    モリ手段はアドレス可能なＦＩＦＯであることを特徴と
    するキャッシュメモリ中にインストラクションを保管す
    る回路。
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