JPH08328959A - ディスクキャッシュ制御装置 - Google Patents
ディスクキャッシュ制御装置Info
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- JPH08328959A JPH08328959A JP7134042A JP13404295A JPH08328959A JP H08328959 A JPH08328959 A JP H08328959A JP 7134042 A JP7134042 A JP 7134042A JP 13404295 A JP13404295 A JP 13404295A JP H08328959 A JPH08328959 A JP H08328959A
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Abstract
(57)【要約】
【目的】 本発明は、ストアインのディスクキャッシュ
装置において、キャッシュ判定を高速化し、ストアイン
によるペナルティを防ぐことを目的とする。 【構成】 ホスト計算機１からのアクセス要求があった
ブロックに対する構造チェックを高速でおこなう専用回
路、及びキャッシュバッファがライトデータで飽和して
しまった場合にペナルティを回避するための回路を内蔵
したキャッシュ判定回路１０と、キャッシュバッファ上
のライトデータをディスク装置に２種類の方式で非同期
ライトバックする非同期ライトバック回路１８によって
構成される。
装置において、キャッシュ判定を高速化し、ストアイン
によるペナルティを防ぐことを目的とする。 【構成】 ホスト計算機１からのアクセス要求があった
ブロックに対する構造チェックを高速でおこなう専用回
路、及びキャッシュバッファがライトデータで飽和して
しまった場合にペナルティを回避するための回路を内蔵
したキャッシュ判定回路１０と、キャッシュバッファ上
のライトデータをディスク装置に２種類の方式で非同期
ライトバックする非同期ライトバック回路１８によって
構成される。
Description
【０００１】
【産業上の利用分野】本発明はディスク装置の性能向上
を目的としたディスクキャッシュ制御方式に関する。
を目的としたディスクキャッシュ制御方式に関する。
【０００２】
【従来の技術】ディスク制御装置におけるキャッシュバ
ッファを使用したブロックバッファリングは、ディスク
装置との入出力をブロック単位に行い、ディスク装置上
のデータの一部をキャッシュバッファ上でブロック単位
で管理するものである。ブロックバッファリングでは、
ブロック構造を用いてキャッシュバッファを制御し、そ
のブロック構造は、ディスクアドレスとブロックの状態
を示す情報から構成されている。そして、ブロックの状
態は、キャッシュバッファ上における該ブロックデータ
が有効か無効か（以下、バリッド・フラグと言う）を示
す情報と、該ブロックデータの内容がディスク装置上の
データ内容と異なっている（以下、ダーティ・ブロック
と言う）かどうかを示す情報により管理される。ホスト
計算機からのデータ読み取り要求においては、上述した
ブロック構造を用いてまず、キャッシュバッファのデー
タを検索し、該当するブロックが存在すれば（以下、キ
ャッシュヒットと言う）ディスク装置に対して入出力要
求を行うことなく、直接キャッスバッファの内容をホス
ト計算機に転送する。一方、該当ブロックが存在しなけ
れば（以下、ミスヒットと言う）、ディスク装置に対し
て入出力要求を実行し、キャッシュバッファのミスヒッ
ト位置にデータを読み出す（以下、これをステージング
と言う）。その後、ホスト計算機から要求のあった全て
のブロックがヒットとなった時点で、キャッスバッファ
の内容をホスト計算機に転送する。
ッファを使用したブロックバッファリングは、ディスク
装置との入出力をブロック単位に行い、ディスク装置上
のデータの一部をキャッシュバッファ上でブロック単位
で管理するものである。ブロックバッファリングでは、
ブロック構造を用いてキャッシュバッファを制御し、そ
のブロック構造は、ディスクアドレスとブロックの状態
を示す情報から構成されている。そして、ブロックの状
態は、キャッシュバッファ上における該ブロックデータ
が有効か無効か（以下、バリッド・フラグと言う）を示
す情報と、該ブロックデータの内容がディスク装置上の
データ内容と異なっている（以下、ダーティ・ブロック
と言う）かどうかを示す情報により管理される。ホスト
計算機からのデータ読み取り要求においては、上述した
ブロック構造を用いてまず、キャッシュバッファのデー
タを検索し、該当するブロックが存在すれば（以下、キ
ャッシュヒットと言う）ディスク装置に対して入出力要
求を行うことなく、直接キャッスバッファの内容をホス
ト計算機に転送する。一方、該当ブロックが存在しなけ
れば（以下、ミスヒットと言う）、ディスク装置に対し
て入出力要求を実行し、キャッシュバッファのミスヒッ
ト位置にデータを読み出す（以下、これをステージング
と言う）。その後、ホスト計算機から要求のあった全て
のブロックがヒットとなった時点で、キャッスバッファ
の内容をホスト計算機に転送する。
【０００３】以上、概説した従来技術によるキャッシュ
動作を図３２乃至図３６のフローチャートに基づいて説
明する。図３２において、ホスト計算機からデータ読み
取り要求を受け付けると、ステップ１００としてコマン
ドの中から転送ブロック長を取り出しブロックカウンタ
にセットする。 その後、転送要求のあった全てのブロ
ックがキャッシュヒットしているか否かをブロック単位
で判定・記録するため、ステップ１０１で単一ブロック
でのヒット／ミスヒット判定を実施し、ヒットで有れば
ステップ１０２でヒットコードを判定結果テーブルに保
管する。また、ミスヒットであればステップ１０３に移
行し、ミスヒットコードを判定結果テーブルに保管す
る。次にステップ１０４で、ブロックカウンタ分の判定
が完了したかを確認し、未判定ブロックがある場合には
ステップ１０５をへて次のブロック判定となる。この様
にして、転送要求分のヒット／ミスヒット判定が完了す
るとステップ１０６へ移行する。
動作を図３２乃至図３６のフローチャートに基づいて説
明する。図３２において、ホスト計算機からデータ読み
取り要求を受け付けると、ステップ１００としてコマン
ドの中から転送ブロック長を取り出しブロックカウンタ
にセットする。 その後、転送要求のあった全てのブロ
ックがキャッシュヒットしているか否かをブロック単位
で判定・記録するため、ステップ１０１で単一ブロック
でのヒット／ミスヒット判定を実施し、ヒットで有れば
ステップ１０２でヒットコードを判定結果テーブルに保
管する。また、ミスヒットであればステップ１０３に移
行し、ミスヒットコードを判定結果テーブルに保管す
る。次にステップ１０４で、ブロックカウンタ分の判定
が完了したかを確認し、未判定ブロックがある場合には
ステップ１０５をへて次のブロック判定となる。この様
にして、転送要求分のヒット／ミスヒット判定が完了す
るとステップ１０６へ移行する。
【０００４】従来よりキャッシュでは、ｃａｃｈｅ ｐ
ｏｌｌｕｔｉｏｎを防ぐために、キャッシュが処理する
データの大きさには上限を設けるのが一般的である。こ
のため、図３２において、ホスト計算機からデータ読み
取り要求を受け付けると、キャッシュの上限を越えた読
み出し要求か否かを判断（ステップ１０６）し、上限を
越えていた場合は、ディスク装置からの読み出しデータ
をキャッシュバッファに書き込まずに直接ホスト計算機
へ転送を行う。 これを非ステージングと言う。他方、
上限を越えていない場合は、ステージング処理となるた
め図３２のステップ１０８へ移行し、ステップ１０１か
らステップ１０４で保管した各ブロックごとのヒット／
ミスヒット判定結果を取り出し、ステップ１０９ではミ
スヒットであればディスク装置から指定位置のデータを
キャッシュ・バッファの該当ブロック位置へステージン
グ（ステップ１１０）する。 一方、ブロックヒットの
場合には、必要なデータが既にキャッシュバッファ上に
ステージングされているため、ディスク装置からデータ
を読み出すことなく次の処理へ移行する。ステップ１１
１では、転送要求の有った全てのブロックに対するデー
タをキャッシュバッファにステージング完了したかを確
認し、未完了で有ればステップ１１２を経て再度次のブ
ロックに対する処理へと移行し、完了していた場合には
ステップ１１３としてキャッシュバッファのデータを、
ホスト計算機へ転送する（ステップ１１３）。
ｏｌｌｕｔｉｏｎを防ぐために、キャッシュが処理する
データの大きさには上限を設けるのが一般的である。こ
のため、図３２において、ホスト計算機からデータ読み
取り要求を受け付けると、キャッシュの上限を越えた読
み出し要求か否かを判断（ステップ１０６）し、上限を
越えていた場合は、ディスク装置からの読み出しデータ
をキャッシュバッファに書き込まずに直接ホスト計算機
へ転送を行う。 これを非ステージングと言う。他方、
上限を越えていない場合は、ステージング処理となるた
め図３２のステップ１０８へ移行し、ステップ１０１か
らステップ１０４で保管した各ブロックごとのヒット／
ミスヒット判定結果を取り出し、ステップ１０９ではミ
スヒットであればディスク装置から指定位置のデータを
キャッシュ・バッファの該当ブロック位置へステージン
グ（ステップ１１０）する。 一方、ブロックヒットの
場合には、必要なデータが既にキャッシュバッファ上に
ステージングされているため、ディスク装置からデータ
を読み出すことなく次の処理へ移行する。ステップ１１
１では、転送要求の有った全てのブロックに対するデー
タをキャッシュバッファにステージング完了したかを確
認し、未完了で有ればステップ１１２を経て再度次のブ
ロックに対する処理へと移行し、完了していた場合には
ステップ１１３としてキャッシュバッファのデータを、
ホスト計算機へ転送する（ステップ１１３）。
【０００５】ホスト計算機から上限を越えた読み出し要
求がなされた場合には、図３２のステップ１０６から図
３３のステップ２００へ移行する。ステップ２００は、
図３２のステップ１０８と同様に図３５のステップ１０
１からステップ１０４で保管した判定結果の処理を実施
する。その後、ブロック単位でのキャッシュのヒット／
ミスヒット判定確認を実施（ステップ２０１）し、ヒッ
トであればステップ２０２としてディスク装置に入出力
要求をすることなく、キャッシュ・バッファの内容を該
当ブロックデータとしてホスト計算機に転送する。
求がなされた場合には、図３２のステップ１０６から図
３３のステップ２００へ移行する。ステップ２００は、
図３２のステップ１０８と同様に図３５のステップ１０
１からステップ１０４で保管した判定結果の処理を実施
する。その後、ブロック単位でのキャッシュのヒット／
ミスヒット判定確認を実施（ステップ２０１）し、ヒッ
トであればステップ２０２としてディスク装置に入出力
要求をすることなく、キャッシュ・バッファの内容を該
当ブロックデータとしてホスト計算機に転送する。
【０００６】ミスヒットであれば、ステップ２０３でデ
ィスク装置に対して入出力要求を行い、ディスク装置か
らの読み出しデータを該当ブロックデータとしてホスト
計算機に転送する。この様にしてヒット／ミスヒットに
対応したブロック単位のデータ転送を実施した後、ステ
ップ２０４で転送要求分のブロック転送が完了している
か否かを確認する。未転送ブロックがある場合にはステ
ップ２０５をへて再びステップ２００へ戻り、転送が完
了していた場合には読み出し処理終了となる。
ィスク装置に対して入出力要求を行い、ディスク装置か
らの読み出しデータを該当ブロックデータとしてホスト
計算機に転送する。この様にしてヒット／ミスヒットに
対応したブロック単位のデータ転送を実施した後、ステ
ップ２０４で転送要求分のブロック転送が完了している
か否かを確認する。未転送ブロックがある場合にはステ
ップ２０５をへて再びステップ２００へ戻り、転送が完
了していた場合には読み出し処理終了となる。
【０００７】ディスクキャッシュには、リードデータの
みをキャッシュ上に格納し、ライトでのアクセスでヒッ
トした場合はキャッシュ上のヒットしたブロックを無効
化するリードキャッシュと、ライトデータもキャッシュ
上に格納するライトキャッシュがある。またライトキャ
ッシュには、ライトデータをキャッシュバッファ上に格
納する時にディスク装置の内容も同時に書き換えるライ
トスルーと、ライトデータをキャッシュバッファ上にの
み格納するストアインがある。ストアインはライトデー
タをキャッシュ上に『書き捨て』するので、リードキャ
ッシュとライトスルーに比べて、ホスト計算機のアクセ
スと同期したディスク装置起動が少ないことが特徴であ
る。
みをキャッシュ上に格納し、ライトでのアクセスでヒッ
トした場合はキャッシュ上のヒットしたブロックを無効
化するリードキャッシュと、ライトデータもキャッシュ
上に格納するライトキャッシュがある。またライトキャ
ッシュには、ライトデータをキャッシュバッファ上に格
納する時にディスク装置の内容も同時に書き換えるライ
トスルーと、ライトデータをキャッシュバッファ上にの
み格納するストアインがある。ストアインはライトデー
タをキャッシュ上に『書き捨て』するので、リードキャ
ッシュとライトスルーに比べて、ホスト計算機のアクセ
スと同期したディスク装置起動が少ないことが特徴であ
る。
【０００８】キャッシュ上のライトデータは、ホスト計
算機からの別途アクセスにおいてミスヒットが発生した
時に、このアクセスのために新たなブロックをキャッシ
ュ上に割り当てる必要性が生じ、ライトデータを含むの
ブロック（ダーティブロック）がリプレースの対象にさ
れる時に初めてディスク装置へ書き戻される。これをラ
イトバックと呼ぶ。しかし、このような事態が発生する
と、ホスト計算機からのアクセス要求とは直接関係なく
ディスク装置の起動が発生してしまい、結果としてホス
ト計算機に対する応答が遅くなってしまうので、従来は
リプレースの対象になる前に、ホスト計算機のアクセス
と同期しないように非同期ライトバック処理を実行して
おくことによって、キャッシュバッファ上のデータとデ
ィスク装置のデータの整合性を取る方法が取られてい
た。
算機からの別途アクセスにおいてミスヒットが発生した
時に、このアクセスのために新たなブロックをキャッシ
ュ上に割り当てる必要性が生じ、ライトデータを含むの
ブロック（ダーティブロック）がリプレースの対象にさ
れる時に初めてディスク装置へ書き戻される。これをラ
イトバックと呼ぶ。しかし、このような事態が発生する
と、ホスト計算機からのアクセス要求とは直接関係なく
ディスク装置の起動が発生してしまい、結果としてホス
ト計算機に対する応答が遅くなってしまうので、従来は
リプレースの対象になる前に、ホスト計算機のアクセス
と同期しないように非同期ライトバック処理を実行して
おくことによって、キャッシュバッファ上のデータとデ
ィスク装置のデータの整合性を取る方法が取られてい
た。
【０００９】さらに、従来における非同期ライトバック
方法としては、例えば特開平５−３０３５２８号公報に
示されたキャッシュバッファ上のダーティブロックの数
を監視し、その増減によって非同期ライトバックの間隔
を変更するといったものがあった。また、特開平６−２
５９３２８号公報に示されているように、ホスト計算機
からディスク装置に対してアクセスが行われていない期
間は、終始非同期ライトバックを行なうというものがあ
った。
方法としては、例えば特開平５−３０３５２８号公報に
示されたキャッシュバッファ上のダーティブロックの数
を監視し、その増減によって非同期ライトバックの間隔
を変更するといったものがあった。また、特開平６−２
５９３２８号公報に示されているように、ホスト計算機
からディスク装置に対してアクセスが行われていない期
間は、終始非同期ライトバックを行なうというものがあ
った。
【００１０】次に、従来のライトアクセス時の動作フロ
ーチャートの例を図３４に示す。ステップ４０１で、ラ
イトコマンドによるアクセス対象ブロックがキャッシュ
バッファ上にあるか否かのヒット判定を行なう。ここで
アクセス対象ブロックが全てヒットしている場合は、ス
テップ４０８でキャッシュストア処理（キャッシュバッ
ファ上の該当ブロックに上書き）を行って終了する。一
部のブロック、または全ブロックがミスヒットしている
場合には、キャッシュバッファ上に格納するエリアをス
テップ４０２で決定する。次いで、ステップ４０３で、
格納するエリア内のダーティブロックによる無効化によ
りライトバック発生の有無を確認する。ライトバックが
発生しない場合は、ステップ４０８のキャッシュストア
処理をして終了する。一方、ライトバックが発生する場
合は、リプレースのためのライトバック処理を必要回数
繰返してエリアを確保した後、ステップ４０８のキャッ
シュストア処理を行なう。
ーチャートの例を図３４に示す。ステップ４０１で、ラ
イトコマンドによるアクセス対象ブロックがキャッシュ
バッファ上にあるか否かのヒット判定を行なう。ここで
アクセス対象ブロックが全てヒットしている場合は、ス
テップ４０８でキャッシュストア処理（キャッシュバッ
ファ上の該当ブロックに上書き）を行って終了する。一
部のブロック、または全ブロックがミスヒットしている
場合には、キャッシュバッファ上に格納するエリアをス
テップ４０２で決定する。次いで、ステップ４０３で、
格納するエリア内のダーティブロックによる無効化によ
りライトバック発生の有無を確認する。ライトバックが
発生しない場合は、ステップ４０８のキャッシュストア
処理をして終了する。一方、ライトバックが発生する場
合は、リプレースのためのライトバック処理を必要回数
繰返してエリアを確保した後、ステップ４０８のキャッ
シュストア処理を行なう。
【００１１】次に、従来例におけるリードアクセス時の
動作フローチャートの例を図３５に示す。ステップ５０
１で、リードコマンドによるアクセス対象ブロックがキ
ャッシュバッファ上にあるかどうかのヒット判定を行な
う。ここでアクセス対象ブロックが全てヒットしている
場合は、ステップ５０６のキャッシュリード処理を実行
して終了する。一方、一部のブロック、または全ブロッ
クがミスヒットしている場合には、キャッシュバッファ
上に格納するエリアをステップ５０２で決定する。ステ
ップ５０３で格納対象エリア内のダーティブロックの有
無によりライトバックの発生の有無を判定する。ライト
バックが生じない場合には、ステップ５０５でステージ
ング処理をした後ステップ５０６のキャッシュリード処
理を行って終了する。一方、ライトバックが発生する場
合はリプレースのためのライトバックを必要回数繰返し
てエリアを確保した後、ステップ５０５のステージング
処理を実行してからステップ５０６のキャッシュリード
処理を行なう。
動作フローチャートの例を図３５に示す。ステップ５０
１で、リードコマンドによるアクセス対象ブロックがキ
ャッシュバッファ上にあるかどうかのヒット判定を行な
う。ここでアクセス対象ブロックが全てヒットしている
場合は、ステップ５０６のキャッシュリード処理を実行
して終了する。一方、一部のブロック、または全ブロッ
クがミスヒットしている場合には、キャッシュバッファ
上に格納するエリアをステップ５０２で決定する。ステ
ップ５０３で格納対象エリア内のダーティブロックの有
無によりライトバックの発生の有無を判定する。ライト
バックが生じない場合には、ステップ５０５でステージ
ング処理をした後ステップ５０６のキャッシュリード処
理を行って終了する。一方、ライトバックが発生する場
合はリプレースのためのライトバックを必要回数繰返し
てエリアを確保した後、ステップ５０５のステージング
処理を実行してからステップ５０６のキャッシュリード
処理を行なう。
【００１２】
【発明が解決しようとする課題】従来のディスクキャッ
シュ制御装置は、以上のようにして実現されていたの
で、キャッシュのヒット・ミスヒットの判定処理と該判
定結果によるデータ転送処理がシリアライズされていた
ためデータ転送起動のためのオーバヘッド時間がキャッ
シュ制御処理上に現れてくるために効率良いシステムを
実現出来ないという問題点があった。
シュ制御装置は、以上のようにして実現されていたの
で、キャッシュのヒット・ミスヒットの判定処理と該判
定結果によるデータ転送処理がシリアライズされていた
ためデータ転送起動のためのオーバヘッド時間がキャッ
シュ制御処理上に現れてくるために効率良いシステムを
実現出来ないという問題点があった。
【００１３】また、ホスト計算機からのデータ読み取り
要求に対してキャッシュバッファにステージングを行う
場合、キャッシュバッファに更新データを含むブロック
（ダーティー・ブロック）が不連続な位置で存在してい
ると、ディスク装置からの読み出し処理では、このダー
ティブロックを飛ばして行う必要がある。このため、一
連の連続したデータアクセスであるにも係わらずキャッ
シュバッファにステージングする場合には、不連続なデ
ータとしてディスク装置に対して複数回の起動を発行す
る必要が生じ、結果として起動のためのオーバヘッドあ
るいはディスク回転待ち等の発生によりデータ転送に多
くの時間を費やし、読み出し時間の保証が出来ないとい
う問題点があった。
要求に対してキャッシュバッファにステージングを行う
場合、キャッシュバッファに更新データを含むブロック
（ダーティー・ブロック）が不連続な位置で存在してい
ると、ディスク装置からの読み出し処理では、このダー
ティブロックを飛ばして行う必要がある。このため、一
連の連続したデータアクセスであるにも係わらずキャッ
シュバッファにステージングする場合には、不連続なデ
ータとしてディスク装置に対して複数回の起動を発行す
る必要が生じ、結果として起動のためのオーバヘッドあ
るいはディスク回転待ち等の発生によりデータ転送に多
くの時間を費やし、読み出し時間の保証が出来ないとい
う問題点があった。
【００１４】また、あるセット内のダーティブロック量
が多くなり飽和すると、キャッシュミスヒット時のリプ
レースにおいて必ずライトバック処理が発生しホスト計
算機に対する応答時間が長くなってしまうという問題点
があった。
が多くなり飽和すると、キャッシュミスヒット時のリプ
レースにおいて必ずライトバック処理が発生しホスト計
算機に対する応答時間が長くなってしまうという問題点
があった。
【００１５】さらに、ライトキャッシュにおいては、該
データをキャッシュバッファに置くに当たってライトバ
ックが発生する可能性があるが、このリプレースのため
のライトバックのために複数回のディスク起動が発生す
る場合には、ライトキャッシュによる効果が全く期待出
来ないという問題点があった。
データをキャッシュバッファに置くに当たってライトバ
ックが発生する可能性があるが、このリプレースのため
のライトバックのために複数回のディスク起動が発生す
る場合には、ライトキャッシュによる効果が全く期待出
来ないという問題点があった。
【００１６】加えて、ホスト計算機からのリードアクセ
スにおいても、リプレースによるライトバックのための
ディスク起動が何回も発生する場合には、キャッシュの
効果を期待出来ないという問題点があった。
スにおいても、リプレースによるライトバックのための
ディスク起動が何回も発生する場合には、キャッシュの
効果を期待出来ないという問題点があった。
【００１７】この発明は上記のような問題点を解決する
ためになされたもので、キャッシュ判定処理とデータ転
送処理を並行して処理し、またキャッシュバッファ上で
ダーティブロックが不連続に存在するような場合におい
ても連続データとして必要なデータを読み出すことがで
きるようにすることで高速、且つ効率のよいディスクキ
ャッシュ制御装置を提供することを目的とする。さら
に、非同期処理によりキャッシュバッファ内のダーティ
ブロック量を調節し、キャッシュブロックのリプレース
によるライトバック処理によるディスク起動を抑えるこ
とにより、システム性能の良いディスクキャッシュ制御
装置を提供することを目的とする。
ためになされたもので、キャッシュ判定処理とデータ転
送処理を並行して処理し、またキャッシュバッファ上で
ダーティブロックが不連続に存在するような場合におい
ても連続データとして必要なデータを読み出すことがで
きるようにすることで高速、且つ効率のよいディスクキ
ャッシュ制御装置を提供することを目的とする。さら
に、非同期処理によりキャッシュバッファ内のダーティ
ブロック量を調節し、キャッシュブロックのリプレース
によるライトバック処理によるディスク起動を抑えるこ
とにより、システム性能の良いディスクキャッシュ制御
装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】第１の発明に係わるディ
スクキャッシュ制御装置は、ストアインで、且つダイレ
クトマッピン方式のディスクキャッシュ制御装置におい
て、ホスト計算機からのライトデータ及びディスク装置
からのステージングデータを一次元配列形式のブロック
単位で格納しておくキャッシュバッファと、前記キャッ
シュバッファ上に指定されたデータブロックが存在する
か否かをブロック単位で判定するキャッシュ判定回路
と、前記キャッシュバッファと同一ブロック構成を有
し、キャッシュバッファを構成する各ブロックにデータ
が書き込まれているか否かを示すバリッド・フラグとキ
ャッシュブロックデータ内容とディスク装置内の対応す
るデータが一致しているか否かを示すダーティフラグと
キャッシュブロックデータのディスク装置上におけるデ
ータ位置を示すアドレス情報から成るステータステーブ
ルと、前記キャッシュブロック内におけるデータを指定
するデータカウンタと、前記データカウンタからの桁上
がり信号によりカウントアップされ前記キャッシュブロ
ック及び前記ステータステーブルをブロック単位で指定
するブロックカウンタと、前記ブロックカウンタの値を
前記キャッシュ判定回路からのラッチ信号により一時保
存するカウンタラッチを設けることによりキャッシュ判
定動作と前ブロックに対するデータ転送を並行して実行
するようにしたものである。
スクキャッシュ制御装置は、ストアインで、且つダイレ
クトマッピン方式のディスクキャッシュ制御装置におい
て、ホスト計算機からのライトデータ及びディスク装置
からのステージングデータを一次元配列形式のブロック
単位で格納しておくキャッシュバッファと、前記キャッ
シュバッファ上に指定されたデータブロックが存在する
か否かをブロック単位で判定するキャッシュ判定回路
と、前記キャッシュバッファと同一ブロック構成を有
し、キャッシュバッファを構成する各ブロックにデータ
が書き込まれているか否かを示すバリッド・フラグとキ
ャッシュブロックデータ内容とディスク装置内の対応す
るデータが一致しているか否かを示すダーティフラグと
キャッシュブロックデータのディスク装置上におけるデ
ータ位置を示すアドレス情報から成るステータステーブ
ルと、前記キャッシュブロック内におけるデータを指定
するデータカウンタと、前記データカウンタからの桁上
がり信号によりカウントアップされ前記キャッシュブロ
ック及び前記ステータステーブルをブロック単位で指定
するブロックカウンタと、前記ブロックカウンタの値を
前記キャッシュ判定回路からのラッチ信号により一時保
存するカウンタラッチを設けることによりキャッシュ判
定動作と前ブロックに対するデータ転送を並行して実行
するようにしたものである。
【００１９】第２の発明に係わるディスクキャッシュ制
御装置は、ストアインで且つセットアソシエイティブ方
式のディスクキャッシュ制御装置において、ホスト計算
機からのライトデータ及びディスク装置からのステージ
ングデータをブロック単位でセットとウェイによる二次
元配列形式で格納しておくキャッシュバッファと、前記
キャッシュバッファ上に指定されたデータブロックが存
在するか否かをブロック単位で判定するキャッシュ判定
回路と、前記キャッシュバッファと同一のブロック構成
を有し、キャッシュバッファを構成する各ブロックにデ
ータが書き込まれているか否かを示すバリッド・フラグ
とキャッシュバッファ上のデータブロックの内容とディ
スク装置内のデータが一致しているか否かを示すダーテ
ィ・フラグとキャッシュブロックデータのディスク装置
上におけるデータ位置を示すアドレス情報から成るステ
ータステーブルと、前記キャッシュブロック内における
データを指定するデータカウンタと、前記キャッシュブ
ロック及び前記ステータステーブルを二次元配列のセッ
ト単位で指定し前記データカウンタからの桁上がり信号
によりカウントするブロックカウンタと、前記キャッシ
ュブロック及び前記ステータステーブルを二次元配列の
ウェイ単位で指定しマイクロプロセッサからの指示でカ
ウントするウェイカウンタと、前記ブロックカウンタと
前記ウェイカウンタの値をキャッシュ判定回路からのラ
ッチ信号により一時保存するカウンタラッチを設けるこ
とによりキャッシュ判定動作と前ブロックに対するデー
タ転送を並行して実行するようにしたものである。
御装置は、ストアインで且つセットアソシエイティブ方
式のディスクキャッシュ制御装置において、ホスト計算
機からのライトデータ及びディスク装置からのステージ
ングデータをブロック単位でセットとウェイによる二次
元配列形式で格納しておくキャッシュバッファと、前記
キャッシュバッファ上に指定されたデータブロックが存
在するか否かをブロック単位で判定するキャッシュ判定
回路と、前記キャッシュバッファと同一のブロック構成
を有し、キャッシュバッファを構成する各ブロックにデ
ータが書き込まれているか否かを示すバリッド・フラグ
とキャッシュバッファ上のデータブロックの内容とディ
スク装置内のデータが一致しているか否かを示すダーテ
ィ・フラグとキャッシュブロックデータのディスク装置
上におけるデータ位置を示すアドレス情報から成るステ
ータステーブルと、前記キャッシュブロック内における
データを指定するデータカウンタと、前記キャッシュブ
ロック及び前記ステータステーブルを二次元配列のセッ
ト単位で指定し前記データカウンタからの桁上がり信号
によりカウントするブロックカウンタと、前記キャッシ
ュブロック及び前記ステータステーブルを二次元配列の
ウェイ単位で指定しマイクロプロセッサからの指示でカ
ウントするウェイカウンタと、前記ブロックカウンタと
前記ウェイカウンタの値をキャッシュ判定回路からのラ
ッチ信号により一時保存するカウンタラッチを設けるこ
とによりキャッシュ判定動作と前ブロックに対するデー
タ転送を並行して実行するようにしたものである。
【００２０】第３の発明は、第１の発明におけるディス
クキャッシュ制御装置において、ホスト計算機から連続
した複数ブロックの読み出し要求を受け前記キャッシュ
バッファへのステージング動作を行う際に、キャッシュ
バッファに対するキャッシュバッファ書き込み許可信号
をブロック単位で制御するメモリ制御回路を設けるよう
にしたものである。
クキャッシュ制御装置において、ホスト計算機から連続
した複数ブロックの読み出し要求を受け前記キャッシュ
バッファへのステージング動作を行う際に、キャッシュ
バッファに対するキャッシュバッファ書き込み許可信号
をブロック単位で制御するメモリ制御回路を設けるよう
にしたものである。
【００２１】第４の発明は、第２の発明におけるディス
クキャッシュ制御装置において、ホスト計算機から連続
した複数ブロックの読み出し要求を受け前記キャッシュ
バッファへのステージング動作を行う際に、キャッシュ
バッファに対するキャッシュバッファ書き込み許可信号
をブロック単位で制御するメモリ制御回路を設けるよう
にしたものである。
クキャッシュ制御装置において、ホスト計算機から連続
した複数ブロックの読み出し要求を受け前記キャッシュ
バッファへのステージング動作を行う際に、キャッシュ
バッファに対するキャッシュバッファ書き込み許可信号
をブロック単位で制御するメモリ制御回路を設けるよう
にしたものである。
【００２２】第５の発明は、第１の発明におけるディス
クキャッシュ制御装置において、ディスク装置からの読
み出しデータとキャッシュバッファからの読み出しデー
タのいづれかを選択してホスト計算機に送るためのデー
タマルチプレクサと、前記ステータステーブルの内容に
基づいてデータマルチプレクサの制御信号を生成するス
イッチ制御回路を備えることにより連続した複数ブロッ
クの読み出し要求を受けた場合においてステージング動
作を行うことなくホスト計算機へデータ転送するように
したものである。
クキャッシュ制御装置において、ディスク装置からの読
み出しデータとキャッシュバッファからの読み出しデー
タのいづれかを選択してホスト計算機に送るためのデー
タマルチプレクサと、前記ステータステーブルの内容に
基づいてデータマルチプレクサの制御信号を生成するス
イッチ制御回路を備えることにより連続した複数ブロッ
クの読み出し要求を受けた場合においてステージング動
作を行うことなくホスト計算機へデータ転送するように
したものである。
【００２３】第６の発明は、第２の発明におけるディス
クキャッシュ制御装置において、ディスク装置からの読
み出しデータとキャッシュバッファからの読み出しデー
タのいづれかを選択してホスト計算機に送るためのデー
タマルチプレクサと、前記ステータステーブルの内容か
らデータマルチプレクサの制御信号を生成するスイッチ
制御回路を備えることにより連続した複数ブロックの読
み出し要求を受けた場合においてステージング動作を行
うことなくホスト計算機へデータを転送するようにした
ものである。
クキャッシュ制御装置において、ディスク装置からの読
み出しデータとキャッシュバッファからの読み出しデー
タのいづれかを選択してホスト計算機に送るためのデー
タマルチプレクサと、前記ステータステーブルの内容か
らデータマルチプレクサの制御信号を生成するスイッチ
制御回路を備えることにより連続した複数ブロックの読
み出し要求を受けた場合においてステージング動作を行
うことなくホスト計算機へデータを転送するようにした
ものである。
【００２４】第７の発明に係わるディスクキャッシュ制
御装置は、ストアインで且つセットアソシエイティブ方
式のディスクキャッシュ制御装置において、ホスト計算
機からのライトデータ及びディスク装置からのステージ
ングデータをブロック単位でセットとウェイによる二次
元配列形式で格納しておくキャッシュバッファと、前記
キャッシュバッファ上に指定されたデータブロックが存
在するか否かをブロック単位で判定するキャッシュ判定
回路と、前記キャッシュバッファと同一のブロック構成
を有し、キャッシュバッファを構成する各ブロックにデ
ータが書き込まれているか否かを示すバリッド・フラグ
とキャッシュバッファ上のデータブロックの内容とディ
スク装置内のデータが一致しているか否かを示すダーテ
ィ・フラグとキャッシュブロックデータのディスク装置
上におけるデータ位置を示すアドレス情報から成るステ
ータステーブルと、前記キャッシュブロック内における
データを指定するデータカウンタと、前記キャッシュブ
ロック及び前記ステータステーブルを二次元配列のセッ
ト単位で指定し前記データカウンタからの桁上がり信号
によりカウントするブロックカウンタと、前記キャッシ
ュブロック及び前記ステータステーブルを二次元配列の
ウェイ単位で指定しマイクロプロセッサからの指示でカ
ウントするウェイカウンタと、非同期ライトバック制御
部を備え、前記非同期ライトバック制御部は、セットア
ソシエイティブ方式を構成するセットとウエイによる２
次元構造においてセット数に対応したフラグ数を有する
ライトバック情報と、前記ライトバック情報の退避情報
と、あるセット内にダーティブロックが一定量以上蓄積
された場合に起動されるセットライトバックと、ホスト
計算機からのキャッシュミスヒットによるディスクアク
セスを監視し該ディスクアクセスが一定期間発生してい
ない状態で起動されるタイマライトバックのいづれかに
基づくライトバック処理起動時にセットされる非同期起
動情報と、経過時間を計時し、キャッシュミスヒットに
よるディスク装置起動時にリセットされ、予め設定され
た時間内に該ディスク起動が行われなかった場合に割り
込みを発生させるリアルタイムクロック回路部と、前記
リアルタイムクロック回路部からの割り込み発生を受け
てセットされるタイマ起動情報と、前記非同期起動情報
のセットを受けてセットライトバックとタイマライトバ
ックに基づくライトバック処理を行う非同期ライトバッ
ク回路を備えるようにしたものである。
御装置は、ストアインで且つセットアソシエイティブ方
式のディスクキャッシュ制御装置において、ホスト計算
機からのライトデータ及びディスク装置からのステージ
ングデータをブロック単位でセットとウェイによる二次
元配列形式で格納しておくキャッシュバッファと、前記
キャッシュバッファ上に指定されたデータブロックが存
在するか否かをブロック単位で判定するキャッシュ判定
回路と、前記キャッシュバッファと同一のブロック構成
を有し、キャッシュバッファを構成する各ブロックにデ
ータが書き込まれているか否かを示すバリッド・フラグ
とキャッシュバッファ上のデータブロックの内容とディ
スク装置内のデータが一致しているか否かを示すダーテ
ィ・フラグとキャッシュブロックデータのディスク装置
上におけるデータ位置を示すアドレス情報から成るステ
ータステーブルと、前記キャッシュブロック内における
データを指定するデータカウンタと、前記キャッシュブ
ロック及び前記ステータステーブルを二次元配列のセッ
ト単位で指定し前記データカウンタからの桁上がり信号
によりカウントするブロックカウンタと、前記キャッシ
ュブロック及び前記ステータステーブルを二次元配列の
ウェイ単位で指定しマイクロプロセッサからの指示でカ
ウントするウェイカウンタと、非同期ライトバック制御
部を備え、前記非同期ライトバック制御部は、セットア
ソシエイティブ方式を構成するセットとウエイによる２
次元構造においてセット数に対応したフラグ数を有する
ライトバック情報と、前記ライトバック情報の退避情報
と、あるセット内にダーティブロックが一定量以上蓄積
された場合に起動されるセットライトバックと、ホスト
計算機からのキャッシュミスヒットによるディスクアク
セスを監視し該ディスクアクセスが一定期間発生してい
ない状態で起動されるタイマライトバックのいづれかに
基づくライトバック処理起動時にセットされる非同期起
動情報と、経過時間を計時し、キャッシュミスヒットに
よるディスク装置起動時にリセットされ、予め設定され
た時間内に該ディスク起動が行われなかった場合に割り
込みを発生させるリアルタイムクロック回路部と、前記
リアルタイムクロック回路部からの割り込み発生を受け
てセットされるタイマ起動情報と、前記非同期起動情報
のセットを受けてセットライトバックとタイマライトバ
ックに基づくライトバック処理を行う非同期ライトバッ
ク回路を備えるようにしたものである。
【００２５】第８の発明は、第７の発明におけるディス
クキャッシュ制御装置において、前記キャッシュ判定回
路はライトバック回数算出部とを有し、前記ライトバッ
ク回数算出部は、ホスト計算機からのライトアクセス時
においてキャッシュブロック上のリプレース対象ブロッ
クでライトバック動作が必要な場合に該ライトバック動
作回数をカウントし、該カウント数が基準値を越える場
合にヒットブロックを無効化して直接ディスク装置へ書
込み処理するようにしたものである。
クキャッシュ制御装置において、前記キャッシュ判定回
路はライトバック回数算出部とを有し、前記ライトバッ
ク回数算出部は、ホスト計算機からのライトアクセス時
においてキャッシュブロック上のリプレース対象ブロッ
クでライトバック動作が必要な場合に該ライトバック動
作回数をカウントし、該カウント数が基準値を越える場
合にヒットブロックを無効化して直接ディスク装置へ書
込み処理するようにしたものである。
【００２６】第９の発明は、第８の発明におけるディス
クキャッシュ制御装置において、前記キャッシュバッフ
ァはリードデータ格納専用エリアとリードデータおよび
ライトデータのいずれをも格納できる汎用エリアに分割
されたセットアソシエイティブ方式ストアインキャッシ
ュバッファ構成を有し、キャッシュブロック上のリプレ
ース対象ブロックにおいてライトバックが発生するか否
かを判定し、該ライトバックが発生する場合はキャッシ
ュバッファ上の格納エリアをリードデータ専用のウエイ
に指定した後ステージング処理を行うようにしたもので
ある。
クキャッシュ制御装置において、前記キャッシュバッフ
ァはリードデータ格納専用エリアとリードデータおよび
ライトデータのいずれをも格納できる汎用エリアに分割
されたセットアソシエイティブ方式ストアインキャッシ
ュバッファ構成を有し、キャッシュブロック上のリプレ
ース対象ブロックにおいてライトバックが発生するか否
かを判定し、該ライトバックが発生する場合はキャッシ
ュバッファ上の格納エリアをリードデータ専用のウエイ
に指定した後ステージング処理を行うようにしたもので
ある。
【００２７】
【作用】この発明によるディスクキャッシュ制御装置
は、キャッシュブロックおよびディスク装置からのデー
タ読み出し転送処理と、ブロックカウンタで指示される
次ブロックに相当するキャッシュブロックのヒット・ミ
スヒットのキャッシュ判定処理を並行して行う。
は、キャッシュブロックおよびディスク装置からのデー
タ読み出し転送処理と、ブロックカウンタで指示される
次ブロックに相当するキャッシュブロックのヒット・ミ
スヒットのキャッシュ判定処理を並行して行う。
【００２８】また、この発明によるディスクキャッシュ
制御装置は、ディスク装置からの読み出しデータをキャ
ッシュバッファにステージングする際、キャッシュヒッ
ト／ミスヒット結果をキャッシュバッファに対する書き
込み許可信号として使用し、ブロック単位でキャッシュ
バッファのヒットブロックに対する書き込み抑制制御を
行なう。
制御装置は、ディスク装置からの読み出しデータをキャ
ッシュバッファにステージングする際、キャッシュヒッ
ト／ミスヒット結果をキャッシュバッファに対する書き
込み許可信号として使用し、ブロック単位でキャッシュ
バッファのヒットブロックに対する書き込み抑制制御を
行なう。
【００２９】また、この発明によるディスクキャッシュ
制御装置は、キャッシュのヒット、ミスヒットの判定結
果を用いてスイッチ回路を制御し、キャッシュバッファ
およびディスク装置からのデータの流れをブロック単位
で切り替え制御するようにし、キャッシュバッファ上に
おけるヒット、ミスヒットブロックが不連続に存在して
いても、一回の起動による連続データと見なしてホスト
計算機に対しデータ転送する。
制御装置は、キャッシュのヒット、ミスヒットの判定結
果を用いてスイッチ回路を制御し、キャッシュバッファ
およびディスク装置からのデータの流れをブロック単位
で切り替え制御するようにし、キャッシュバッファ上に
おけるヒット、ミスヒットブロックが不連続に存在して
いても、一回の起動による連続データと見なしてホスト
計算機に対しデータ転送する。
【００３０】また、この発明によるディスクキャッシュ
制御装置は、あるセット内にダーティブロックが一定量
以上蓄積された時点でホスト計算機からのアクセスとは
非同期にライトバック処理を行う。さらに、ディスク装
置に対するアクセス状況を常時タイマーにより監視し、
キャッシュバッファ上のダーティブロックがある程度ま
とまった時点で非同期ライトバック処理を行うことでデ
ィスク装置に対する一括書き出し処理を行う。
制御装置は、あるセット内にダーティブロックが一定量
以上蓄積された時点でホスト計算機からのアクセスとは
非同期にライトバック処理を行う。さらに、ディスク装
置に対するアクセス状況を常時タイマーにより監視し、
キャッシュバッファ上のダーティブロックがある程度ま
とまった時点で非同期ライトバック処理を行うことでデ
ィスク装置に対する一括書き出し処理を行う。
【００３１】さらに、この発明によるディスクキャッシ
ュ制御装置は、ライトデータをキャッシュバッファ上に
置く場合において、バッファブロックのリプレースが一
定回数以上発生する時は、キャッシュバッファ上でヒッ
トしているブロックを無効化し、ダーティブロックを残
すことなく直接ディスク装置へライトする。
ュ制御装置は、ライトデータをキャッシュバッファ上に
置く場合において、バッファブロックのリプレースが一
定回数以上発生する時は、キャッシュバッファ上でヒッ
トしているブロックを無効化し、ダーティブロックを残
すことなく直接ディスク装置へライトする。
【００３２】さらに、この発明によるディスクキャッシ
ュ制御装置は、キャッシュバッファをリード専用エリア
とリード・ライトデータのいづれも置ける汎用エリアに
分割して管理し、ライトバックが発生する場合にはリー
ド専用エリアにウエイを指定してステージングを行うよ
うにする。
ュ制御装置は、キャッシュバッファをリード専用エリア
とリード・ライトデータのいづれも置ける汎用エリアに
分割して管理し、ライトバックが発生する場合にはリー
ド専用エリアにウエイを指定してステージングを行うよ
うにする。
【００３３】
実施例１．本発明の第一の実施例を、図１乃至図４に基
づいて説明する。図１は、本発明の一実施例を示すため
のダイレクトマッピング方式のストアイン型ディスクキ
ャッシュ制御装置のブロック図である。図２は、動作の
タイミングを示すタイミングチャートである。図３は、
ステ−タステーブルの構造を説明する図である。図４
は、ステ−タステーブルの内容を示す図である。
づいて説明する。図１は、本発明の一実施例を示すため
のダイレクトマッピング方式のストアイン型ディスクキ
ャッシュ制御装置のブロック図である。図２は、動作の
タイミングを示すタイミングチャートである。図３は、
ステ−タステーブルの構造を説明する図である。図４
は、ステ−タステーブルの内容を示す図である。
【００３４】図１において、１はホスト計算機、２はス
トアイン型ディスクキャッシュ制御装置、３はディスク
装置、６はホスト計算機１からのストアデータ及びディ
スク装置３からのステージングデータを一次元配列形式
のブロック単位で格納しておくキャッシュバッファであ
る。７は図４に示すようにヒット判定を行うためのブロ
ックアドレスとブロックのデータ状態を示す２種類の状
態フラグから構成されたステ−タステーブルである。こ
こで、２種類の状態フラグとは、キャッシュバッファ６
にデータが書き込まれていることを示すバリッド・フラ
グとキャッシュバッファ６の内容と該当ディスク装置内
のデータが異なっていることを示すダーティフラグであ
る。
トアイン型ディスクキャッシュ制御装置、３はディスク
装置、６はホスト計算機１からのストアデータ及びディ
スク装置３からのステージングデータを一次元配列形式
のブロック単位で格納しておくキャッシュバッファであ
る。７は図４に示すようにヒット判定を行うためのブロ
ックアドレスとブロックのデータ状態を示す２種類の状
態フラグから構成されたステ−タステーブルである。こ
こで、２種類の状態フラグとは、キャッシュバッファ６
にデータが書き込まれていることを示すバリッド・フラ
グとキャッシュバッファ６の内容と該当ディスク装置内
のデータが異なっていることを示すダーティフラグであ
る。
【００３５】１０は、ディスク装置３のアクセス位置の
データがキャッシュバッファ６のデータブロックに存在
するか否かをブロック単位で判定するためのキャッシュ
判定回路である。１１はホスト計算機１からのアクセス
要求を解析し、各制御回路に対し指示を与えるマイクロ
プロセッサである。１２はディスク装置３に対する読み
書き及びデータ授受を制御するディスク制御ＬＳＩ、５
はキャッシュバッファ６の一次元配列に分割されたブロ
ック内をバイト単位で指定するデータカウンタである。
４はキャッシュバッファ６及びステ−タステーブル７を
ブロック単位で指定するセットカウンタである。９はセ
ットカウンタ４の値をキャッシュバッファ６用に一時保
存するアドレスラッチである。１３はホスト計算機１か
らディスク装置３に対するアクセス要求及びデータの授
受を行うホストアダプタであり、２２は転送要求信号を
発生させる転送要求回路である。
データがキャッシュバッファ６のデータブロックに存在
するか否かをブロック単位で判定するためのキャッシュ
判定回路である。１１はホスト計算機１からのアクセス
要求を解析し、各制御回路に対し指示を与えるマイクロ
プロセッサである。１２はディスク装置３に対する読み
書き及びデータ授受を制御するディスク制御ＬＳＩ、５
はキャッシュバッファ６の一次元配列に分割されたブロ
ック内をバイト単位で指定するデータカウンタである。
４はキャッシュバッファ６及びステ−タステーブル７を
ブロック単位で指定するセットカウンタである。９はセ
ットカウンタ４の値をキャッシュバッファ６用に一時保
存するアドレスラッチである。１３はホスト計算機１か
らディスク装置３に対するアクセス要求及びデータの授
受を行うホストアダプタであり、２２は転送要求信号を
発生させる転送要求回路である。
【００３６】次に動作について説明する。図１におい
て、ディスクキャッシュ制御装置２は、ディスク装置３
に対するホスト計算機１からのアクセス要求をホストア
ダプタ１３で受信し、その内容をマイクロプロセッサ１
１に伝える。マイクロプロセッサ１１では、ホスト計算
機１からの要求内容を解析し、それがディスク装置３に
対する読み出し要求であればディスク装置３に対する転
送ブロック長とディスクアドレスをホスト計算機１の要
求内容から取り出し、取り出された転送ブロック長を転
送要求回路２２に書き込む。また、マイクロプロセッサ
１１は図３で示す様に、ディスクアドレスをキャッシュ
バッファ６とステ−タステーブル７をブロック単位で指
定するための下位アドレス（これをセット・アドレスと
呼ぶ）と、キャッシュ・ヒット判定を行うための上位ア
ドレス（これをブロックアドレスと呼ぶ）とに分け、セ
ットアドレスをセットカウンタ４に書き込み、ブロック
アドレスを比較データＡとしてキャッシュ判定回路１０
にそれぞれ書き込む。ここでは例として、転送ブロック
長＝３，ディスクアドレスがセットアドレス＝０，とブ
ロックアドレス＝５に分解されたとして説明する。
て、ディスクキャッシュ制御装置２は、ディスク装置３
に対するホスト計算機１からのアクセス要求をホストア
ダプタ１３で受信し、その内容をマイクロプロセッサ１
１に伝える。マイクロプロセッサ１１では、ホスト計算
機１からの要求内容を解析し、それがディスク装置３に
対する読み出し要求であればディスク装置３に対する転
送ブロック長とディスクアドレスをホスト計算機１の要
求内容から取り出し、取り出された転送ブロック長を転
送要求回路２２に書き込む。また、マイクロプロセッサ
１１は図３で示す様に、ディスクアドレスをキャッシュ
バッファ６とステ−タステーブル７をブロック単位で指
定するための下位アドレス（これをセット・アドレスと
呼ぶ）と、キャッシュ・ヒット判定を行うための上位ア
ドレス（これをブロックアドレスと呼ぶ）とに分け、セ
ットアドレスをセットカウンタ４に書き込み、ブロック
アドレスを比較データＡとしてキャッシュ判定回路１０
にそれぞれ書き込む。ここでは例として、転送ブロック
長＝３，ディスクアドレスがセットアドレス＝０，とブ
ロックアドレス＝５に分解されたとして説明する。
【００３７】図３で示す様に、セットカウンタ４に書き
込まれたセットアドレスは、一次元配列化されたステ−
タステーブル７の何れか一つのブロックを指し示す。そ
の結果、ステ−タステーブル７からはブロック０のステ
ータスとしてセットカウンタ４にて指定されたブロック
のステ−タス内容が出力される。ここで例えば、ステ−
タステーブル７の状態が、図４で示す様な内容であった
と仮定すると、セットカウンタ４には先頭のセットアド
レスとして”０”が書き込まれているので、セットアド
レス”０”に相当するデータ（ブロックアドレス＝５、
バリッドフラグ＝１）が出力される。出力されたデータ
は、図１及び図３で示すように比較データＢとしてキャ
ッシュ判定回路１０に伝えられる。キャッシュ判定回路
１０では、既に書き込まれている比較データＡ（ディス
クアドレスの上位データに相当するブロックアドレス＝
５）と、ステ−タステーブル７のセットアドレス”０”
から読み出された比較データＢを用いてキャッシュのヒ
ット／ミスヒット判定が開始される。判定は、比較デー
タＢ内のバリッド・フラグが”１”（有効）を示し、且
つ、同比較データＢ内のブロックアドレスと比較データ
Ａのブロックアドレスが一致している場合にヒットと判
定し、比較データＡと比較データＢのブロックアドレス
が不一致の場合、及び、比較データＢ内のバリッド・フ
ラグが”０”（無効）を示している場合にはミスヒット
と判定する。以上のことから、この例ではキャッシュ判
定回路１０の比較データＢ内のバリッド・フラグは図４
で示すように１（有効）を示しており、比較データＡと
比較データＢのブロックアドレスが共に”５”で一致し
ている為、ヒットと判定される。
込まれたセットアドレスは、一次元配列化されたステ−
タステーブル７の何れか一つのブロックを指し示す。そ
の結果、ステ−タステーブル７からはブロック０のステ
ータスとしてセットカウンタ４にて指定されたブロック
のステ−タス内容が出力される。ここで例えば、ステ−
タステーブル７の状態が、図４で示す様な内容であった
と仮定すると、セットカウンタ４には先頭のセットアド
レスとして”０”が書き込まれているので、セットアド
レス”０”に相当するデータ（ブロックアドレス＝５、
バリッドフラグ＝１）が出力される。出力されたデータ
は、図１及び図３で示すように比較データＢとしてキャ
ッシュ判定回路１０に伝えられる。キャッシュ判定回路
１０では、既に書き込まれている比較データＡ（ディス
クアドレスの上位データに相当するブロックアドレス＝
５）と、ステ−タステーブル７のセットアドレス”０”
から読み出された比較データＢを用いてキャッシュのヒ
ット／ミスヒット判定が開始される。判定は、比較デー
タＢ内のバリッド・フラグが”１”（有効）を示し、且
つ、同比較データＢ内のブロックアドレスと比較データ
Ａのブロックアドレスが一致している場合にヒットと判
定し、比較データＡと比較データＢのブロックアドレス
が不一致の場合、及び、比較データＢ内のバリッド・フ
ラグが”０”（無効）を示している場合にはミスヒット
と判定する。以上のことから、この例ではキャッシュ判
定回路１０の比較データＢ内のバリッド・フラグは図４
で示すように１（有効）を示しており、比較データＡと
比較データＢのブロックアドレスが共に”５”で一致し
ている為、ヒットと判定される。
【００３８】ヒット／ミスヒットのキャッシュ判定が完
了すると、図２で示す判定完了信号５３がセットされる
と共に、ヒット／ミスヒット判定結果が、ディスク制御
ＬＳＩ１２へ伝達される。キャッシュのヒット／ミスヒ
ット判定完了信号５３がセットされ、かつデータカウン
タ５の内容がゼロである事を示すカウントゼロ信号５７
がセットされていれば、図２で示す様にセットカウンタ
４の内容がアドレスラッチ９にコピーされる。ここまで
の動作で、アドレスラッチ９とデータカウンタ５によ
り、キャッシュバッファ６に対する先頭ブロックのアク
セスアドレスが確定し、ディスク制御装置からのデータ
転送待ちの処理が完了となる。次に、転送要求回路２２
は、同回路に書き込まれた転送ブロック長がゼロ以外
で、キャッシュ判定完了信号がセットされているとディ
スク制御装置１２に対し転送要求信号５８を発行する。
ディスク制御ＬＳＩ１２はキャッシュ判定回路１０から
の判定結果を取り込み、ヒットであればアドレスラッチ
９とデータカウンタ５により指定されたキャッシュバッ
ファの内容をホストアダプタへ転送し、ミスヒットであ
ればディスク装置からのデータをホストアダプタへ転送
する。本動作例では、先頭ブロックがヒットと判定され
ていた為、図２の”データ転送”が示す様にキャッシュ
転送となる。この間、データカウンタ５は、ディスク制
御ＬＳＩ１２から出力されるデータ転送同期信号５６を
受け、カウントアップを行いキャッシュバッファ６に対
するアクセスアドレスを順次更新すると共に、カウント
ゼロ信号５７がリセットされる。
了すると、図２で示す判定完了信号５３がセットされる
と共に、ヒット／ミスヒット判定結果が、ディスク制御
ＬＳＩ１２へ伝達される。キャッシュのヒット／ミスヒ
ット判定完了信号５３がセットされ、かつデータカウン
タ５の内容がゼロである事を示すカウントゼロ信号５７
がセットされていれば、図２で示す様にセットカウンタ
４の内容がアドレスラッチ９にコピーされる。ここまで
の動作で、アドレスラッチ９とデータカウンタ５によ
り、キャッシュバッファ６に対する先頭ブロックのアク
セスアドレスが確定し、ディスク制御装置からのデータ
転送待ちの処理が完了となる。次に、転送要求回路２２
は、同回路に書き込まれた転送ブロック長がゼロ以外
で、キャッシュ判定完了信号がセットされているとディ
スク制御装置１２に対し転送要求信号５８を発行する。
ディスク制御ＬＳＩ１２はキャッシュ判定回路１０から
の判定結果を取り込み、ヒットであればアドレスラッチ
９とデータカウンタ５により指定されたキャッシュバッ
ファの内容をホストアダプタへ転送し、ミスヒットであ
ればディスク装置からのデータをホストアダプタへ転送
する。本動作例では、先頭ブロックがヒットと判定され
ていた為、図２の”データ転送”が示す様にキャッシュ
転送となる。この間、データカウンタ５は、ディスク制
御ＬＳＩ１２から出力されるデータ転送同期信号５６を
受け、カウントアップを行いキャッシュバッファ６に対
するアクセスアドレスを順次更新すると共に、カウント
ゼロ信号５７がリセットされる。
【００３９】図２で示す様に、アドレスラッチ９はディ
スク制御ＬＳＩ１２によるデータ転送開始後もデータカ
ウンタ５が、再びカウントゼロ信号５７をセットする迄
同一アドレスを保持する。しかし、セットカウンタ４
は、図２で示す様にカウントゼロ信号５７がリセットさ
れた事を検出してカウントアップし、その結果、図４に
おけるセットアドレス”１”を差し示す事になり、次ブ
ロックのヒット／ミスヒットの判定開始となる。図４で
示す様に、次ブロックではバリッドフラグは”１”（有
効）を示しているが、比較データＡの内容が”５”であ
るのに対して、比較データＢの内容は”８”であり不一
致となってミスヒットと判定される。そして、次ブロッ
クに対するキャッシュヒット／ミスヒット判定を実施し
ている間に、平行して前ブロックのデータ転送が行われ
る。この様にして、ディスク制御装置１２による前ブロ
ックのデータ転送と、次ブロックのヒット／ミスヒット
判定を平行して繰り返す。また、この次ブロックに対す
るキャッシュヒット／ミスヒット判定処理とディスク制
御ＬＳＩ１２による前ブロックのデータ転送処理のくり
返し動作は転送要求回路２２にある転送ブロックカウン
タの内容が、データカウンタ５から出力されるカウント
ゼロ信号５７を受けカウントダウンされ、その内容がゼ
ロになる事によりディスク制御ＬＳＩ１２へ発行されて
いた転送要求信号５８の送出が抑制されて停止する。
スク制御ＬＳＩ１２によるデータ転送開始後もデータカ
ウンタ５が、再びカウントゼロ信号５７をセットする迄
同一アドレスを保持する。しかし、セットカウンタ４
は、図２で示す様にカウントゼロ信号５７がリセットさ
れた事を検出してカウントアップし、その結果、図４に
おけるセットアドレス”１”を差し示す事になり、次ブ
ロックのヒット／ミスヒットの判定開始となる。図４で
示す様に、次ブロックではバリッドフラグは”１”（有
効）を示しているが、比較データＡの内容が”５”であ
るのに対して、比較データＢの内容は”８”であり不一
致となってミスヒットと判定される。そして、次ブロッ
クに対するキャッシュヒット／ミスヒット判定を実施し
ている間に、平行して前ブロックのデータ転送が行われ
る。この様にして、ディスク制御装置１２による前ブロ
ックのデータ転送と、次ブロックのヒット／ミスヒット
判定を平行して繰り返す。また、この次ブロックに対す
るキャッシュヒット／ミスヒット判定処理とディスク制
御ＬＳＩ１２による前ブロックのデータ転送処理のくり
返し動作は転送要求回路２２にある転送ブロックカウン
タの内容が、データカウンタ５から出力されるカウント
ゼロ信号５７を受けカウントダウンされ、その内容がゼ
ロになる事によりディスク制御ＬＳＩ１２へ発行されて
いた転送要求信号５８の送出が抑制されて停止する。
【００４０】本実施例によれば、先頭のブロックを除
き、以降のアクセスブロックに対してはディスク装置の
データ転送時間を利用し、キャッシュのヒット／ミスヒ
ット判定を行う事が出来るためディスク起動までのオー
バーヘッドを最小限に押さえることが可能である。ま
た、ディスク起動までに行うキャッシュのヒット／ミス
ヒット判定は、データ転送要求量に関係なく、先頭の１
ブロックのみである為、ディスク装置起動までの最大時
間保証が可能となる。
き、以降のアクセスブロックに対してはディスク装置の
データ転送時間を利用し、キャッシュのヒット／ミスヒ
ット判定を行う事が出来るためディスク起動までのオー
バーヘッドを最小限に押さえることが可能である。ま
た、ディスク起動までに行うキャッシュのヒット／ミス
ヒット判定は、データ転送要求量に関係なく、先頭の１
ブロックのみである為、ディスク装置起動までの最大時
間保証が可能となる。
【００４１】実施例２．本発明の第２の実施例につい
て、図５及至図７に基づいて説明する。図５は、本発明
の一実施例を示すためのセットアソシエイティブ方式の
ディスクキャッシュ制御装置のブロック図である。図６
は、ホスト計算機からのディスク装置に対するセクタア
ドレスとブロックアドレスの関係を示した図である。図
７は、ウエイカウンタとセットカウンタの動作を示すタ
イミングチャートである。
て、図５及至図７に基づいて説明する。図５は、本発明
の一実施例を示すためのセットアソシエイティブ方式の
ディスクキャッシュ制御装置のブロック図である。図６
は、ホスト計算機からのディスク装置に対するセクタア
ドレスとブロックアドレスの関係を示した図である。図
７は、ウエイカウンタとセットカウンタの動作を示すタ
イミングチャートである。
【００４２】図５において、４はキャッシュバッファ６
及びステ−タステーブル７を二次元配列のセット列単位
で指定し、データカウンタ５からのカウントゼロ信号５
７によりカウントするセットカウンタである。８はキャ
ッシュバッファ６及びステ−タステーブル７を二次元配
列のウエイ列単位で指定するためのウエイカウンタであ
る。６はディスク装置３からのステージングデータをブ
ロック単位で格納しておくキャッシュバッファであり、
図６で示すようにセットカウンタ４及び、ウエイカウン
タ８によりブロック単位で二元配列化された構造を有す
る。７はキャッシュのヒット／ミスヒット判定を行うた
めのブロックアドレスとブロックのデータ状態を示す状
態フラグから構成されるステ−タステーブルであり、図
６で示すようにキャッシュバッファ６と同様にブロック
カウンタ４及び、ウエイカウンタ８によりブロック単位
で二次元配列化された構造を有する。その他の構成要素
は、図１と同様である。
及びステ−タステーブル７を二次元配列のセット列単位
で指定し、データカウンタ５からのカウントゼロ信号５
７によりカウントするセットカウンタである。８はキャ
ッシュバッファ６及びステ−タステーブル７を二次元配
列のウエイ列単位で指定するためのウエイカウンタであ
る。６はディスク装置３からのステージングデータをブ
ロック単位で格納しておくキャッシュバッファであり、
図６で示すようにセットカウンタ４及び、ウエイカウン
タ８によりブロック単位で二元配列化された構造を有す
る。７はキャッシュのヒット／ミスヒット判定を行うた
めのブロックアドレスとブロックのデータ状態を示す状
態フラグから構成されるステ−タステーブルであり、図
６で示すようにキャッシュバッファ６と同様にブロック
カウンタ４及び、ウエイカウンタ８によりブロック単位
で二次元配列化された構造を有する。その他の構成要素
は、図１と同様である。
【００４３】次に動作について説明する。図５におい
て、実施例１と同様にしてディスクキャッシュ制御装置
２は、ディスク装置３に対するホスト計算機１からのデ
ータ読み出し要求をホストアダプタ１３で受信し、その
内容をマイクロプロセッサ１１に伝える。マイクロプロ
セッサ１１は、ホスト計算機要求から取り出した転送ブ
ロック長を、転送要求回路２２に書込む。さらにマイク
ロプロセッサ１１は、ホスト計算機要求からディスクア
ドレスを取り出した後、図６で示すようにステータステ
ーブル７をセット列単位で指定するためのセットアドレ
スをセットカウンタ４に書き込み、キャッシュ・ヒット
判定を行うための上位アドレスを比較データＡとしてキ
ャッシュ判定回路１０に書き込む。図７で示す様にセッ
トカウンタ４の内容がマイクロプロセッサ１１によりセ
ットされると、ウエイカウンタ８はゼロに初期化され
る。この結果、図６で示す様にセットカウンタ４ならび
にウエイカウンタ８により、二次元配列化されたステー
タステーブル７のブロック位置が決定され、そのテーブ
ル内容が比較データＢとしてキャッシュ判定回路１０に
伝達される。キャッシュ判定回路１０では、既に書き込
まれている比較データＡと、ステータステーブル７から
読み出された比較データＢを用いてキャッシュのヒット
／ミスヒット判定が開始される。判定基準は、比較デー
タＢ内のバリット・フラグが有効を示し、且つ、比較デ
ータＢ内のブロックアドレスと比較データＡのブロック
アドレスが一致している場合をヒットと判定し、比較デ
ータＡと比較データＢのブロックアドレスが不一致の場
合及び、比較データＢ内のバリッド・フラグが無効を示
している場合にはミスヒットと判定する。キャッシュ判
定回路１０によるヒット／ミスヒットのキャッシュ判定
が完了すると、判定結果信号５９と共にキャッシュ判定
完了信号５３が出力される。ウエイカウンタ８では、図
７で示す様に伝達された判定結果信号５９がミスヒット
を意味していた場合には、次のセットに格納されている
データのヒット／ミスヒット判定を実施するために、ウ
エイカウンタ８のカウントをアップさせる。一方、伝達
された判定結果信号５９がヒットを意味していた場合に
はキャッシュ判定完了信号５３に同期して、転送要求回
路２２に対しウエイ確定信号６０を送出すると同時に、
現在のウエイカウンタ８の内容とセットカウンタ４の内
容をアドレスラッチ９へコピーする。転送要求回路２２
では、同回路に書き込まれた転送ブロックカウントがゼ
ロ以外で、ウエイ確定信号６０がセットされているとデ
ィスク制御装置１２に対し転送要求信号５８を発行す
る。ディスク制御装置１２は、キャッシュ判定回路１０
からの判定結果信号５９を取り込み、ヒットであればア
ドレスラッチ９並びにウエイカウンタ８とデータカウン
タ５により指定されたキャッシュブロックの内容をホス
トアダプタ１３へ転送する。一方、ミスヒットで有れば
ディスク装置からのデータをホストアダプタへ転送す
る。この様にして、キャッシュ判定回路１０からの結果
がミスヒットであれば次のウエイを指定し、ヒット判定
が出るまでウエイの変更を繰り返す。但し、すべてのウ
エイに関して判定結果がミスヒットであった場合には、
最終ウエイの評価が完了した時点でヒット時と同様に、
転送要求回路２２に対しウエイ確定信号６０をセットす
る。この時、ウエイ確定がヒットによるものか、または
全ウエイ・ミスヒットによるものかの区別は、図５で示
す転送要求信号５８がセットされた時に発行されている
キャッシュ判定回路１０からの判定結果信号５９を用い
ることによって判別可能である。
て、実施例１と同様にしてディスクキャッシュ制御装置
２は、ディスク装置３に対するホスト計算機１からのデ
ータ読み出し要求をホストアダプタ１３で受信し、その
内容をマイクロプロセッサ１１に伝える。マイクロプロ
セッサ１１は、ホスト計算機要求から取り出した転送ブ
ロック長を、転送要求回路２２に書込む。さらにマイク
ロプロセッサ１１は、ホスト計算機要求からディスクア
ドレスを取り出した後、図６で示すようにステータステ
ーブル７をセット列単位で指定するためのセットアドレ
スをセットカウンタ４に書き込み、キャッシュ・ヒット
判定を行うための上位アドレスを比較データＡとしてキ
ャッシュ判定回路１０に書き込む。図７で示す様にセッ
トカウンタ４の内容がマイクロプロセッサ１１によりセ
ットされると、ウエイカウンタ８はゼロに初期化され
る。この結果、図６で示す様にセットカウンタ４ならび
にウエイカウンタ８により、二次元配列化されたステー
タステーブル７のブロック位置が決定され、そのテーブ
ル内容が比較データＢとしてキャッシュ判定回路１０に
伝達される。キャッシュ判定回路１０では、既に書き込
まれている比較データＡと、ステータステーブル７から
読み出された比較データＢを用いてキャッシュのヒット
／ミスヒット判定が開始される。判定基準は、比較デー
タＢ内のバリット・フラグが有効を示し、且つ、比較デ
ータＢ内のブロックアドレスと比較データＡのブロック
アドレスが一致している場合をヒットと判定し、比較デ
ータＡと比較データＢのブロックアドレスが不一致の場
合及び、比較データＢ内のバリッド・フラグが無効を示
している場合にはミスヒットと判定する。キャッシュ判
定回路１０によるヒット／ミスヒットのキャッシュ判定
が完了すると、判定結果信号５９と共にキャッシュ判定
完了信号５３が出力される。ウエイカウンタ８では、図
７で示す様に伝達された判定結果信号５９がミスヒット
を意味していた場合には、次のセットに格納されている
データのヒット／ミスヒット判定を実施するために、ウ
エイカウンタ８のカウントをアップさせる。一方、伝達
された判定結果信号５９がヒットを意味していた場合に
はキャッシュ判定完了信号５３に同期して、転送要求回
路２２に対しウエイ確定信号６０を送出すると同時に、
現在のウエイカウンタ８の内容とセットカウンタ４の内
容をアドレスラッチ９へコピーする。転送要求回路２２
では、同回路に書き込まれた転送ブロックカウントがゼ
ロ以外で、ウエイ確定信号６０がセットされているとデ
ィスク制御装置１２に対し転送要求信号５８を発行す
る。ディスク制御装置１２は、キャッシュ判定回路１０
からの判定結果信号５９を取り込み、ヒットであればア
ドレスラッチ９並びにウエイカウンタ８とデータカウン
タ５により指定されたキャッシュブロックの内容をホス
トアダプタ１３へ転送する。一方、ミスヒットで有れば
ディスク装置からのデータをホストアダプタへ転送す
る。この様にして、キャッシュ判定回路１０からの結果
がミスヒットであれば次のウエイを指定し、ヒット判定
が出るまでウエイの変更を繰り返す。但し、すべてのウ
エイに関して判定結果がミスヒットであった場合には、
最終ウエイの評価が完了した時点でヒット時と同様に、
転送要求回路２２に対しウエイ確定信号６０をセットす
る。この時、ウエイ確定がヒットによるものか、または
全ウエイ・ミスヒットによるものかの区別は、図５で示
す転送要求信号５８がセットされた時に発行されている
キャッシュ判定回路１０からの判定結果信号５９を用い
ることによって判別可能である。
【００４４】以上の動作について以下に具体的に説明す
る。ここでは動作説明上、セットアドレス＝１、ブロッ
クアドレス＝５、転送ブロック長＝２の起動要求があっ
たとする。はじめに起動要求の内容から取り出したセッ
トアドレスならびにブロックアドレスをそれぞれセット
カウンタ４及びキャッシュ判定回路１０の比較データＡ
に書き込む。すると図７で示す様に、ウエイカウンタ８
は、セットカウンタ４の内容がマイクロプロセッサ１１
により更新されると同時に、初期化（ゼロ）される。こ
の時点でセットカウンタ４とウエイカウンタ８は、各々
セットアドレス＝１，ウエイアドレス＝０となり、図６
で示すステータステーブル７は、セット列が”１”でウ
エイ列が”０”のブロック位置が指定される。ステータ
ステーブル７の各ブロックには図６で示すデータがセッ
トされていたとする。この結果、ステータステーブル７
から読み出されてきた内容は、ブロックアドレス＝０、
バリッドフラグ＝１（有効）となる。読み出されたデー
タは、比較データＢとしてキャッシュ判定回路１０に伝
えられる。図６で示すように、現在キャッシュ判定回路
１０の比較データＢ内のバリッド・フラグは１（有効）
を示しているが、比較データＡと比較データＢのブロッ
クアドレスが”５”と”０”であり不一致となるため、
図７で示す様にキャッシュ判定結果５９はミスヒットな
る。このため、キャッシュ判定完了信号５３に同期して
ウエイカウンタ８がカウント・アップされてウエイ＝１
となり、次ウエイに対するキャッシュ判定が開始され
る。セット＝１，ウエイ＝１のステータステーブル内容
は、図６で示す様にブロックアドレス＝５、バリッドフ
ラグ＝１（有効）でキャッシュ判定回路１０による判定
結果は「ヒット」となる。 この結果、図７で示す様に
キャッシュ判定完了信号５３に同期してセットカウンタ
４とウエイカウンタ８の内容がアドレスラッチ９にコピ
ーされ、同時にウエイ確定信号６０が出力される。転送
要求回路２２に書き込まれた転送ブロックカウントは、
ゼロ以外であるためウエイ確定信号６０を転送要求回路
２２が受け取ると図７で示す転送要求信号５８が出力さ
れる。ディスク制御装置１２は、転送要求信号５８を受
け取るとキャッシュ判定回路１０からの判定結果信号５
９を取り込み、キャッシュ判定結果信号５９がヒットを
示しているためキャッシュ転送が開始される。ディスク
制御装置１２による転送が開始されると、データカウン
タ５はデータ転送同期信号５６により順次カウントアッ
プされ、図７で示す様にデータカウンタ５から出力され
ていたカウントゼロ信号５７がリセットされる。このカ
ウントゼロ信号５７のリセットに同期してセットカウン
タ４がカウントアップされ、同時にウエイカウンタ８が
リセットされる。これにより、キャッシュ判定のために
読み出されるステータステーブル７の対象は、セット１
の列からセット２列に切り替わる。キャッシュ判定回路
１０では、図７で示す様にセットアドレス＝２，ウエイ
アドレス＝０のステータステーブルの内容を判定する。
判定は比較データＡと比較データＢのブロックアドレス
が各々”５”と”０”となるためミスヒットなり、図７
で示す様にウエイカウンタ８の内容がカウントアップさ
れ、次のウエイに対するヒット判定が開始される。ウエ
イ＝１に対しては、図６で示す様にバリッドフラグが無
効を示しているので、判定結果はミスヒットとなり、ウ
エイカウンタ８の内容が再びカウントアップされ、ウエ
イ＝２となる。ウエイ＝２も、前記ウエイと同様にバリ
ッドフラグが無効を示しているので、判定結果はミスヒ
ットとなる。ここで、図６の例ではウエイ＝２が最終ウ
エイであるため、強制的にウエイ確定信号６０が出力さ
れる。ウエイ確定信号６０が出力されると、図７で示す
様に転送要求回路２２に書き込まれた転送ブロックカウ
ントは、ゼロ以外（”１”）を示しているため、転送要
求５８が再び出力される。その後、図７で示すように１
ブロック分のデータ転送完了を示すカウントゼロ信号５
７が再びセットされ、その信号に同期して転送ブロック
長の内容をカウント・ダウンしながらディスクデータ転
送が行われる。
る。ここでは動作説明上、セットアドレス＝１、ブロッ
クアドレス＝５、転送ブロック長＝２の起動要求があっ
たとする。はじめに起動要求の内容から取り出したセッ
トアドレスならびにブロックアドレスをそれぞれセット
カウンタ４及びキャッシュ判定回路１０の比較データＡ
に書き込む。すると図７で示す様に、ウエイカウンタ８
は、セットカウンタ４の内容がマイクロプロセッサ１１
により更新されると同時に、初期化（ゼロ）される。こ
の時点でセットカウンタ４とウエイカウンタ８は、各々
セットアドレス＝１，ウエイアドレス＝０となり、図６
で示すステータステーブル７は、セット列が”１”でウ
エイ列が”０”のブロック位置が指定される。ステータ
ステーブル７の各ブロックには図６で示すデータがセッ
トされていたとする。この結果、ステータステーブル７
から読み出されてきた内容は、ブロックアドレス＝０、
バリッドフラグ＝１（有効）となる。読み出されたデー
タは、比較データＢとしてキャッシュ判定回路１０に伝
えられる。図６で示すように、現在キャッシュ判定回路
１０の比較データＢ内のバリッド・フラグは１（有効）
を示しているが、比較データＡと比較データＢのブロッ
クアドレスが”５”と”０”であり不一致となるため、
図７で示す様にキャッシュ判定結果５９はミスヒットな
る。このため、キャッシュ判定完了信号５３に同期して
ウエイカウンタ８がカウント・アップされてウエイ＝１
となり、次ウエイに対するキャッシュ判定が開始され
る。セット＝１，ウエイ＝１のステータステーブル内容
は、図６で示す様にブロックアドレス＝５、バリッドフ
ラグ＝１（有効）でキャッシュ判定回路１０による判定
結果は「ヒット」となる。 この結果、図７で示す様に
キャッシュ判定完了信号５３に同期してセットカウンタ
４とウエイカウンタ８の内容がアドレスラッチ９にコピ
ーされ、同時にウエイ確定信号６０が出力される。転送
要求回路２２に書き込まれた転送ブロックカウントは、
ゼロ以外であるためウエイ確定信号６０を転送要求回路
２２が受け取ると図７で示す転送要求信号５８が出力さ
れる。ディスク制御装置１２は、転送要求信号５８を受
け取るとキャッシュ判定回路１０からの判定結果信号５
９を取り込み、キャッシュ判定結果信号５９がヒットを
示しているためキャッシュ転送が開始される。ディスク
制御装置１２による転送が開始されると、データカウン
タ５はデータ転送同期信号５６により順次カウントアッ
プされ、図７で示す様にデータカウンタ５から出力され
ていたカウントゼロ信号５７がリセットされる。このカ
ウントゼロ信号５７のリセットに同期してセットカウン
タ４がカウントアップされ、同時にウエイカウンタ８が
リセットされる。これにより、キャッシュ判定のために
読み出されるステータステーブル７の対象は、セット１
の列からセット２列に切り替わる。キャッシュ判定回路
１０では、図７で示す様にセットアドレス＝２，ウエイ
アドレス＝０のステータステーブルの内容を判定する。
判定は比較データＡと比較データＢのブロックアドレス
が各々”５”と”０”となるためミスヒットなり、図７
で示す様にウエイカウンタ８の内容がカウントアップさ
れ、次のウエイに対するヒット判定が開始される。ウエ
イ＝１に対しては、図６で示す様にバリッドフラグが無
効を示しているので、判定結果はミスヒットとなり、ウ
エイカウンタ８の内容が再びカウントアップされ、ウエ
イ＝２となる。ウエイ＝２も、前記ウエイと同様にバリ
ッドフラグが無効を示しているので、判定結果はミスヒ
ットとなる。ここで、図６の例ではウエイ＝２が最終ウ
エイであるため、強制的にウエイ確定信号６０が出力さ
れる。ウエイ確定信号６０が出力されると、図７で示す
様に転送要求回路２２に書き込まれた転送ブロックカウ
ントは、ゼロ以外（”１”）を示しているため、転送要
求５８が再び出力される。その後、図７で示すように１
ブロック分のデータ転送完了を示すカウントゼロ信号５
７が再びセットされ、その信号に同期して転送ブロック
長の内容をカウント・ダウンしながらディスクデータ転
送が行われる。
【００４５】この様に本実施例では、ウエイカウンタを
用いることにより、二次元配列化されたセットアソシエ
イティブ方式のキャッシュに関して、先頭のブロックを
除き、以降のアクセスブロックに対してはディスク装置
のデータ転送時間を利用し、キャッシュのヒット／ミス
ヒット判定を行う事が出来るためディスク起動までのオ
ーバーヘッドを最小限に押さえることが可能である。ま
た、ディスク起動までに行うキャッシュのヒット／ミス
ヒット判定は、データ転送要求量に関係なく、先頭の１
ブロックのみである為、ディスク装置起動までの最大時
間保証が可能となる。
用いることにより、二次元配列化されたセットアソシエ
イティブ方式のキャッシュに関して、先頭のブロックを
除き、以降のアクセスブロックに対してはディスク装置
のデータ転送時間を利用し、キャッシュのヒット／ミス
ヒット判定を行う事が出来るためディスク起動までのオ
ーバーヘッドを最小限に押さえることが可能である。ま
た、ディスク起動までに行うキャッシュのヒット／ミス
ヒット判定は、データ転送要求量に関係なく、先頭の１
ブロックのみである為、ディスク装置起動までの最大時
間保証が可能となる。
【００４６】実施例３．本発明の第３の実施例を、図８
乃至図１１に基づいて説明する。図８は、本発明の一実
施例を示すためのダイレクトマッピング方式ストアイン
型ディスクキャッシュ制御装置のブロック図である。図
９は、ダイレクトマッピング方式での読み出し概略フロ
ーである。図１０は、本実施例におけるステージングの
実行列を示す図である。図１１は、メモリ制御回路の概
略図である。１４はホスト１から連続した複数ブロック
の読み出し要求を受けキャッシュバッファ６へのデータ
書き込み（ステージング動作）動作を行う場合に、キャ
ッシュバッファ６のメモリ書き込み許可信号５４をブロ
ック単位で制御するメモリ制御回路である。その他の構
成要素は、図１で説明したものと同様である。
乃至図１１に基づいて説明する。図８は、本発明の一実
施例を示すためのダイレクトマッピング方式ストアイン
型ディスクキャッシュ制御装置のブロック図である。図
９は、ダイレクトマッピング方式での読み出し概略フロ
ーである。図１０は、本実施例におけるステージングの
実行列を示す図である。図１１は、メモリ制御回路の概
略図である。１４はホスト１から連続した複数ブロック
の読み出し要求を受けキャッシュバッファ６へのデータ
書き込み（ステージング動作）動作を行う場合に、キャ
ッシュバッファ６のメモリ書き込み許可信号５４をブロ
ック単位で制御するメモリ制御回路である。その他の構
成要素は、図１で説明したものと同様である。
【００４７】次に動作について図８、及び図９を中心に
説明する。図８において、ディスクキャッシュ制御装置
２は、ホスト計算機１からのディスク装置３に対するア
クセス要求をホストアダプタ１３で受信し、その内容を
マイクロプロセッサ１１に伝える。マイクロプロセッサ
１１では、ホスト計算機１からの要求内容を解析し、そ
れがディスク読み出し要求であればディスク装置３に対
するセクタアドレスと転送ブロック長を要求内容から取
り出し、転送ブロック長を図８の転送要求回路２２に書
き込むと共に、セクタアドレスを図３で示す様にキャッ
シュバッファ６及びステータステーブル７をブロック単
位で指定するためのセットアドレスとキャッシュヒット
判定を行うためのブロックアドレスとに分けた後、ステ
ップ９９においてブロックアドレスをキャッシュ判定回
路１０に書き込み、次いでステップ１００にてセットア
ドレスをセットカウンタ４に書き込む。
説明する。図８において、ディスクキャッシュ制御装置
２は、ホスト計算機１からのディスク装置３に対するア
クセス要求をホストアダプタ１３で受信し、その内容を
マイクロプロセッサ１１に伝える。マイクロプロセッサ
１１では、ホスト計算機１からの要求内容を解析し、そ
れがディスク読み出し要求であればディスク装置３に対
するセクタアドレスと転送ブロック長を要求内容から取
り出し、転送ブロック長を図８の転送要求回路２２に書
き込むと共に、セクタアドレスを図３で示す様にキャッ
シュバッファ６及びステータステーブル７をブロック単
位で指定するためのセットアドレスとキャッシュヒット
判定を行うためのブロックアドレスとに分けた後、ステ
ップ９９においてブロックアドレスをキャッシュ判定回
路１０に書き込み、次いでステップ１００にてセットア
ドレスをセットカウンタ４に書き込む。
【００４８】次にマイクロプロセッサ１１は、ホスト計
算機からの読み出し要求をもとにキャッシュの状態を評
価し、指定された全てのブロックがヒットであることが
判明した場合には、ステージング処理は不要であるため
ステップ１１３へ移行しキャッシュバッファ６のデータ
をホスト計算機へ転送する。次に、ブロックが全てヒッ
トしなかった場合にはステップ１０３へ移行し、転送ブ
ロック長からキャッシュ・ステージングを行う必要があ
るか否かを判別する。転送ブロック長が、一定長以内で
あれば、ステージング処理となる。実施例３は、このス
テージング時の処理に関するものである。ステップ１０
４では、ステータステーブル７からセットカウンタ４で
指定されたブロックのステータスデータを読み出し、キ
ャッシュ判定回路１０でキャッシュのヒット／ミスヒッ
トの判定を行う。判定結果は、キャッシュ判定結果信号
５９としてメモリ制御回路１４に伝達される。メモリ制
御回路１４は、ステップ１０５とステップ１０６及び１
０７の動作により図１１で示すメモリ制御回路内部のレ
ジスタに、キャッシュ判定結果信号５９を図８には図示
していないが、ラッチ信号としてアドレスラッチ９が書
き変わるタイミングで取り込む。ここで、ステップ１０
６と１０７の違いは、図１１のメモリ制御回路内部レジ
スタが、ステップ１０６ではオフとなり、ステップ１０
７ではオンとなる事である。図１０のセット”０”の例
では、判定結果はミスヒットであるためステップ１０７
へ移行し、図１１のメモリ制御回路内部レジスタはオン
となり書き込み許可状態となる。次に、ステップ１０８
において、ディスク制御装置１２への起動は今回が最初
であるため、ステップ１１６へ分岐する。ステップ１１
６では、図８の転送要求回路２２がキャッシュ判定回路
１０から発行された判定完了信号５３を受け、ディスク
制御ＬＳＩ１２に対し転送要求信号５８を発行する。そ
の後、ステップ１０９においてセットカウンタ４の内容
がアドレスラッチ９へコピーされ、ステップ１１０に
て、ディスク制御ＬＳＩ１２によりディスク装置３から
データ読み出しが開始される。ディスク装置３から読み
出されてきたデータは、ディスク制御ＬＳＩ１２のデー
タ転送同期信号５６に合わせキャッシュバッファ６に送
り込まれる。キャッシュバッファ６に送り込まれたデー
タは、図９のフローチャートには図示していないが図１
１に示すメモリ制御回路内部レジスタがオンであるた
め、データ転送同期信号５６をキャッシュバッファ書き
込み許可信号５４としてキャッシュバッファ６に伝達
し、キャッシュバッファに書き込みが開始される（ステ
ージング処理が実行）。次にステップ１１４にて、セッ
トカウンタ４の内容が加算される。その後再びステップ
１０４にもどり、次のセットに対するヒット／ミスヒッ
ト判定が実施される。図１０のセット”１”の例では、
判定結果はヒットとなる。このため、ステップ１０６へ
移行し図１１のメモリ制御回路内部レジスタはオフとな
り、キャッシュバッファ６への書き込み禁止状態とな
る。ステップ１０８では、前回ステップ１１０でディス
ク装置に対する起動がなされているのでステップ１１１
へ分岐する。ステップ１１１では、ステップ１１０で開
始した前ブロックのデータ転送が完了するまで繰り返さ
れる。転送完了の確認は、データカウンタ５から出力さ
れるカウントゼロ信号５７の検出により行う。前ブロッ
クのデータ転送完了が確認されると、ステップ１１５へ
移行しセットカウンタの加算を行い、ステップ１１２で
全てのブロック長分のステージングが完了したか否かを
確認する。図１０に示す様に、この時点では総てのブロ
ック長転送が完了していないため、ステップ１０９へ移
行し、セット１のセットアドレスがアドレスラッチ９に
コピーされる。その後ステップ１１０でディスク制御Ｌ
ＳＩ１２によるディスク装置からのデータ読み出しが開
始される。図１１のメモリ制御回路内部レジスタはオフ
であるためステップ１１０で読み出されてきたデータ
は、キャッシュバッファ６に伝達されるものの、図１１
で示すキャッシュバッファ書き込み許可信号５４が送出
されないため、キャッシュバッファ６にデータを書き込
めずヒットブロックはもとのデータを保持することとな
る。
算機からの読み出し要求をもとにキャッシュの状態を評
価し、指定された全てのブロックがヒットであることが
判明した場合には、ステージング処理は不要であるため
ステップ１１３へ移行しキャッシュバッファ６のデータ
をホスト計算機へ転送する。次に、ブロックが全てヒッ
トしなかった場合にはステップ１０３へ移行し、転送ブ
ロック長からキャッシュ・ステージングを行う必要があ
るか否かを判別する。転送ブロック長が、一定長以内で
あれば、ステージング処理となる。実施例３は、このス
テージング時の処理に関するものである。ステップ１０
４では、ステータステーブル７からセットカウンタ４で
指定されたブロックのステータスデータを読み出し、キ
ャッシュ判定回路１０でキャッシュのヒット／ミスヒッ
トの判定を行う。判定結果は、キャッシュ判定結果信号
５９としてメモリ制御回路１４に伝達される。メモリ制
御回路１４は、ステップ１０５とステップ１０６及び１
０７の動作により図１１で示すメモリ制御回路内部のレ
ジスタに、キャッシュ判定結果信号５９を図８には図示
していないが、ラッチ信号としてアドレスラッチ９が書
き変わるタイミングで取り込む。ここで、ステップ１０
６と１０７の違いは、図１１のメモリ制御回路内部レジ
スタが、ステップ１０６ではオフとなり、ステップ１０
７ではオンとなる事である。図１０のセット”０”の例
では、判定結果はミスヒットであるためステップ１０７
へ移行し、図１１のメモリ制御回路内部レジスタはオン
となり書き込み許可状態となる。次に、ステップ１０８
において、ディスク制御装置１２への起動は今回が最初
であるため、ステップ１１６へ分岐する。ステップ１１
６では、図８の転送要求回路２２がキャッシュ判定回路
１０から発行された判定完了信号５３を受け、ディスク
制御ＬＳＩ１２に対し転送要求信号５８を発行する。そ
の後、ステップ１０９においてセットカウンタ４の内容
がアドレスラッチ９へコピーされ、ステップ１１０に
て、ディスク制御ＬＳＩ１２によりディスク装置３から
データ読み出しが開始される。ディスク装置３から読み
出されてきたデータは、ディスク制御ＬＳＩ１２のデー
タ転送同期信号５６に合わせキャッシュバッファ６に送
り込まれる。キャッシュバッファ６に送り込まれたデー
タは、図９のフローチャートには図示していないが図１
１に示すメモリ制御回路内部レジスタがオンであるた
め、データ転送同期信号５６をキャッシュバッファ書き
込み許可信号５４としてキャッシュバッファ６に伝達
し、キャッシュバッファに書き込みが開始される（ステ
ージング処理が実行）。次にステップ１１４にて、セッ
トカウンタ４の内容が加算される。その後再びステップ
１０４にもどり、次のセットに対するヒット／ミスヒッ
ト判定が実施される。図１０のセット”１”の例では、
判定結果はヒットとなる。このため、ステップ１０６へ
移行し図１１のメモリ制御回路内部レジスタはオフとな
り、キャッシュバッファ６への書き込み禁止状態とな
る。ステップ１０８では、前回ステップ１１０でディス
ク装置に対する起動がなされているのでステップ１１１
へ分岐する。ステップ１１１では、ステップ１１０で開
始した前ブロックのデータ転送が完了するまで繰り返さ
れる。転送完了の確認は、データカウンタ５から出力さ
れるカウントゼロ信号５７の検出により行う。前ブロッ
クのデータ転送完了が確認されると、ステップ１１５へ
移行しセットカウンタの加算を行い、ステップ１１２で
全てのブロック長分のステージングが完了したか否かを
確認する。図１０に示す様に、この時点では総てのブロ
ック長転送が完了していないため、ステップ１０９へ移
行し、セット１のセットアドレスがアドレスラッチ９に
コピーされる。その後ステップ１１０でディスク制御Ｌ
ＳＩ１２によるディスク装置からのデータ読み出しが開
始される。図１１のメモリ制御回路内部レジスタはオフ
であるためステップ１１０で読み出されてきたデータ
は、キャッシュバッファ６に伝達されるものの、図１１
で示すキャッシュバッファ書き込み許可信号５４が送出
されないため、キャッシュバッファ６にデータを書き込
めずヒットブロックはもとのデータを保持することとな
る。
【００４９】この実施例によればディスク装置３からの
読み出しデータをキャッシュバッファ６にステージング
する際、キャッシュヒット／ミスヒット結果をキャッシ
ュバッファ６に対する書き込み許可信号として使用し、
ブロック単位でキャッシュバッファ６のヒットブロック
に対する書き込み抑制制御を行なうようにしたので、一
括した連続データとしてディスク起動を行うことが可能
となる。また、ディスクアクセスに費される時間の大半
はディスク起動時に発生する「シーク待ち時間」と「回
転待ち時間」であり、ヒットブロックのディスク空読み
を行った場合にアクセス要求のあったデータが不連続な
ために複数回のディスク起動に分割していたものを連続
したデータとして扱える様になり高速なディスクキャッ
シュ制御装置を提供することができる。
読み出しデータをキャッシュバッファ６にステージング
する際、キャッシュヒット／ミスヒット結果をキャッシ
ュバッファ６に対する書き込み許可信号として使用し、
ブロック単位でキャッシュバッファ６のヒットブロック
に対する書き込み抑制制御を行なうようにしたので、一
括した連続データとしてディスク起動を行うことが可能
となる。また、ディスクアクセスに費される時間の大半
はディスク起動時に発生する「シーク待ち時間」と「回
転待ち時間」であり、ヒットブロックのディスク空読み
を行った場合にアクセス要求のあったデータが不連続な
ために複数回のディスク起動に分割していたものを連続
したデータとして扱える様になり高速なディスクキャッ
シュ制御装置を提供することができる。
【００５０】実施例４．本発明の第４の実施例につい
て、図１２乃至図１４に基づいて説明する。図１２は、
本発明の一実施例を示すセットアソシエイティブ方式の
ストアイン型ディスクキャッシュ制御装置のブロック図
である。図１３は、セットアソシエイティブ方式での読
み出し動作を示すフローチャートである。図１４は、本
実施例におけるステージング動作の実行を示す図であ
る。
て、図１２乃至図１４に基づいて説明する。図１２は、
本発明の一実施例を示すセットアソシエイティブ方式の
ストアイン型ディスクキャッシュ制御装置のブロック図
である。図１３は、セットアソシエイティブ方式での読
み出し動作を示すフローチャートである。図１４は、本
実施例におけるステージング動作の実行を示す図であ
る。
【００５１】図１２において、１４はホスト計算機１か
ら連続した複数ブロックの読み出し要求を受けキャッシ
ュバッファ６へのステージング動作を行う場合に、キャ
ッシュバッファ６のメモリ書き込み許可信号５４をブロ
ック単位で制御するメモリ制御回路である。それ以外の
構成要素は、図５で説明したものと同様である。
ら連続した複数ブロックの読み出し要求を受けキャッシ
ュバッファ６へのステージング動作を行う場合に、キャ
ッシュバッファ６のメモリ書き込み許可信号５４をブロ
ック単位で制御するメモリ制御回路である。それ以外の
構成要素は、図５で説明したものと同様である。
【００５２】第４の実施例では、二次元配列化されたス
テータステーブルを検索するために、図１３のステップ
１２０でウエイカウンタ８を初期化し、ステップ１２１
でメモリ制御回路１４をキャッシュバッファへの書き込
み許可とする。その後、ステップ１２２でステータステ
ーブル７から読み出されてきたブロックの状態情報に対
して、キャッシュ判定回路１０でヒット／ミスヒットの
判定を行う。ステップ１２３では空きブロックの検査を
行う。検査結果が空きブロックでなかった場合には、ス
テップ１２４へ移行しヒットブロックか否かの検査を実
施する。ステップ１２４での検査結果がヒットブロック
であった場合には、ステップ１２５へ移行し、メモリ制
御回路１４がキャッシュ判定回路１０での判定結果を受
け、キャッシュバッファへの書き込み禁止となる。ステ
ップ１２４での検査結果が、ミスヒットブロックであっ
た場合にはステップ１２８に移行し、未検査のウエイが
無いことを確認する。もし未検査ウエイが有ればステッ
プ１２９でウエイカウンタをインクリメントした後、ス
テップ１２２へ戻り次のウエイに対するキャッシュ判定
を行う。次に、ステップ１２３で空きブロックが発見さ
れた場合には、ステップ１２６でステージング用のブロ
ックを仮確保するため、ウエイカウンタ８に現在のウエ
イ番号を記憶しステップ１２８へ移行する。ステップ１
２８では、未検査のウエイが無いことを確認し、もし未
検査ウエイが有ればステップ１２９でウエイカウンタを
インクリメントした後、ステップ１２２へ戻り次のウエ
イに対するキャッシュ判定を行う。ステップ１２８で、
全てのウエイに対する判定が完了していたならば、図９
のステップ１０８へ移行する。この時、図９のステップ
１０８への移行が図１３のステップ１２５を実行した後
の移行である場合には、メモリ制御回路１４がキャッシ
ュバッファへの書き込み禁止状態でのブロック転送とな
る。一方、図１３のステップ１２５を実行せずに図９の
ステップ１０８へ移行した場合は、メモリ制御回路１４
がキャッシュバッファへの書き込み許可状態でのブロッ
ク転送となる。以降の動作は、実施例３の図９のステッ
プ１０８以降の動作と同様となる。
テータステーブルを検索するために、図１３のステップ
１２０でウエイカウンタ８を初期化し、ステップ１２１
でメモリ制御回路１４をキャッシュバッファへの書き込
み許可とする。その後、ステップ１２２でステータステ
ーブル７から読み出されてきたブロックの状態情報に対
して、キャッシュ判定回路１０でヒット／ミスヒットの
判定を行う。ステップ１２３では空きブロックの検査を
行う。検査結果が空きブロックでなかった場合には、ス
テップ１２４へ移行しヒットブロックか否かの検査を実
施する。ステップ１２４での検査結果がヒットブロック
であった場合には、ステップ１２５へ移行し、メモリ制
御回路１４がキャッシュ判定回路１０での判定結果を受
け、キャッシュバッファへの書き込み禁止となる。ステ
ップ１２４での検査結果が、ミスヒットブロックであっ
た場合にはステップ１２８に移行し、未検査のウエイが
無いことを確認する。もし未検査ウエイが有ればステッ
プ１２９でウエイカウンタをインクリメントした後、ス
テップ１２２へ戻り次のウエイに対するキャッシュ判定
を行う。次に、ステップ１２３で空きブロックが発見さ
れた場合には、ステップ１２６でステージング用のブロ
ックを仮確保するため、ウエイカウンタ８に現在のウエ
イ番号を記憶しステップ１２８へ移行する。ステップ１
２８では、未検査のウエイが無いことを確認し、もし未
検査ウエイが有ればステップ１２９でウエイカウンタを
インクリメントした後、ステップ１２２へ戻り次のウエ
イに対するキャッシュ判定を行う。ステップ１２８で、
全てのウエイに対する判定が完了していたならば、図９
のステップ１０８へ移行する。この時、図９のステップ
１０８への移行が図１３のステップ１２５を実行した後
の移行である場合には、メモリ制御回路１４がキャッシ
ュバッファへの書き込み禁止状態でのブロック転送とな
る。一方、図１３のステップ１２５を実行せずに図９の
ステップ１０８へ移行した場合は、メモリ制御回路１４
がキャッシュバッファへの書き込み許可状態でのブロッ
ク転送となる。以降の動作は、実施例３の図９のステッ
プ１０８以降の動作と同様となる。
【００５３】ここで、図１４を例にとって説明すると、
セット０からセット４の連続したデータをディスク装置
からキャッシュバッファにステージングする場合、図９
のステップ１００で図１２のセットカウンタ４にブロッ
ク０のセットアドレスとして”０”がセットされる。次
に図１３のステップ１２０で図１２のウエイカウンタ８
が、”０”に初期化される。次いで、ステップ１２１で
図１２のメモリ制御回路１４がキャッシュバッファへの
書き込み許可となった後、ステップ１２２でセット０の
ウエイ０が最初のブロックとして検査される。この検査
結果は、空きではないのでステップ１２４へ進む。しか
しヒットではないのでステップ１２８へ移行する。ステ
ップ１２８では、全ウエイの判定を完了していないので
ステップ１２９へ移行し、セット０，ウエイ１の検査に
移る。セット０のウエイ１では空きブロックであるた
め、ステップ１２３からステップ１２６へ分岐し図１２
のウエイカウンタ８の内容であるウエイ番号１がセット
０用としてアドレスラッチ９にコピーされ、仮確定とな
る。次に、ステップ１２８で再び全ウエイの判定完了を
確認するが、未判定ウエイがあるためステップ１２９で
ウエイ番号２をセットしステップ１２２へ戻る。ステッ
プ１２２では、セット０，ウエイ２のキャッシュ判定を
実施する。その結果、図１４で示すセット０，ウエイ２
はミスヒット・ブロックであるため、ステップ１２４か
らステップ１２８へ動作が移行する。ステップ１２８で
は図１４で示すように最終ウエイを示しているため、図
９のステップ１０８へ分岐する。この時、ステージング
のウエイはステップ１２６で図１２のアドレスラッチ９
にセットされており、のメモリ制御回路１４はステップ
１２１でセットしたキャッシュバッファへの書き込み許
可が持続しており、図９のステップ１０８へ動作が移行
すると、図１４で示す様にブロック０のディスク装置か
らの読み出しデータがセット０のウエイ１に書き込まれ
る。その後、図９のステップ１１０から再び図１３のス
テップ１２０に戻ってきた時には、図１２のセットカウ
ンタ４はセット１を示している。セット１でも、前回と
同様に図１３のステップ１２０でウエイカウンタが初期
化され、ウエイ０から判定を開始する。その結果、ウエ
イ０はミスヒットであるためステップ１２４からステッ
プ１２８を経由してステップ１２２に戻ってくる。ウエ
イ１では、図１４で示す様に空きブロックであるためス
テップ１２３からステップ１２６へ進み、図１２のウエ
イカウンタ８の内容であるウエイ番号１がセット１用と
してアドレスラッチ９にコピーされた後、ステップ１２
２へ戻る。ウエイ２では、図１４で示す様にヒットブロ
ックであるためステップ１２４からステップ１２５へ進
む。ステップ１２５では、図１２のメモリ制御回路１４
をキャッシュバッファへの書き込み禁止状態とし、図９
のステップ１０８へ移行する。この結果、図１４で示す
様にブロック１のディスク装置からの読み出しデータは
図１２のメモリ制御回路１４がキャッシュバッファへの
書き込み禁止状態であるためキャッシュバッファに書き
込まれる事なく、読み捨てとなる。またステップ１２６
でアドレスラッチ９にコピーされたウエイ番号は書込み
禁止である事から無効となる。次にセット２ではウエイ
０が空きブロックであり、以下のウエイ１と２は何れも
ミスヒットブロックであり、書込み許可としてウエイ０
確定される。さらに、セット３では、セット１と同様に
ヒットブロックが存在するため書込み禁止としてブロッ
ク３のディスク読み出しデータが読み捨てとなる。最後
にセット４ではヒットブロックが存在しないので、書込
み許可となりウエイ２が空きブロックとして書込み対象
として確定される。
セット０からセット４の連続したデータをディスク装置
からキャッシュバッファにステージングする場合、図９
のステップ１００で図１２のセットカウンタ４にブロッ
ク０のセットアドレスとして”０”がセットされる。次
に図１３のステップ１２０で図１２のウエイカウンタ８
が、”０”に初期化される。次いで、ステップ１２１で
図１２のメモリ制御回路１４がキャッシュバッファへの
書き込み許可となった後、ステップ１２２でセット０の
ウエイ０が最初のブロックとして検査される。この検査
結果は、空きではないのでステップ１２４へ進む。しか
しヒットではないのでステップ１２８へ移行する。ステ
ップ１２８では、全ウエイの判定を完了していないので
ステップ１２９へ移行し、セット０，ウエイ１の検査に
移る。セット０のウエイ１では空きブロックであるた
め、ステップ１２３からステップ１２６へ分岐し図１２
のウエイカウンタ８の内容であるウエイ番号１がセット
０用としてアドレスラッチ９にコピーされ、仮確定とな
る。次に、ステップ１２８で再び全ウエイの判定完了を
確認するが、未判定ウエイがあるためステップ１２９で
ウエイ番号２をセットしステップ１２２へ戻る。ステッ
プ１２２では、セット０，ウエイ２のキャッシュ判定を
実施する。その結果、図１４で示すセット０，ウエイ２
はミスヒット・ブロックであるため、ステップ１２４か
らステップ１２８へ動作が移行する。ステップ１２８で
は図１４で示すように最終ウエイを示しているため、図
９のステップ１０８へ分岐する。この時、ステージング
のウエイはステップ１２６で図１２のアドレスラッチ９
にセットされており、のメモリ制御回路１４はステップ
１２１でセットしたキャッシュバッファへの書き込み許
可が持続しており、図９のステップ１０８へ動作が移行
すると、図１４で示す様にブロック０のディスク装置か
らの読み出しデータがセット０のウエイ１に書き込まれ
る。その後、図９のステップ１１０から再び図１３のス
テップ１２０に戻ってきた時には、図１２のセットカウ
ンタ４はセット１を示している。セット１でも、前回と
同様に図１３のステップ１２０でウエイカウンタが初期
化され、ウエイ０から判定を開始する。その結果、ウエ
イ０はミスヒットであるためステップ１２４からステッ
プ１２８を経由してステップ１２２に戻ってくる。ウエ
イ１では、図１４で示す様に空きブロックであるためス
テップ１２３からステップ１２６へ進み、図１２のウエ
イカウンタ８の内容であるウエイ番号１がセット１用と
してアドレスラッチ９にコピーされた後、ステップ１２
２へ戻る。ウエイ２では、図１４で示す様にヒットブロ
ックであるためステップ１２４からステップ１２５へ進
む。ステップ１２５では、図１２のメモリ制御回路１４
をキャッシュバッファへの書き込み禁止状態とし、図９
のステップ１０８へ移行する。この結果、図１４で示す
様にブロック１のディスク装置からの読み出しデータは
図１２のメモリ制御回路１４がキャッシュバッファへの
書き込み禁止状態であるためキャッシュバッファに書き
込まれる事なく、読み捨てとなる。またステップ１２６
でアドレスラッチ９にコピーされたウエイ番号は書込み
禁止である事から無効となる。次にセット２ではウエイ
０が空きブロックであり、以下のウエイ１と２は何れも
ミスヒットブロックであり、書込み許可としてウエイ０
確定される。さらに、セット３では、セット１と同様に
ヒットブロックが存在するため書込み禁止としてブロッ
ク３のディスク読み出しデータが読み捨てとなる。最後
にセット４ではヒットブロックが存在しないので、書込
み許可となりウエイ２が空きブロックとして書込み対象
として確定される。
【００５４】この実施例によればディスク装置３からの
読み出しデータを、キャッシュバッファ６にステージン
グする際、キャッシュバッファとステ−タステーブルを
二次元配列構造としてアクセスするための独立したウエ
イカウンタを備えることにより、それぞれ異なった配列
のブロック位置を連続したブロックとしてアクセスする
ことができる。従って、ホスト計算機からのデータ読み
取り要求に対してキャッシュバッファに更新があったブ
ロックが不連続な位置に存在している場合であっても、
ステージングの際にヒットブロックのみをキャッシュバ
ッファへの書き込みを禁止することによりディスク装置
からは一連の連続したデータとして読み出すことが出来
る。また、ディスクアクセスに費される時間の大半はデ
ィスク起動時に発生する「シーク待ち時間」と「回転待
ち時間」であり、ヒットブロックのディスク空読みを行
った場合にアクセス要求のあったデータが不連続なため
に複数回のディスク起動に分割していたものを連続した
データとして扱える様になり高速なディスクキャッシュ
制御装置を提供することができる。
読み出しデータを、キャッシュバッファ６にステージン
グする際、キャッシュバッファとステ−タステーブルを
二次元配列構造としてアクセスするための独立したウエ
イカウンタを備えることにより、それぞれ異なった配列
のブロック位置を連続したブロックとしてアクセスする
ことができる。従って、ホスト計算機からのデータ読み
取り要求に対してキャッシュバッファに更新があったブ
ロックが不連続な位置に存在している場合であっても、
ステージングの際にヒットブロックのみをキャッシュバ
ッファへの書き込みを禁止することによりディスク装置
からは一連の連続したデータとして読み出すことが出来
る。また、ディスクアクセスに費される時間の大半はデ
ィスク起動時に発生する「シーク待ち時間」と「回転待
ち時間」であり、ヒットブロックのディスク空読みを行
った場合にアクセス要求のあったデータが不連続なため
に複数回のディスク起動に分割していたものを連続した
データとして扱える様になり高速なディスクキャッシュ
制御装置を提供することができる。
【００５５】実施例５．本発明の第５の実施例につい
て、図１５乃至図１７に基づいて説明する。図１５は、
本発明の一実施例を示すためのダイレクトマッピング方
式のストアイン型ディスクキャッシュ制御装置のブロッ
ク図である。図１６は、ダイレクトマッピング方式での
読み出し概略フローチャートである。図１５において、
１５はホスト計算機１から連続した複数ブロックの読み
出し要求を受けステージング動作を行わずホスト計算機
１へデータを転送する場合に、ステータステーブル７の
内容からデータマルチプレクサ１６の制御信号を生成す
るスイッチ制御回路である。１６はホスト計算機１から
連続した複数ブロックの読み出し要求を受け、ステージ
ング動作を行わずホスト計算機１へデータを転送する場
合に、ディスク装置３からの読み出しデータとキャッシ
ュバッファ６からの読み出しデータのどちらかを選択し
てホスト計算機１に送るためのデータマルチプレクサで
ある。それ以外の構成要素は、図１で説明したものと同
様である。
て、図１５乃至図１７に基づいて説明する。図１５は、
本発明の一実施例を示すためのダイレクトマッピング方
式のストアイン型ディスクキャッシュ制御装置のブロッ
ク図である。図１６は、ダイレクトマッピング方式での
読み出し概略フローチャートである。図１５において、
１５はホスト計算機１から連続した複数ブロックの読み
出し要求を受けステージング動作を行わずホスト計算機
１へデータを転送する場合に、ステータステーブル７の
内容からデータマルチプレクサ１６の制御信号を生成す
るスイッチ制御回路である。１６はホスト計算機１から
連続した複数ブロックの読み出し要求を受け、ステージ
ング動作を行わずホスト計算機１へデータを転送する場
合に、ディスク装置３からの読み出しデータとキャッシ
ュバッファ６からの読み出しデータのどちらかを選択し
てホスト計算機１に送るためのデータマルチプレクサで
ある。それ以外の構成要素は、図１で説明したものと同
様である。
【００５６】次に、動作について説明する。図１５に於
いて、ディスクキャッシュ制御装置２は、ホスト計算機
１からのディスク装置３に対するアクセス要求をホスト
アダプタ１３で受信し、その内容をマイクロプロセッサ
１１に伝える。マイクロプロセッサ１１では、ホスト計
算機１からの要求内容を解析する。それがディスク読み
出し要求であればディスク装置３に対するセクタアドレ
スと要求ブロック長を要求内容から取り出す。
いて、ディスクキャッシュ制御装置２は、ホスト計算機
１からのディスク装置３に対するアクセス要求をホスト
アダプタ１３で受信し、その内容をマイクロプロセッサ
１１に伝える。マイクロプロセッサ１１では、ホスト計
算機１からの要求内容を解析する。それがディスク読み
出し要求であればディスク装置３に対するセクタアドレ
スと要求ブロック長を要求内容から取り出す。
【００５７】次にマイクロプロセッサ１１は、取り出し
たセクタアドレスを、ブロックアドレスとセットアドレ
スに分離し、図９のステップ９９においてブロックアド
レスをキャッシュ判定回路１０に書き込み、ステップ１
００でセットアドレスをセットカウンタ４に書き込む。
ここで、全ブロックがヒットではなく、且つキャッシュ
の処理上限を越えている場合には、非ステージング動作
となるため、図１５のスイッチ制御回路１５を動作可能
状態として図１６のステップ２０１へ移行する。
たセクタアドレスを、ブロックアドレスとセットアドレ
スに分離し、図９のステップ９９においてブロックアド
レスをキャッシュ判定回路１０に書き込み、ステップ１
００でセットアドレスをセットカウンタ４に書き込む。
ここで、全ブロックがヒットではなく、且つキャッシュ
の処理上限を越えている場合には、非ステージング動作
となるため、図１５のスイッチ制御回路１５を動作可能
状態として図１６のステップ２０１へ移行する。
【００５８】ステップ２０１において、キャッシュ判定
を行うためブロックカウンタ４により指定されたステー
タステーブル７の内容がキャッシュ判定回路１０に取り
込まれ、そこで解析される。解析は、ステータステーブ
ル内のバリッド・フラグが有効を示し、且つ同ステータ
ステーブル内のブロックアドレスとキャッシュ判定回路
１０に書き込まれたブロックアドレスが一致しているヒ
ットブロックの検出が行われる。ステップ２０２の判定
結果としてヒットブロックが検出されなかった場合に
は、ステップ２０３でミスヒットとしてディスク装置３
からの読み出したデータをホスト計算機１に転送出来る
よう図１５のスイッチ制御回路１５をセットする。一
方、ヒットブロックが検出された場合にはステップ２０
４で、ディスク装置からの読み出しデータではなく、キ
ャッシュバッファからの読み出しデータをホスト計算機
１に転送するように、スイッチ制御回路１５をセットす
る。次にステップ２０５でディスク装置への起動が実施
済みかどうかを確認する。未起動であればステップ２０
６へ移行し、転送要求回路２２がキャッシュ判定回路１
０から発行された判定完了信号５３を受け、ディスク制
御装置１２に対し転送要求信号５８を発行する。その
後、ステップ２０７の処理としてセットカウンタ４の内
容がアドレスラッチ９へコピーされ、ステップ２０８で
ディスク制御装置１２によるディスク装置からのデータ
読み出しが開始される。
を行うためブロックカウンタ４により指定されたステー
タステーブル７の内容がキャッシュ判定回路１０に取り
込まれ、そこで解析される。解析は、ステータステーブ
ル内のバリッド・フラグが有効を示し、且つ同ステータ
ステーブル内のブロックアドレスとキャッシュ判定回路
１０に書き込まれたブロックアドレスが一致しているヒ
ットブロックの検出が行われる。ステップ２０２の判定
結果としてヒットブロックが検出されなかった場合に
は、ステップ２０３でミスヒットとしてディスク装置３
からの読み出したデータをホスト計算機１に転送出来る
よう図１５のスイッチ制御回路１５をセットする。一
方、ヒットブロックが検出された場合にはステップ２０
４で、ディスク装置からの読み出しデータではなく、キ
ャッシュバッファからの読み出しデータをホスト計算機
１に転送するように、スイッチ制御回路１５をセットす
る。次にステップ２０５でディスク装置への起動が実施
済みかどうかを確認する。未起動であればステップ２０
６へ移行し、転送要求回路２２がキャッシュ判定回路１
０から発行された判定完了信号５３を受け、ディスク制
御装置１２に対し転送要求信号５８を発行する。その
後、ステップ２０７の処理としてセットカウンタ４の内
容がアドレスラッチ９へコピーされ、ステップ２０８で
ディスク制御装置１２によるディスク装置からのデータ
読み出しが開始される。
【００５９】ステップ２０９では、図１５のデータマル
チプレクサ１６が、スイッチ制御回路１５から送出され
ているスイッチ切り替え信号５５の状態がディスク転送
を示しているか、キャッシュ転送を示しているかを判定
し、ディスク転送を示していればステップ２１０へ分岐
し、ディスク装置３から読み出されてきたデータをディ
スク制御装置１２のデータ転送同期信号５６に合わせて
ホストアダプタ１３を経由してホスト計算機１へ転送開
始する。一方、図１５のスイッチ制御回路１５から送出
されているスイッチ切り替え信号５５の状態がキャッシ
ュ転送を示していれば、ステップ２１１へ分岐し、キャ
ッシュバッファ６の内容をディスク制御装置１２のデー
タ転送同期信号５６に同期させホストアダプタ１３を経
由してホスト計算機１へ転送する。
チプレクサ１６が、スイッチ制御回路１５から送出され
ているスイッチ切り替え信号５５の状態がディスク転送
を示しているか、キャッシュ転送を示しているかを判定
し、ディスク転送を示していればステップ２１０へ分岐
し、ディスク装置３から読み出されてきたデータをディ
スク制御装置１２のデータ転送同期信号５６に合わせて
ホストアダプタ１３を経由してホスト計算機１へ転送開
始する。一方、図１５のスイッチ制御回路１５から送出
されているスイッチ切り替え信号５５の状態がキャッシ
ュ転送を示していれば、ステップ２１１へ分岐し、キャ
ッシュバッファ６の内容をディスク制御装置１２のデー
タ転送同期信号５６に同期させホストアダプタ１３を経
由してホスト計算機１へ転送する。
【００６０】ステップ２１０及びステップ２１１による
スイッチ制御回路１５から送出されてくるスイッチ切り
替え信号５５の状態に応じたデータ転送が開始された時
点で、ステップ２１２へ進み、セットカウンタ４の内容
が加算される。その後、再びステップ２０１に戻り、次
のセットに対するヒット／ミスヒット判定を実施する。
次に、ステップ２０５でディスク装置が起動済みであれ
ば、ステップ２１３へ進みステップ２０８で開始した前
の１ブロック分のデータ転送が完了するのを待つ。転送
完了の確認は、データカウンタ５から出力されるカウン
トゼロ信号５７の検出により行う。前ブロックのデータ
転送完了が確認されると、ステップ２１５で全てのブロ
ック長分のブロック長のデータ転送が完了した事を確認
し、未完了であればステップ２０７へ移行し、現在のキ
ャッシュ判定のセットアドレスをラッチする。そして次
のブロックに対するキャッシュ判定処理に移る。
スイッチ制御回路１５から送出されてくるスイッチ切り
替え信号５５の状態に応じたデータ転送が開始された時
点で、ステップ２１２へ進み、セットカウンタ４の内容
が加算される。その後、再びステップ２０１に戻り、次
のセットに対するヒット／ミスヒット判定を実施する。
次に、ステップ２０５でディスク装置が起動済みであれ
ば、ステップ２１３へ進みステップ２０８で開始した前
の１ブロック分のデータ転送が完了するのを待つ。転送
完了の確認は、データカウンタ５から出力されるカウン
トゼロ信号５７の検出により行う。前ブロックのデータ
転送完了が確認されると、ステップ２１５で全てのブロ
ック長分のブロック長のデータ転送が完了した事を確認
し、未完了であればステップ２０７へ移行し、現在のキ
ャッシュ判定のセットアドレスをラッチする。そして次
のブロックに対するキャッシュ判定処理に移る。
【００６１】ここで、図１７を例にとって説明すると、
ブロック１からブロック６の連続したデータをディスク
装置からキャッシュバッファにステージングせずに直接
ホスト計算機１へ転送する場合、ブロック１に対するキ
ャッシュ判定を実施する。結果は、図１７に示す様にキ
ャッシュの範囲を越えているためミスヒットとなり、図
１６のステップ２０３へ移行しディスク装置３からの読
み出したデータをホスト計算機１に転送出来るよう図１
５のスイッチ制御回路１５をセットする。ステップ２０
５では、まだディスク装置起動がなされていないのでス
テップ２０６へ分岐し、ステップ２０８で１ブロック分
のデータ転送が開始される。データ転送は、図１５のス
イッチ制御回路１５から送出されているスイッチ切り替
え信号５５の状態が、ディスク装置側となっているため
図１５のデータマルチプレクサ１６は、ディスク装置か
らの読み出しデータをホスト計算機１に転送する。デー
タ転送が開始されると、ステップ２１２でセットアドレ
スを加算しステップ２０１へ戻り、図１５に示すキャッ
シュ判定回路１０は直ちに次のブロック２を検査する。
ブロック２は図１７で示す様にキャッシュの範囲内とな
るが、キャッシュ判定結果はミスヒットとなる。このた
めブロック１の転送に引き続きブロック２もディスク装
置３からの読み出したデータをホスト計算機１に転送出
来るよう図１５のスイッチ制御回路１５をセットする。
ステップ２０５では、既にステップ２０６でディスク装
置起動がなされているので、ステップ２１３で先にステ
ップ２０８で開始した１ブロック分のデータ転送が完了
するのを待つ。１ブロック分のデータ転送が完了する
と、ステップ２１５で全てのブロック長分のブロック長
のデータ転送が完了しているかを確認する。しかし、図
１７で示す様にまだ転送ブロック残があるためステップ
２０７へ移行し、現在のキャッシュ判定のセットアドレ
スをラッチする。次に、ステップ２０８で１ブロック分
のデータ転送が開始される。データ転送は、図１５のス
イッチ制御回路１５から送出されているスイッチ切り替
え信号５５の状態がディスク装置側となっているため、
ブロック１と同様にデータマルチプレクサ１６はディス
ク装置からの読み出しデータをホスト計算機１に転送す
る。ステップ２１２でセットアドレスを加算しステップ
２０１へ戻り、図１５に示すキャッシュ判定回路１０は
直ちに次のブロック３を検査する。キャッシュ判定結果
は、図１７で示す様にセット１がヒットブロックである
ため、図１６のステップ２０４へ進み図１５のスイッチ
制御回路１５をキャッシュ側にセットし直す。その後、
ステップ２１３で先のブロック２のデータ転送完了を確
認してステップ２１５へ進む。このように、図１７のブ
ロック６まで順次転送を繰り返し、ブロック６の転送完
了をステップ２１３で確認した後、ステップ２１５で総
てのブロック転送が完了したことを確認して、読み出し
終了となる。
ブロック１からブロック６の連続したデータをディスク
装置からキャッシュバッファにステージングせずに直接
ホスト計算機１へ転送する場合、ブロック１に対するキ
ャッシュ判定を実施する。結果は、図１７に示す様にキ
ャッシュの範囲を越えているためミスヒットとなり、図
１６のステップ２０３へ移行しディスク装置３からの読
み出したデータをホスト計算機１に転送出来るよう図１
５のスイッチ制御回路１５をセットする。ステップ２０
５では、まだディスク装置起動がなされていないのでス
テップ２０６へ分岐し、ステップ２０８で１ブロック分
のデータ転送が開始される。データ転送は、図１５のス
イッチ制御回路１５から送出されているスイッチ切り替
え信号５５の状態が、ディスク装置側となっているため
図１５のデータマルチプレクサ１６は、ディスク装置か
らの読み出しデータをホスト計算機１に転送する。デー
タ転送が開始されると、ステップ２１２でセットアドレ
スを加算しステップ２０１へ戻り、図１５に示すキャッ
シュ判定回路１０は直ちに次のブロック２を検査する。
ブロック２は図１７で示す様にキャッシュの範囲内とな
るが、キャッシュ判定結果はミスヒットとなる。このた
めブロック１の転送に引き続きブロック２もディスク装
置３からの読み出したデータをホスト計算機１に転送出
来るよう図１５のスイッチ制御回路１５をセットする。
ステップ２０５では、既にステップ２０６でディスク装
置起動がなされているので、ステップ２１３で先にステ
ップ２０８で開始した１ブロック分のデータ転送が完了
するのを待つ。１ブロック分のデータ転送が完了する
と、ステップ２１５で全てのブロック長分のブロック長
のデータ転送が完了しているかを確認する。しかし、図
１７で示す様にまだ転送ブロック残があるためステップ
２０７へ移行し、現在のキャッシュ判定のセットアドレ
スをラッチする。次に、ステップ２０８で１ブロック分
のデータ転送が開始される。データ転送は、図１５のス
イッチ制御回路１５から送出されているスイッチ切り替
え信号５５の状態がディスク装置側となっているため、
ブロック１と同様にデータマルチプレクサ１６はディス
ク装置からの読み出しデータをホスト計算機１に転送す
る。ステップ２１２でセットアドレスを加算しステップ
２０１へ戻り、図１５に示すキャッシュ判定回路１０は
直ちに次のブロック３を検査する。キャッシュ判定結果
は、図１７で示す様にセット１がヒットブロックである
ため、図１６のステップ２０４へ進み図１５のスイッチ
制御回路１５をキャッシュ側にセットし直す。その後、
ステップ２１３で先のブロック２のデータ転送完了を確
認してステップ２１５へ進む。このように、図１７のブ
ロック６まで順次転送を繰り返し、ブロック６の転送完
了をステップ２１３で確認した後、ステップ２１５で総
てのブロック転送が完了したことを確認して、読み出し
終了となる。
【００６２】この実施例によれば、スイッチ制御回路１
５とデータマルチプレクサ１６を用いてデータの流れを
制御することにより、キャッシュバッファに更新があっ
たブロックが不連続な位置で存在している場合でも、キ
ャッシュバッファから読みだしたヒットブロックに相当
するデータを読み捨てし、ディスク装置からの読み出し
に同期してキャッシュバッファから読み出すようにした
ので、一回のディスク装置起動で必要な読み出しをする
ことが出来る。また、ディスクアクセスに消費される時
間の大半はディスク起動時に発生する「シーク待ち時
間」と「回転待ち時間」であり、本実施例のようにヒッ
トブロックのディスク空読みを行うことにより、従来ア
クセス要求のあったデータが不連続なために複数回に分
割してディスク起動していたのを連続したデータとして
扱える様にした事で高速なディスクキャッシュ制御装置
を提供することができる。さらにどのような場合でも、
連続データとして一回のディスク起動で完了するため、
最大読み出し処理時間を保証することができる。
５とデータマルチプレクサ１６を用いてデータの流れを
制御することにより、キャッシュバッファに更新があっ
たブロックが不連続な位置で存在している場合でも、キ
ャッシュバッファから読みだしたヒットブロックに相当
するデータを読み捨てし、ディスク装置からの読み出し
に同期してキャッシュバッファから読み出すようにした
ので、一回のディスク装置起動で必要な読み出しをする
ことが出来る。また、ディスクアクセスに消費される時
間の大半はディスク起動時に発生する「シーク待ち時
間」と「回転待ち時間」であり、本実施例のようにヒッ
トブロックのディスク空読みを行うことにより、従来ア
クセス要求のあったデータが不連続なために複数回に分
割してディスク起動していたのを連続したデータとして
扱える様にした事で高速なディスクキャッシュ制御装置
を提供することができる。さらにどのような場合でも、
連続データとして一回のディスク起動で完了するため、
最大読み出し処理時間を保証することができる。
【００６３】実施例６．本発明の第６の実施例につい
て、図１８乃至図２０を用いて説明する。図１８は、本
発明の一実施例を示すためのセットアソシエイティブ方
式のストアイン型ディスクキャッシュ制御装置のブロッ
ク図である。図１８において、１５はホスト計算機１か
ら連続した複数ブロックの読み出し要求を受けステージ
ング動作を行わずにホスト計算機１へデータを転送する
場合にステータステーブル７の内容からデータマルチプ
レクサ１６の制御信号を生成するスイッチ制御回路であ
る。１６はホスト計算機１から連続した複数ブロックの
読み出し要求を受け、ステージング動作を行わずにホス
ト計算機１へデータを転送する場合、ディスク装置３か
らの読み出しデータとキャッシュバッファ６からの読み
出しデータのどちらかを選択してホスト計算機１に送る
為のデータマルチプレクサである。それ以外の構成要素
は、図５で説明したものと同様である。
て、図１８乃至図２０を用いて説明する。図１８は、本
発明の一実施例を示すためのセットアソシエイティブ方
式のストアイン型ディスクキャッシュ制御装置のブロッ
ク図である。図１８において、１５はホスト計算機１か
ら連続した複数ブロックの読み出し要求を受けステージ
ング動作を行わずにホスト計算機１へデータを転送する
場合にステータステーブル７の内容からデータマルチプ
レクサ１６の制御信号を生成するスイッチ制御回路であ
る。１６はホスト計算機１から連続した複数ブロックの
読み出し要求を受け、ステージング動作を行わずにホス
ト計算機１へデータを転送する場合、ディスク装置３か
らの読み出しデータとキャッシュバッファ６からの読み
出しデータのどちらかを選択してホスト計算機１に送る
為のデータマルチプレクサである。それ以外の構成要素
は、図５で説明したものと同様である。
【００６４】次に、動作について説明する。図１９にお
いて、二次元配列化されたステータステーブルを検索す
るために、ステップ２２０でウエイカウンタ８を初期化
し、ステップ２２１でスイッチ制御回路１５に対しディ
スク装置３からの読み出しデータをホスト計算機１に転
送出来るよう指示する。その後、ステップ２２２でキャ
ッシュ判定を実施する。
いて、二次元配列化されたステータステーブルを検索す
るために、ステップ２２０でウエイカウンタ８を初期化
し、ステップ２２１でスイッチ制御回路１５に対しディ
スク装置３からの読み出しデータをホスト計算機１に転
送出来るよう指示する。その後、ステップ２２２でキャ
ッシュ判定を実施する。
【００６５】ステップ２２６でヒットブロックか否かの
検査を実施する。検査結果がヒットブロックの場合には
現在のウエイ番号を記憶し、ステップ２２８でディスク
装置からの読み出しデータではなく、キャッシュバッフ
ァからの読み出しデータをホスト計算機１に転送するよ
うにスイッチ制御回路１５をキャッシュ側にセットす
る。ヒットブロックでなかった場合には、ステップ２２
５へ移行する。ステップ２２５では、未検査のウエイが
無いことを確認し、総てのウエイに対する判定が完了し
ているならば、図１６のステップ２０５へ移行する。も
し未検査ウエイが有ればステップ２２４で図１８のウエ
イカウンタ８内容を加算し、ステップ２２２へ戻り、次
のウエイに対するキャッシュ判定を行う。
検査を実施する。検査結果がヒットブロックの場合には
現在のウエイ番号を記憶し、ステップ２２８でディスク
装置からの読み出しデータではなく、キャッシュバッフ
ァからの読み出しデータをホスト計算機１に転送するよ
うにスイッチ制御回路１５をキャッシュ側にセットす
る。ヒットブロックでなかった場合には、ステップ２２
５へ移行する。ステップ２２５では、未検査のウエイが
無いことを確認し、総てのウエイに対する判定が完了し
ているならば、図１６のステップ２０５へ移行する。も
し未検査ウエイが有ればステップ２２４で図１８のウエ
イカウンタ８内容を加算し、ステップ２２２へ戻り、次
のウエイに対するキャッシュ判定を行う。
【００６６】ここで、図２０を例にとって説明すると、
ブロック１からブロック６の連続したデータをディスク
装置からホスト計算機１に転送する場合、ブロック１を
最初に検査する。この場合、指定ブロックのコピーがキ
ャッシュバッファに無いため、ディスク装置からの読み
出しデータは直接ホスト計算機へ転送される。次にブロ
ック２では、ウエイ１及びウエイ２の両方にヒットが無
いため、ディスク装置からの読み出しデータがブロック
１同様に直接ホスト計算機へ転送される。ブロック３で
は、ウエイ２がヒットであるため、スイッチ制御回路に
よりホスト計算機への転送は、ディスク装置データでは
なくキャッシュバッファからの読み出しデータが転送さ
れる。ブロック４では、ウエイ１，２共にヒットが無い
ためディスク装置からの読み出しデータが、直接ホスト
計算機へ転送される。ブロック５では、ウエイ１にヒッ
トブロックが有るため、ホストへの転送は、ディスク装
置データではなくキャッシュバッファからの読み出しデ
ータが転送される。この間、ヒットブロックをキャッシ
ュバッファからホスト計算機へ転送している期間は、デ
ィスク装置からの読み出しデータは、読み捨てとなる。
そして、キャッシュ判定から桁上がり信号５２の発生ま
での動作は、ブロック長分繰りかえされ、データの読み
出し、ホスト１計算機への転送が完了する。
ブロック１からブロック６の連続したデータをディスク
装置からホスト計算機１に転送する場合、ブロック１を
最初に検査する。この場合、指定ブロックのコピーがキ
ャッシュバッファに無いため、ディスク装置からの読み
出しデータは直接ホスト計算機へ転送される。次にブロ
ック２では、ウエイ１及びウエイ２の両方にヒットが無
いため、ディスク装置からの読み出しデータがブロック
１同様に直接ホスト計算機へ転送される。ブロック３で
は、ウエイ２がヒットであるため、スイッチ制御回路に
よりホスト計算機への転送は、ディスク装置データでは
なくキャッシュバッファからの読み出しデータが転送さ
れる。ブロック４では、ウエイ１，２共にヒットが無い
ためディスク装置からの読み出しデータが、直接ホスト
計算機へ転送される。ブロック５では、ウエイ１にヒッ
トブロックが有るため、ホストへの転送は、ディスク装
置データではなくキャッシュバッファからの読み出しデ
ータが転送される。この間、ヒットブロックをキャッシ
ュバッファからホスト計算機へ転送している期間は、デ
ィスク装置からの読み出しデータは、読み捨てとなる。
そして、キャッシュ判定から桁上がり信号５２の発生ま
での動作は、ブロック長分繰りかえされ、データの読み
出し、ホスト１計算機への転送が完了する。
【００６７】この実施例によればステージングを伴わな
い読み取り要求に於いて、キャッシュバッファとステ−
タステーブルを二次元配列構造としてアクセスするため
の独立したウエイカウンタとキャッシュ判定結果でデー
タの転送方向を制御するスイッチ制御回路とデータマル
チプレクサ１６を備えることにより、それぞれ異なった
配列のブロック位置を連続したブロックとしてアクセス
することができ、ホストからのデータ読み取り要求に対
してキャッシュバッファに更新があったブロックが不連
続な位置で存在している場合でも、ブロック単位でデー
タの流れを制御する事によりキャッシュバッファに更新
があったブロックを読み捨てし、ディスク装置からの読
み出しに同期してキャッシュバッファから読みだすた
め、一回のディスク装置起動で必要な読み出しをするこ
とが出来る。また、ディスク装置に於いてアクセスに消
費される時間の大半はディスク起動時に発生する「シー
ク待ち時間」と「回転待ち時間」であり、ヒットブロッ
クのディスク空読みを行った場合にアクセス要求のあっ
たデータが不連続なために複数回のディスク起動に分割
していたのを連続したデータとして扱える様にした事で
高速なディスクキャッシュ制御装置を提供することがで
きる。さらにどのような場合でも、連続データとして一
回のディスク起動で完了するため、最大読み出し処理時
間を保証することができる。
い読み取り要求に於いて、キャッシュバッファとステ−
タステーブルを二次元配列構造としてアクセスするため
の独立したウエイカウンタとキャッシュ判定結果でデー
タの転送方向を制御するスイッチ制御回路とデータマル
チプレクサ１６を備えることにより、それぞれ異なった
配列のブロック位置を連続したブロックとしてアクセス
することができ、ホストからのデータ読み取り要求に対
してキャッシュバッファに更新があったブロックが不連
続な位置で存在している場合でも、ブロック単位でデー
タの流れを制御する事によりキャッシュバッファに更新
があったブロックを読み捨てし、ディスク装置からの読
み出しに同期してキャッシュバッファから読みだすた
め、一回のディスク装置起動で必要な読み出しをするこ
とが出来る。また、ディスク装置に於いてアクセスに消
費される時間の大半はディスク起動時に発生する「シー
ク待ち時間」と「回転待ち時間」であり、ヒットブロッ
クのディスク空読みを行った場合にアクセス要求のあっ
たデータが不連続なために複数回のディスク起動に分割
していたのを連続したデータとして扱える様にした事で
高速なディスクキャッシュ制御装置を提供することがで
きる。さらにどのような場合でも、連続データとして一
回のディスク起動で完了するため、最大読み出し処理時
間を保証することができる。
【００６８】実施例７．本発明の第７の実施例を、図２
１乃至図２７に基づいて説明する。図２１においては、
１はホスト計算機、１３はホストアダプタ、５０はシス
テムバス、５１はローカルバス、６はセットアソシエイ
ティブ方式のライトキャッシュバッファ、１０はキャッ
シュ判定回路、９９は非同期ライトバック制御部、１１
はマイクロプロセッサ、１２はディスク制御ＬＳＩ、３
はディスク装置である。
１乃至図２７に基づいて説明する。図２１においては、
１はホスト計算機、１３はホストアダプタ、５０はシス
テムバス、５１はローカルバス、６はセットアソシエイ
ティブ方式のライトキャッシュバッファ、１０はキャッ
シュ判定回路、９９は非同期ライトバック制御部、１１
はマイクロプロセッサ、１２はディスク制御ＬＳＩ、３
はディスク装置である。
【００６９】次に動作について説明する。ホスト計算機
１は、システムバス５０とホストアダプタ１３を介し
て、ローカルバス５１経由でディスク装置３へのリード
／ライトアクセスを要求してくる。このアクセス要求を
受け取ったマイクロプロセッサ１１は、キャッシュ判定
回路１０を起動する。キャッシュ判定回路１０はキャッ
シュバッファ６上の各ブロックのデータを示すステータ
ステーブル７内を検索することにより、ヒット／ミスヒ
ットのキャッシュ判定をする。マイクロプロセッサ１１
は、キャッシュヒットの場合はホスト計算機−キャッシ
ュバッファ６間でデータ転送を行う。ミスヒットの場合
は、ディスク制御ＬＳＩ１２を制御して、ホスト計算機
−ディスク装置３間のデータ転送を行う。
１は、システムバス５０とホストアダプタ１３を介し
て、ローカルバス５１経由でディスク装置３へのリード
／ライトアクセスを要求してくる。このアクセス要求を
受け取ったマイクロプロセッサ１１は、キャッシュ判定
回路１０を起動する。キャッシュ判定回路１０はキャッ
シュバッファ６上の各ブロックのデータを示すステータ
ステーブル７内を検索することにより、ヒット／ミスヒ
ットのキャッシュ判定をする。マイクロプロセッサ１１
は、キャッシュヒットの場合はホスト計算機−キャッシ
ュバッファ６間でデータ転送を行う。ミスヒットの場合
は、ディスク制御ＬＳＩ１２を制御して、ホスト計算機
−ディスク装置３間のデータ転送を行う。
【００７０】非同期ライトバック制御部９９はキャッシ
ュバッファ６内のダーティブロックをディスク制御ＬＳ
Ｉ１２に転送して、ホスト計算機１からのアクセスとは
非同期にディスク装置３に対してライトバック制御する
ものである。
ュバッファ６内のダーティブロックをディスク制御ＬＳ
Ｉ１２に転送して、ホスト計算機１からのアクセスとは
非同期にディスク装置３に対してライトバック制御する
ものである。
【００７１】本実施例は図２１の非同期ライトバック制
御部９９に特徴を持つものであり、その非同期ライトバ
ック制御部の詳細を図２２に示す。
御部９９に特徴を持つものであり、その非同期ライトバ
ック制御部の詳細を図２２に示す。
【００７２】図２２の非同期ライトバック回路１８は、
図２１のキャッシュバッファ６内のダーティブロックを
ディスク制御ＬＳＩ１２に転送し、ディスク装置３に対
して、ホスト計算機１からのアクセスとは非同期にライ
トバック制御させるための回路である。この非同期ライ
トバック回路１８は、図２１のマイクロプロセッサ１１
とキャッシュ判定回路１０からアクセスが可能な非同期
制御フラグ１７によって制御される。
図２１のキャッシュバッファ６内のダーティブロックを
ディスク制御ＬＳＩ１２に転送し、ディスク装置３に対
して、ホスト計算機１からのアクセスとは非同期にライ
トバック制御させるための回路である。この非同期ライ
トバック回路１８は、図２１のマイクロプロセッサ１１
とキャッシュ判定回路１０からアクセスが可能な非同期
制御フラグ１７によって制御される。
【００７３】図２２の非同期ライトバック回路１８を制
御する非同期制御フラグ１７の内容について説明する。
非同期制御フラグ１７はセットライトバックとタイマラ
イトバックの２つのライトバック方式によるライトバッ
ク処理を非同期ライトバック回路１８に対して行なわせ
るものである。ライトバックビット３０は非同期ライト
バック回路１８に対して、非同期ライトバックを行なう
旨セットされ、退避ビット３１はライトバックビット３
０のコピーを保持する。ライトバックビット３０と退避
ビット３１は、どちらもセットアソシエイティブ方式を
構成するセットとウェイによる二次元構造のうちのセッ
トと同じ数のビット分用意されている。非同期起動ビッ
ト３２は非同期ライトバック回路１８を起動させるビッ
トであり、一方３３のタイマ起動ビットは、タイマライ
トバックが発生した場合にセットされ、タイマライトバ
ックの二重起動防止に使用される。
御する非同期制御フラグ１７の内容について説明する。
非同期制御フラグ１７はセットライトバックとタイマラ
イトバックの２つのライトバック方式によるライトバッ
ク処理を非同期ライトバック回路１８に対して行なわせ
るものである。ライトバックビット３０は非同期ライト
バック回路１８に対して、非同期ライトバックを行なう
旨セットされ、退避ビット３１はライトバックビット３
０のコピーを保持する。ライトバックビット３０と退避
ビット３１は、どちらもセットアソシエイティブ方式を
構成するセットとウェイによる二次元構造のうちのセッ
トと同じ数のビット分用意されている。非同期起動ビッ
ト３２は非同期ライトバック回路１８を起動させるビッ
トであり、一方３３のタイマ起動ビットは、タイマライ
トバックが発生した場合にセットされ、タイマライトバ
ックの二重起動防止に使用される。
【００７４】図２３は、セットライトバックとタイマラ
イトバックの２つの非同期ライトバックを制御するため
の非同期制御フラグの操作一覧である。また、図２４に
非同期ライトバック回路の遷移図を示す。
イトバックの２つの非同期ライトバックを制御するため
の非同期制御フラグの操作一覧である。また、図２４に
非同期ライトバック回路の遷移図を示す。
【００７５】セットライトバックとは、あるセット内に
ダーティブロックが一定量以上蓄積されたときに行なわ
れる非同期ライトバックである。セット内がダーティブ
ロックで飽和してしまうと、キャッシュミスヒット時の
リプレースにおいて必ずライトバックが発生しホスト計
算機に対する応答時間が長くなってしまう。そこでセッ
ト内に一定量以上のダーティブロックが蓄積された時点
で飽和を防ぐために優先的にそのセットを非同期ライト
バック処理するのがセットライトバックである。
ダーティブロックが一定量以上蓄積されたときに行なわ
れる非同期ライトバックである。セット内がダーティブ
ロックで飽和してしまうと、キャッシュミスヒット時の
リプレースにおいて必ずライトバックが発生しホスト計
算機に対する応答時間が長くなってしまう。そこでセッ
ト内に一定量以上のダーティブロックが蓄積された時点
で飽和を防ぐために優先的にそのセットを非同期ライト
バック処理するのがセットライトバックである。
【００７６】次に、セットライトバックの詳細を示す。
ホスト計算機からのライトアクセス要求があった場合
に、図２１のキャッシュ判定回路１０がキャッシュ判定
をする際に、アクセスがあったセット内のダーティブロ
ック数をカウントをする。ここでダーティブロックが一
定数以上であることが検出されると、キャッシュ判定回
路１０は該当するセットのライトバックビット３０と退
避ビット３１をＯＮにしてから、非同期起動ビット３２
をＯＮにする。この操作によって、非同期ライトバック
回路１８は、ライトバックビット３０がＯＮになってい
るセットに対してのみ非同期ライトバックを行なうの
で、ダーティブロックが一定数を超過したセットに対し
て、非同期ライトバックが開始されることになる。この
セットライトバックは、一度対象となったセット内のダ
ーティブロックがなくなるまで続けられ、そのセット内
のダーティーブロックがなくなるとライトバックビット
３０と退避ビット３１は共にＯＦＦされる。あるセット
に対してセットライトバックがなされている間に、別の
セットのダーティブロックが一定数を超過した場合は、
同様にそのセットのライトバックビットがＯＮされ、そ
のセットに対しても非同期ライトバックが行なわれる。
このようにしてセット内のダーティブロックがなくなる
とライトバックビットと退避ビットはＯＦＦされ、全て
のライトバックビットがＯＦＦになると、非同期起動ビ
ット３２をＯＦＦにして非同期ライトバックは終了す
る。退避ビットについては次に述べるタイマライトバッ
クとの併用の際にその役割を発揮するので以下で説明す
る。
ホスト計算機からのライトアクセス要求があった場合
に、図２１のキャッシュ判定回路１０がキャッシュ判定
をする際に、アクセスがあったセット内のダーティブロ
ック数をカウントをする。ここでダーティブロックが一
定数以上であることが検出されると、キャッシュ判定回
路１０は該当するセットのライトバックビット３０と退
避ビット３１をＯＮにしてから、非同期起動ビット３２
をＯＮにする。この操作によって、非同期ライトバック
回路１８は、ライトバックビット３０がＯＮになってい
るセットに対してのみ非同期ライトバックを行なうの
で、ダーティブロックが一定数を超過したセットに対し
て、非同期ライトバックが開始されることになる。この
セットライトバックは、一度対象となったセット内のダ
ーティブロックがなくなるまで続けられ、そのセット内
のダーティーブロックがなくなるとライトバックビット
３０と退避ビット３１は共にＯＦＦされる。あるセット
に対してセットライトバックがなされている間に、別の
セットのダーティブロックが一定数を超過した場合は、
同様にそのセットのライトバックビットがＯＮされ、そ
のセットに対しても非同期ライトバックが行なわれる。
このようにしてセット内のダーティブロックがなくなる
とライトバックビットと退避ビットはＯＦＦされ、全て
のライトバックビットがＯＦＦになると、非同期起動ビ
ット３２をＯＦＦにして非同期ライトバックは終了す
る。退避ビットについては次に述べるタイマライトバッ
クとの併用の際にその役割を発揮するので以下で説明す
る。
【００７７】タイマライトバックは、ディスク装置への
アクセスがそれ程頻繁でない時期を見計らって、全ての
セットに対して非同期ライトバック実行させるものであ
る。しかしながら非同期ライトバックを余りにも頻繁に
行なうと、大きく２つの問題が発生する。１つはホスト
計算機からのアクセス要求と非同期ライトバック処理が
重なってしまい、ホスト側への応答が遅くなるという問
題である。もう１つは、キャッシュバッファ上にダーテ
ィブロックをしばらく置いておくことにより、その後の
ホスト計算機からのアクセスによってダーティブロック
が連続になる可能性があり、そうなれば一度のディスク
装置に対するアクセスで済むところを、その都度ディス
ク装置への起動を数回に分けて非同期ライトバックする
ために、まとめ書きによるディスク装置へのアクセス抑
制効果を減少させることになってしまう。この点に関し
ては、ディスク装置に対する起動で最も時間がかかるの
は、シーク及び回転待ち時間であり、実際のデータ転送
にはさほど時間を要しないことを考えると、一括してデ
ィスク装置へ書き戻し処理を行なった方が効率が良いこ
とは容易に理解できる。そのために、前述のセットライ
トバックとは異なる非同期ライトバックの起動方法とし
て以下に述べるタイマライトバックを併用する。
アクセスがそれ程頻繁でない時期を見計らって、全ての
セットに対して非同期ライトバック実行させるものであ
る。しかしながら非同期ライトバックを余りにも頻繁に
行なうと、大きく２つの問題が発生する。１つはホスト
計算機からのアクセス要求と非同期ライトバック処理が
重なってしまい、ホスト側への応答が遅くなるという問
題である。もう１つは、キャッシュバッファ上にダーテ
ィブロックをしばらく置いておくことにより、その後の
ホスト計算機からのアクセスによってダーティブロック
が連続になる可能性があり、そうなれば一度のディスク
装置に対するアクセスで済むところを、その都度ディス
ク装置への起動を数回に分けて非同期ライトバックする
ために、まとめ書きによるディスク装置へのアクセス抑
制効果を減少させることになってしまう。この点に関し
ては、ディスク装置に対する起動で最も時間がかかるの
は、シーク及び回転待ち時間であり、実際のデータ転送
にはさほど時間を要しないことを考えると、一括してデ
ィスク装置へ書き戻し処理を行なった方が効率が良いこ
とは容易に理解できる。そのために、前述のセットライ
トバックとは異なる非同期ライトバックの起動方法とし
て以下に述べるタイマライトバックを併用する。
【００７８】以下にタイマライトバックの動作を示す。
タイマライトバックはホスト計算機からのリードアクセ
ス要求においてキャッシュミスヒットによるディスク装
置起動が発生する間隔を監視し、一定時間そのようなデ
ィスク装置起動がないことを確認してから発生する。こ
れによってホスト計算機からのアクセス要求との競合を
極力防ぐことになる。一定時間経過の監視は、マイクロ
プロセッサ１１がリアルタイムクロック回路１９からの
タイマ割り込みを検出する。リアルタイムクロック回路
１９はマイクロプロセッサ１１により、キャッシュミス
ヒットによるディスク装置起動時に、ディスク制御ＬＳ
Ｉ１２を起動するのと同時に毎回リセットされており、
従って、ディスク装置起動が一定期間発生しなかった場
合においてのみ、タイマ割り込みが発生するものであ
る。タイマ割り込みを受けたマイクロプロセッサ１１
は、タイマ起動ビット３３がＯＦＦになっているかどう
か確認する。タイマ起動ビット３３がＯＮになっている
場合は、すでにタイマライトバックが発生しているの
で、リアルタイムクロック回路１９をリセットするだけ
で他の処理は何も行わない。一方、タイマ起動ビット３
３がＯＦＦになっている場合は、リアルタイムクロック
回路１９をリセットした後、ライトバックビット３０の
内容を全てＯＮにし、非同期起動ビット３２とタイマ起
動ビット３３をＯＮにする。退避ビット３１の内容はこ
こでは操作しない。
タイマライトバックはホスト計算機からのリードアクセ
ス要求においてキャッシュミスヒットによるディスク装
置起動が発生する間隔を監視し、一定時間そのようなデ
ィスク装置起動がないことを確認してから発生する。こ
れによってホスト計算機からのアクセス要求との競合を
極力防ぐことになる。一定時間経過の監視は、マイクロ
プロセッサ１１がリアルタイムクロック回路１９からの
タイマ割り込みを検出する。リアルタイムクロック回路
１９はマイクロプロセッサ１１により、キャッシュミス
ヒットによるディスク装置起動時に、ディスク制御ＬＳ
Ｉ１２を起動するのと同時に毎回リセットされており、
従って、ディスク装置起動が一定期間発生しなかった場
合においてのみ、タイマ割り込みが発生するものであ
る。タイマ割り込みを受けたマイクロプロセッサ１１
は、タイマ起動ビット３３がＯＦＦになっているかどう
か確認する。タイマ起動ビット３３がＯＮになっている
場合は、すでにタイマライトバックが発生しているの
で、リアルタイムクロック回路１９をリセットするだけ
で他の処理は何も行わない。一方、タイマ起動ビット３
３がＯＦＦになっている場合は、リアルタイムクロック
回路１９をリセットした後、ライトバックビット３０の
内容を全てＯＮにし、非同期起動ビット３２とタイマ起
動ビット３３をＯＮにする。退避ビット３１の内容はこ
こでは操作しない。
【００７９】この操作によって非同期ライトバック回路
は、キャッシュの全セットに対して、非同期ライトバッ
クを開始するのである。そしてタイマライトバック中
に、キャッシュミスヒットによるディスク装置起動が新
たに発生すると、タイマライトバックによる非同期ライ
トバックを中止する。これは、ミスヒットによるディス
ク装置起動時には、マイクロプロセッサ１１が前述した
リアルタイムクロック回路１９をリセットする他に、退
避ビット３１の内容をライトバックビット３０の内容に
コピーし、タイマ起動ビット３３をＯＦＦにすることに
よって実現されている。この時、非同期起動ビット３２
は操作をしない。退避ビットは、セットライトバックを
実行していたセットを示しているので、タイマライトバ
ック以前の状態に戻すことに相当する。タイマライトバ
ックは、セットライトバックと同様にしてライトバック
ビットがすべてＯＦＦになるか、またはミスヒットによ
るディスク装置起動時に、終了することになる。
は、キャッシュの全セットに対して、非同期ライトバッ
クを開始するのである。そしてタイマライトバック中
に、キャッシュミスヒットによるディスク装置起動が新
たに発生すると、タイマライトバックによる非同期ライ
トバックを中止する。これは、ミスヒットによるディス
ク装置起動時には、マイクロプロセッサ１１が前述した
リアルタイムクロック回路１９をリセットする他に、退
避ビット３１の内容をライトバックビット３０の内容に
コピーし、タイマ起動ビット３３をＯＦＦにすることに
よって実現されている。この時、非同期起動ビット３２
は操作をしない。退避ビットは、セットライトバックを
実行していたセットを示しているので、タイマライトバ
ック以前の状態に戻すことに相当する。タイマライトバ
ックは、セットライトバックと同様にしてライトバック
ビットがすべてＯＦＦになるか、またはミスヒットによ
るディスク装置起動時に、終了することになる。
【００８０】図２５に非同期制御フラグの遷移例を示
す。この例は、まずセットライトバックが発生し、次に
タイマライトバックが発生、そしてタイマライトバック
がホスト計算機からのディスク装置アクセスで終了する
というものである。初期状態では、ライトバックビット
と退避ビットは全てＯＦＦになっている。まずセット２
に対してセットライトバックが発生すると、ライトバッ
クビットと退避ビットのセット２を示すビットがＯＮに
なり、非同期起動ビットもＯＮされることによって、非
同期ライトバック回路はセット２の非同期ライトバック
を開始する。次にタイマライトバックが発生するとライ
トバックビットが全てＯＮされ、非同期ライトバック回
路は全セットに対しての非同期ライトバックを開始す
る。そしてホスト計算機からのリード動作ミスヒットに
よるディスク装置起動が発生した場合には、退避ビット
の内容をライトバックビットにコピーすることによっ
て、タイマ起動前の状態（セット２に対してのみの非同
期ライトバック）に戻している。
す。この例は、まずセットライトバックが発生し、次に
タイマライトバックが発生、そしてタイマライトバック
がホスト計算機からのディスク装置アクセスで終了する
というものである。初期状態では、ライトバックビット
と退避ビットは全てＯＦＦになっている。まずセット２
に対してセットライトバックが発生すると、ライトバッ
クビットと退避ビットのセット２を示すビットがＯＮに
なり、非同期起動ビットもＯＮされることによって、非
同期ライトバック回路はセット２の非同期ライトバック
を開始する。次にタイマライトバックが発生するとライ
トバックビットが全てＯＮされ、非同期ライトバック回
路は全セットに対しての非同期ライトバックを開始す
る。そしてホスト計算機からのリード動作ミスヒットに
よるディスク装置起動が発生した場合には、退避ビット
の内容をライトバックビットにコピーすることによっ
て、タイマ起動前の状態（セット２に対してのみの非同
期ライトバック）に戻している。
【００８１】次に、この非同期ライトバック回路１８の
動作を図２６のフローチャートによって説明する。図２
２の非同期ライトバック回路１８はセットライトバック
とタイマライトバックのいずれかの非同期起動ビットが
ＯＮになると動作を開始する。まず、図２６のステップ
３００，３０１でライトバックビットがＯＮのセットを
検索し、ステップ３０２でそのセットにダーティブロッ
クがなければステップ３０９でそのセットに該当するラ
イトバックビットと退避ビットをＯＦＦにして、次のラ
イトビットがＯＮのセットに動作を移す。ステップ３０
２でダーティブロックかセット内に見つかった場合は、
ステップ３０３で例えばＬＲＵ方式でライトバックの対
象にするブロックを決定する。ステップ３０４，３０５
で、そのブロックと連続の内容のブロックが次セットに
あるか検索し、あればまた次のセットを検索するという
ように連続ブロックが途切れるまで検索し、一度にライ
トバックするブロックを記憶する。そしてディスク制御
ＬＳＩにライトバックするブロックの位置を送り、ステ
ップ３０６のライトバック処理を行なう。ディスク制御
ＬＳＩからの割り込みが発生すると、ライトバックがホ
スト計算機からのアクセスによる強制終了なしで終了し
ているか確認してステップ３００に戻る。強制終了によ
って正常終了していない場合はもう一度ライトバック処
理を行なう。正常終了によってステップ３００に戻り、
次のライトバックがＯＮのセットを検索するときには、
直前に処理をしたセットの次から行なうようにしてい
る。このことにより、ライトバックビットがＯＮになっ
ているセットを平均的にライトバックしていくことがで
きる。非同期ライトバック回路は、図２２の全てのライ
トバックビット３０がＯＦＦになると、非同期起動ビッ
ト３２をＯＦＦにして停止する。
動作を図２６のフローチャートによって説明する。図２
２の非同期ライトバック回路１８はセットライトバック
とタイマライトバックのいずれかの非同期起動ビットが
ＯＮになると動作を開始する。まず、図２６のステップ
３００，３０１でライトバックビットがＯＮのセットを
検索し、ステップ３０２でそのセットにダーティブロッ
クがなければステップ３０９でそのセットに該当するラ
イトバックビットと退避ビットをＯＦＦにして、次のラ
イトビットがＯＮのセットに動作を移す。ステップ３０
２でダーティブロックかセット内に見つかった場合は、
ステップ３０３で例えばＬＲＵ方式でライトバックの対
象にするブロックを決定する。ステップ３０４，３０５
で、そのブロックと連続の内容のブロックが次セットに
あるか検索し、あればまた次のセットを検索するという
ように連続ブロックが途切れるまで検索し、一度にライ
トバックするブロックを記憶する。そしてディスク制御
ＬＳＩにライトバックするブロックの位置を送り、ステ
ップ３０６のライトバック処理を行なう。ディスク制御
ＬＳＩからの割り込みが発生すると、ライトバックがホ
スト計算機からのアクセスによる強制終了なしで終了し
ているか確認してステップ３００に戻る。強制終了によ
って正常終了していない場合はもう一度ライトバック処
理を行なう。正常終了によってステップ３００に戻り、
次のライトバックがＯＮのセットを検索するときには、
直前に処理をしたセットの次から行なうようにしてい
る。このことにより、ライトバックビットがＯＮになっ
ているセットを平均的にライトバックしていくことがで
きる。非同期ライトバック回路は、図２２の全てのライ
トバックビット３０がＯＦＦになると、非同期起動ビッ
ト３２をＯＦＦにして停止する。
【００８２】次に、図２７で非同期ライトバック回路に
よるライトバックの例を示す。６はセットアソシエイテ
ィブ方式のキャッシュバッファ、３０はライトバックビ
ット、３１は退避ビットである。この例ではライトバッ
クビットのセット１とセット４がＯＮになっている。キ
ャッシュバッファ６はセットとウェイによる二次元構造
になっており、斜線部はダーティブロック、矢印はディ
スク装置上で連続していることを示している。尚、一般
的にセット内のライトバック対象ブロックはＬＲＵ方式
で決定しているが、説明を簡略にするために、セットの
上の方からライトバックすることにする。
よるライトバックの例を示す。６はセットアソシエイテ
ィブ方式のキャッシュバッファ、３０はライトバックビ
ット、３１は退避ビットである。この例ではライトバッ
クビットのセット１とセット４がＯＮになっている。キ
ャッシュバッファ６はセットとウェイによる二次元構造
になっており、斜線部はダーティブロック、矢印はディ
スク装置上で連続していることを示している。尚、一般
的にセット内のライトバック対象ブロックはＬＲＵ方式
で決定しているが、説明を簡略にするために、セットの
上の方からライトバックすることにする。
【００８３】まず、非同期ライトバック回路はライトバ
ックビットがＯＮのセットを見つける。ここではライト
バックビットのセット１がＯＮになっているのでセット
１を見て、ブロック６０を決定する。そしてこれに連続
したブロック６１と６２をライトバックする。次にライ
トバックビットがＯＮのセット４を見てブロック６３を
ライトバックする。このように処理を進めていくと、ブ
ロック６４，６５，６６，６７，６８の順でライトバッ
クが行われる。ブロック６８をライトバックした後、ラ
イトバックビットがＯＮになっているセット１を見る
が、すでにダーティブロックはないので、ライトバック
ビットと退避ビットのセット１をＯＦＦし、セット４に
処理を移してブロック６９をライトバックする。この
後、もう一度セット４を見て、ダーティブロックがない
ことを確認してからライトバックビットと退避ビットの
セット４をＯＦＦし、図２２の非同期起動ビット３２を
ＯＦＦして停止するのである。
ックビットがＯＮのセットを見つける。ここではライト
バックビットのセット１がＯＮになっているのでセット
１を見て、ブロック６０を決定する。そしてこれに連続
したブロック６１と６２をライトバックする。次にライ
トバックビットがＯＮのセット４を見てブロック６３を
ライトバックする。このように処理を進めていくと、ブ
ロック６４，６５，６６，６７，６８の順でライトバッ
クが行われる。ブロック６８をライトバックした後、ラ
イトバックビットがＯＮになっているセット１を見る
が、すでにダーティブロックはないので、ライトバック
ビットと退避ビットのセット１をＯＦＦし、セット４に
処理を移してブロック６９をライトバックする。この
後、もう一度セット４を見て、ダーティブロックがない
ことを確認してからライトバックビットと退避ビットの
セット４をＯＦＦし、図２２の非同期起動ビット３２を
ＯＦＦして停止するのである。
【００８４】本実施例によれば、あるセット内にダーテ
ィブロックが一定量以上蓄積された時点でホスト計算機
からのアクセスとは非同期にライトバック処理を行うよ
うにしたので、キャッシュミスヒット時のリプレース処
理時間を短縮することができ、ホスト計算機に対する応
答時間の高速化を図ることが可能となる。また、ディス
ク装置に対するアクセス頻度の少ない動作状態を監視
し、キャッシュ上のダーティブロックがある程度まとま
った時点で非同期ライトバックを行うようにしたので、
ディスク装置に対するまとめ書きが期待でき、ディスク
装置起動の回数を抑制することができるので、効率の良
いディスクキャッシュ制御装置を構築できる。さらに、
２つの非同期起動方法を併用することによって、ダーテ
ィブロックが多くなったセットは強制的にセットライト
バックで、またディスク装置へのアクセスが少ない時は
全セットをタイマライトバックでディスク装置へ掃き出
すようにしたので、キャッシュバッファ上のダーティブ
ロックを全体的に均等に減らすことができる。
ィブロックが一定量以上蓄積された時点でホスト計算機
からのアクセスとは非同期にライトバック処理を行うよ
うにしたので、キャッシュミスヒット時のリプレース処
理時間を短縮することができ、ホスト計算機に対する応
答時間の高速化を図ることが可能となる。また、ディス
ク装置に対するアクセス頻度の少ない動作状態を監視
し、キャッシュ上のダーティブロックがある程度まとま
った時点で非同期ライトバックを行うようにしたので、
ディスク装置に対するまとめ書きが期待でき、ディスク
装置起動の回数を抑制することができるので、効率の良
いディスクキャッシュ制御装置を構築できる。さらに、
２つの非同期起動方法を併用することによって、ダーテ
ィブロックが多くなったセットは強制的にセットライト
バックで、またディスク装置へのアクセスが少ない時は
全セットをタイマライトバックでディスク装置へ掃き出
すようにしたので、キャッシュバッファ上のダーティブ
ロックを全体的に均等に減らすことができる。
【００８５】実施例８．本発明の第８の実施例を図２
１、図２８、および図２９に基づいて説明する。本実施
例は、図２１のキャッシュ判定回路１０に特徴を持つも
のである。そのキャッシュ判定回路の詳細を図２８に示
す。
１、図２８、および図２９に基づいて説明する。本実施
例は、図２１のキャッシュ判定回路１０に特徴を持つも
のである。そのキャッシュ判定回路の詳細を図２８に示
す。
【００８６】図において、キャッシュ判定回路１０はヒ
ット判定部３５と、リプレースブロック決定部３６と、
ライトバック回数算出部３７を備えている。図２１のス
テータステーブル７を用いて、セットアソシエイティブ
方式ストアインでキャッシュバッファ６上のデータのキ
ャッシュ判定を行うのが、キャッシュ判定回路１０であ
る。
ット判定部３５と、リプレースブロック決定部３６と、
ライトバック回数算出部３７を備えている。図２１のス
テータステーブル７を用いて、セットアソシエイティブ
方式ストアインでキャッシュバッファ６上のデータのキ
ャッシュ判定を行うのが、キャッシュ判定回路１０であ
る。
【００８７】次にこのキャッシュ判定回路１０の動作概
要について説明する。ライトキャッシュとは、ライトア
クセスしたデータをキャッシュバッファ上に置くもので
ある。キャッシュバッファにダーティブロックを置き、
さらに非同期ライトバックを行なうことによりホスト計
算機からのアクセスの際にディスク装置を起動しないで
済むことになる。しかし、ダーティブロックをキャッシ
ュバッファ上に置くことは、リプレースの際のライトバ
ックを招くおそれがある。これは、キャッシュバッファ
上にホスト計算機からデータを置くための空きブロック
を作る時に、ホスト計算機からのアクセスとは無関係に
ダーティブロックをディスク装置にライトするものであ
る。このライトバックが一度のディスク装置起動です済
むならば、ライトキャッシュがない場合と応答時間は変
らないが、アクセス長が長くリプレースのためのライト
バックによって複数回のディスク装置起動が発生してし
まう場合には、寧ろライトキャッシュの存在しないシス
テムの方が、応答時間は短くなってしまう。そこで、こ
のキャッシュ判定回路１０は、ホスト計算機からのライ
トアクセスにおいてリプレースのために複数回のディス
ク装置起動が発生する場合は、キャッシュ上でヒットし
ているブロックを無効化して、キャッシュバッファ上に
ダーティブロックを置かずにディスク装置に直接ライト
してしまうものである。この処理によって、ライトキャ
ッシュがない方が応答時間が早くなるといった事態を防
ぐことができるのである。
要について説明する。ライトキャッシュとは、ライトア
クセスしたデータをキャッシュバッファ上に置くもので
ある。キャッシュバッファにダーティブロックを置き、
さらに非同期ライトバックを行なうことによりホスト計
算機からのアクセスの際にディスク装置を起動しないで
済むことになる。しかし、ダーティブロックをキャッシ
ュバッファ上に置くことは、リプレースの際のライトバ
ックを招くおそれがある。これは、キャッシュバッファ
上にホスト計算機からデータを置くための空きブロック
を作る時に、ホスト計算機からのアクセスとは無関係に
ダーティブロックをディスク装置にライトするものであ
る。このライトバックが一度のディスク装置起動です済
むならば、ライトキャッシュがない場合と応答時間は変
らないが、アクセス長が長くリプレースのためのライト
バックによって複数回のディスク装置起動が発生してし
まう場合には、寧ろライトキャッシュの存在しないシス
テムの方が、応答時間は短くなってしまう。そこで、こ
のキャッシュ判定回路１０は、ホスト計算機からのライ
トアクセスにおいてリプレースのために複数回のディス
ク装置起動が発生する場合は、キャッシュ上でヒットし
ているブロックを無効化して、キャッシュバッファ上に
ダーティブロックを置かずにディスク装置に直接ライト
してしまうものである。この処理によって、ライトキャ
ッシュがない方が応答時間が早くなるといった事態を防
ぐことができるのである。
【００８８】この詳細動作を図２９のフローチャートに
よって説明する。ステップ４０１でライトコマンドによ
るアクセス対象ブロックが、キャッシュバッファ上にあ
るかどうかのヒット判定を行なう。ここでアクセス対象
ブロックが全てヒットしている場合は、ステップ４０８
のキャッシュストア処理（キャッシュバッファ上の該当
ブロックに上書き）して終了する。一部のブロック、ま
たは全ブロックがミスヒットしている場合は、キャッシ
ュバッファ上に格納するエリアをステップ４０２で決定
する。ステップ４０３で格納するエリア内のダーティブ
ロックの有無によりライトバックの発生の判定をする。
ライトバックが発生しない場合は、ステップ４０８のキ
ャッシュストア処理をして終了する。ライトバックが発
生する場合はその回数をステップ４０４でカウントす
る。ライトバックが１回だけ発生する場合は、リプレー
スのためのライトバックを行ない、エリアを確保してか
らステップ４０８のキャッシュストア処理を行なう。ラ
イトバックが２回以上発生する場合は、ステップ４０５
でヒットしているブロックを無効化した後、ステップ４
０６でディスク装置へ直接ライトを行なって処理を終了
する。
よって説明する。ステップ４０１でライトコマンドによ
るアクセス対象ブロックが、キャッシュバッファ上にあ
るかどうかのヒット判定を行なう。ここでアクセス対象
ブロックが全てヒットしている場合は、ステップ４０８
のキャッシュストア処理（キャッシュバッファ上の該当
ブロックに上書き）して終了する。一部のブロック、ま
たは全ブロックがミスヒットしている場合は、キャッシ
ュバッファ上に格納するエリアをステップ４０２で決定
する。ステップ４０３で格納するエリア内のダーティブ
ロックの有無によりライトバックの発生の判定をする。
ライトバックが発生しない場合は、ステップ４０８のキ
ャッシュストア処理をして終了する。ライトバックが発
生する場合はその回数をステップ４０４でカウントす
る。ライトバックが１回だけ発生する場合は、リプレー
スのためのライトバックを行ない、エリアを確保してか
らステップ４０８のキャッシュストア処理を行なう。ラ
イトバックが２回以上発生する場合は、ステップ４０５
でヒットしているブロックを無効化した後、ステップ４
０６でディスク装置へ直接ライトを行なって処理を終了
する。
【００８９】本実施例によれば、ライトデータをキャッ
シュバッファ上に置くようにし、ライトアクセスにおい
てリプレースがある基準回数値以上発生する場合に、キ
ャッシュバッファ上でヒットしているブロックを無効化
して、ダーティブロックを置くことなく直接ディスク装
置へライトするようにしたのでライトアクセスにおける
応答時間を保証した効率のよいディスクキャッシュ装置
が実現できる。
シュバッファ上に置くようにし、ライトアクセスにおい
てリプレースがある基準回数値以上発生する場合に、キ
ャッシュバッファ上でヒットしているブロックを無効化
して、ダーティブロックを置くことなく直接ディスク装
置へライトするようにしたのでライトアクセスにおける
応答時間を保証した効率のよいディスクキャッシュ装置
が実現できる。
【００９０】実施例９．本発明の第９の実施例を図２
１、図２８、図３０、および図３１に基づいて説明す
る。本実施例は、第８の実施例においてホスト計算機か
らのライトアクセスでの応答時間の保証をしたものに対
し、さらにキャッシュバッファ６の構造を変更すること
によって、ホスト計算機からのリードアクセスでも応答
時間を保証するものである。本実施例におけるキャッシ
ュバッファ６の詳細を図３０に示す。
１、図２８、図３０、および図３１に基づいて説明す
る。本実施例は、第８の実施例においてホスト計算機か
らのライトアクセスでの応答時間の保証をしたものに対
し、さらにキャッシュバッファ６の構造を変更すること
によって、ホスト計算機からのリードアクセスでも応答
時間を保証するものである。本実施例におけるキャッシ
ュバッファ６の詳細を図３０に示す。
【００９１】本実施例では、図２８の構成のキャッシュ
判定回路１０を使用する。そして、図３０のようにリー
ドデータのみを置くリード専用エリア２０と、リード／
ライトデータのどちらも置ける汎用エリア２１に分割さ
れたセットアソシエイティブ方式ストアインのキャッシ
ュバッファ６を持つことを特徴とする。
判定回路１０を使用する。そして、図３０のようにリー
ドデータのみを置くリード専用エリア２０と、リード／
ライトデータのどちらも置ける汎用エリア２１に分割さ
れたセットアソシエイティブ方式ストアインのキャッシ
ュバッファ６を持つことを特徴とする。
【００９２】次に、動作について説明する。第８の実施
例において、ライトキャッシュに対するホスト計算機か
らのライトアクセス時のペナルティについて説明した
が、リードアクセスに対しても同様なペナルティが発生
する。リードアクセスでミスヒットした場合は、ライト
動作とは異なり、必ずディスク装置起動が発生する。さ
らにリプレースのためにライトバックが発生することに
なれば、ディスク装置起動の回数はキャッシュがない場
合よりも多くなる。従って、リプレースによるライトバ
ックがなければ、キャッシュがない時とディスク装置起
動回数は同じなので応答時間を保証することができるこ
とになる。そこで、リプレースにおいてライトバックす
る必要のないデータ、つまりリードデータしか置くかな
い領域をキャッシュバッファに設定するのである。この
領域の存在により、ディスク装置起動の回数を１回に抑
制することが可能になる。
例において、ライトキャッシュに対するホスト計算機か
らのライトアクセス時のペナルティについて説明した
が、リードアクセスに対しても同様なペナルティが発生
する。リードアクセスでミスヒットした場合は、ライト
動作とは異なり、必ずディスク装置起動が発生する。さ
らにリプレースのためにライトバックが発生することに
なれば、ディスク装置起動の回数はキャッシュがない場
合よりも多くなる。従って、リプレースによるライトバ
ックがなければ、キャッシュがない時とディスク装置起
動回数は同じなので応答時間を保証することができるこ
とになる。そこで、リプレースにおいてライトバックす
る必要のないデータ、つまりリードデータしか置くかな
い領域をキャッシュバッファに設定するのである。この
領域の存在により、ディスク装置起動の回数を１回に抑
制することが可能になる。
【００９３】次に、動作の詳細を図３１のフローチャー
トによって説明する。ステップ５０１でリードコマンド
によるアクセス対象ブロックがキャッシュバッファ上に
あるかどうかのヒット判定を行なう。ここでアクセス対
象ブロックが全てヒットしている場合は、ステップ５０
６のキャッシュリード処理を実行して終了する。一部の
ブロック、または全ブロックがミスヒットしている場合
は、キャッシュバッファ上に格納するエリアをステップ
５０２で決定する。ステップ５０３で格納するエリア内
のダーティブロックの有無によりライトバックの発生の
有無を判定する。ライトバックが発生しない場合は、ス
テップ５０５でステージングをしてからステップ５０６
のキャッシュリード処理をして終了する。ライトバック
が１回でも発生する場合（この点が第８の実施例と異な
る）は、ステップ５０４でキャッシュバッファ上の格納
エリアをリード専用エリア内のウェイに指定して、ステ
ップ５０５のステージングをしてからステップ５０６の
キャッシュリード処理を行なう。
トによって説明する。ステップ５０１でリードコマンド
によるアクセス対象ブロックがキャッシュバッファ上に
あるかどうかのヒット判定を行なう。ここでアクセス対
象ブロックが全てヒットしている場合は、ステップ５０
６のキャッシュリード処理を実行して終了する。一部の
ブロック、または全ブロックがミスヒットしている場合
は、キャッシュバッファ上に格納するエリアをステップ
５０２で決定する。ステップ５０３で格納するエリア内
のダーティブロックの有無によりライトバックの発生の
有無を判定する。ライトバックが発生しない場合は、ス
テップ５０５でステージングをしてからステップ５０６
のキャッシュリード処理をして終了する。ライトバック
が１回でも発生する場合（この点が第８の実施例と異な
る）は、ステップ５０４でキャッシュバッファ上の格納
エリアをリード専用エリア内のウェイに指定して、ステ
ップ５０５のステージングをしてからステップ５０６の
キャッシュリード処理を行なう。
【００９４】本実施例によれば、キャッシュバッファを
リードデータ専用エリアとリード・ライトデータのいづ
れも置ける汎用エリアに分割して管理し、ライトバック
が発生する場合にはリード専用エリアにウエイを指定し
てステージングを行うようにしたので、ホスト計算機か
らのリードアクセスにおいても応答時間を保証したディ
スクキャッシュ制御装置が実現できる。
リードデータ専用エリアとリード・ライトデータのいづ
れも置ける汎用エリアに分割して管理し、ライトバック
が発生する場合にはリード専用エリアにウエイを指定し
てステージングを行うようにしたので、ホスト計算機か
らのリードアクセスにおいても応答時間を保証したディ
スクキャッシュ制御装置が実現できる。
【００９５】
【発明の効果】この発明は以上説明したようにして構成
されているので、以下のような効果を奏する。
されているので、以下のような効果を奏する。
【００９６】この発明によれば、アクセスブロックに対
するキャッシュ判定をディスク装置に対するデータ転送
時間を利用して行う様にしたため、ディスク起動のため
のオーバヘッド時間を最小に抑えることができ、キャッ
シュ制御装置の高速処理を実現する事ができる。
するキャッシュ判定をディスク装置に対するデータ転送
時間を利用して行う様にしたため、ディスク起動のため
のオーバヘッド時間を最小に抑えることができ、キャッ
シュ制御装置の高速処理を実現する事ができる。
【００９７】また、ディスク装置からの読み出しデータ
のキャッシュバッファへのステージング動作において、
キャッシュのヒット、ミスヒットの判定結果をキャッシ
ュバッファに対する書込み許可信号として使用し、ブロ
ック単位でキャッシュバッファのヒットブロックに対す
る書込み制御を行うようにしたので、キャッシュバッフ
ァ上におけるヒット、ミスヒットブロック位置が不連続
であっても、ディスク装置に対し一回の起動による連続
データと見なしてデータ転送することができるため、キ
ャッシュ制御装置の高速化を実現することができる。
のキャッシュバッファへのステージング動作において、
キャッシュのヒット、ミスヒットの判定結果をキャッシ
ュバッファに対する書込み許可信号として使用し、ブロ
ック単位でキャッシュバッファのヒットブロックに対す
る書込み制御を行うようにしたので、キャッシュバッフ
ァ上におけるヒット、ミスヒットブロック位置が不連続
であっても、ディスク装置に対し一回の起動による連続
データと見なしてデータ転送することができるため、キ
ャッシュ制御装置の高速化を実現することができる。
【００９８】また、キャッシュのヒット、ミスヒットの
判定結果を用いてキャッシュバッファおよびディスク装
置からのデータの流れをブロック単位で切り替え制御す
るようにしたので、キャッシュバッファ上におけるヒッ
ト、ミスヒットブロックが不連続に存在していても、一
回の起動による連続データと見なしてホスト計算機にデ
ータ転送することができるため、キャッシュ制御装置の
高速化を実現することができる。
判定結果を用いてキャッシュバッファおよびディスク装
置からのデータの流れをブロック単位で切り替え制御す
るようにしたので、キャッシュバッファ上におけるヒッ
ト、ミスヒットブロックが不連続に存在していても、一
回の起動による連続データと見なしてホスト計算機にデ
ータ転送することができるため、キャッシュ制御装置の
高速化を実現することができる。
【００９９】また、あるセット内にダーティブロックが
一定量以上蓄積された時点でホスト計算機からのアクセ
スとは非同期にライトバック処理を行うようにしたの
で、キャッシュミスヒット時のリプレース処理時間を短
縮することができ、ホスト計算機に対する応答時間の高
速化を実現することができる。
一定量以上蓄積された時点でホスト計算機からのアクセ
スとは非同期にライトバック処理を行うようにしたの
で、キャッシュミスヒット時のリプレース処理時間を短
縮することができ、ホスト計算機に対する応答時間の高
速化を実現することができる。
【０１００】また、ディスク装置に対するアクセス状況
を監視し、キャッシュバッファ上のダーティブロックが
ある程度まとまった時点で非同期ライトバック処理を行
うようにしたのでディスク装置に対するまとめ書きが期
待でき、ディスク装置の起動回数を抑制することができ
るので、効率のよいディスクキャシュ制御装置が実現で
きる。
を監視し、キャッシュバッファ上のダーティブロックが
ある程度まとまった時点で非同期ライトバック処理を行
うようにしたのでディスク装置に対するまとめ書きが期
待でき、ディスク装置の起動回数を抑制することができ
るので、効率のよいディスクキャシュ制御装置が実現で
きる。
【０１０１】さらに、ライトデータをキャッシュバッフ
ァ上に置く場合において、バッファブロックのリプレー
スが一定回数以上発生する場合に、キャッシュバッファ
上でヒットしているブロックを無効化し、ダーティブロ
ックを残すことなく直接ディスク装置へライトするよう
にしたので、ライトアクセスにおける応答時間を保証し
た効率のよいディスクキャシュ制御装置が実現できる。
ァ上に置く場合において、バッファブロックのリプレー
スが一定回数以上発生する場合に、キャッシュバッファ
上でヒットしているブロックを無効化し、ダーティブロ
ックを残すことなく直接ディスク装置へライトするよう
にしたので、ライトアクセスにおける応答時間を保証し
た効率のよいディスクキャシュ制御装置が実現できる。
【０１０２】加えて、キャッシュバッファをリード専用
エリアとリード・ライトデータのいづれも置ける汎用エ
リアに分割して管理し、ライトバックが発生する場合に
はリード専用エリアにウエイを指定してステージングを
行うようにしたので、ホスト計算機からのリードアクセ
スにおいても応答時間を保証した効率のよいディスクキ
ャシュ制御装置が実現できる。
エリアとリード・ライトデータのいづれも置ける汎用エ
リアに分割して管理し、ライトバックが発生する場合に
はリード専用エリアにウエイを指定してステージングを
行うようにしたので、ホスト計算機からのリードアクセ
スにおいても応答時間を保証した効率のよいディスクキ
ャシュ制御装置が実現できる。
【図１】 本発明の第１の実施例におけるディスクキャ
ッシュ制御装置のブロック図である。
ッシュ制御装置のブロック図である。
【図２】 本発明の第１の実施例におけるディスクキャ
ッシュ制御装置の動作を示すタイミングチャートであ
る。
ッシュ制御装置の動作を示すタイミングチャートであ
る。
【図３】 本発明の第１の実施例のキャッシュ判定回路
に対するステータステーブル構造とブロックアドレスの
関係を示す図である。
に対するステータステーブル構造とブロックアドレスの
関係を示す図である。
【図４】 本発明の第１の実施例におけるステータステ
ーブルの内容を示す図である。
ーブルの内容を示す図である。
【図５】 本発明の第２の実施例におけるセットアソシ
エイティブ方式のディスクキャッシュ制御装置のブロッ
ク図である。
エイティブ方式のディスクキャッシュ制御装置のブロッ
ク図である。
【図６】 本発明の第２の実施例のキャッシュ判定回路
におけるウエイカウンタとセットカウンタ及びブロック
アドレスの関係を示す図である。
におけるウエイカウンタとセットカウンタ及びブロック
アドレスの関係を示す図である。
【図７】 本発明の第２の実施例におけるウエイ更新動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図８】 本発明の第３の実施例におけるダイレクトマ
ッピング方式のストアイン型ディスクキャッシュ制御装
置のブロック図である。
ッピング方式のストアイン型ディスクキャッシュ制御装
置のブロック図である。
【図９】 本発明の第３の実施例におけるダイレクトマ
ッピング方式での読み出し動作を示すフローチャートで
ある。
ッピング方式での読み出し動作を示すフローチャートで
ある。
【図１０】 本発明の第３の実施例におけるステージン
グの動作を示す図である。
グの動作を示す図である。
【図１１】 本発明の第３の実施例におけるメモリ制御
回路を示す概略図である。
回路を示す概略図である。
【図１２】 本発明の第４の実施例におけるセットアソ
シエイティブ方式のストアイン型ディスクキャッシュ制
御装置のブロック図である。
シエイティブ方式のストアイン型ディスクキャッシュ制
御装置のブロック図である。
【図１３】 本発明の第４の実施例におけるセットアソ
シエイティブ方式での読み出し動作を示すフローチャー
トである。
シエイティブ方式での読み出し動作を示すフローチャー
トである。
【図１４】 本発明の第４の実施例におけるステージン
グの実行例を示す図である。
グの実行例を示す図である。
【図１５】 本発明の第５の実施例におけるダイレクト
マッピング方式のストアイン型ディスクキャッシュ制御
装置のブロック図である。
マッピング方式のストアイン型ディスクキャッシュ制御
装置のブロック図である。
【図１６】 本発明の第５の実施例におけるダイレクト
マッピング方式での読み出し動作を示すフローチャート
である。
マッピング方式での読み出し動作を示すフローチャート
である。
【図１７】 本発明の第５の実施例のダイレクトマッピ
ング方式での非ステージング処理におけるディスク装置
とキャッシュバッファの関係を示す図である。
ング方式での非ステージング処理におけるディスク装置
とキャッシュバッファの関係を示す図である。
【図１８】 本発明の第６の実施例におけるセットアソ
シエイティブ方式のストアイン型ディスクキャッシュ制
御装置のブロック図である。
シエイティブ方式のストアイン型ディスクキャッシュ制
御装置のブロック図である。
【図１９】 本発明の第６の実施例におけるセットアソ
シエイティブ方式での読み出し動作を示すフローチャー
トである。
シエイティブ方式での読み出し動作を示すフローチャー
トである。
【図２０】 本発明の第６の実施例のセットアソシエイ
ティブ方式での非ステージング処理におけるディスク装
置とキャッシュバッファの関係を示す図である。
ティブ方式での非ステージング処理におけるディスク装
置とキャッシュバッファの関係を示す図である。
【図２１】 本発明の第７乃至第９の実施例におけるデ
ィスクキャッシュ制御装置のブロック図である。
ィスクキャッシュ制御装置のブロック図である。
【図２２】 本発明の第７の実施例における非同期ライ
トバック制御部の詳細説明図である。
トバック制御部の詳細説明図である。
【図２３】 本発明の第７の実施例における非同期ライ
トバック回路の非同期制御部による制御方法を説明する
図である。
トバック回路の非同期制御部による制御方法を説明する
図である。
【図２４】 本発明の第７の実施例における非同期ライ
トバック回路の状態遷移を示す図である。
トバック回路の状態遷移を示す図である。
【図２５】 本発明の第７の実施例における非同期制御
部の内部動作を説明する図である。
部の内部動作を説明する図である。
【図２６】 本発明の第７の実施例のディスクキャッシ
ュ制御装置における非同期ライトバック制御を示すフロ
ーチャートである。
ュ制御装置における非同期ライトバック制御を示すフロ
ーチャートである。
【図２７】 本発明の第７の実施例におけるキャッシュ
バッファと非同期制御部の動作を示す図である。
バッファと非同期制御部の動作を示す図である。
【図２８】 本発明の第８の実施例におけるキャッシュ
判定回路を示す図である。
判定回路を示す図である。
【図２９】 本発明の第８の実施例における書き込み要
求動作を示すフローチャートである。
求動作を示すフローチャートである。
【図３０】 本発明の第９の実施例におけるキャッシュ
バッファを示す図である。
バッファを示す図である。
【図３１】 本発明の第９の実施例におけるキャッシュ
動作を示すフローチャートである。
動作を示すフローチャートである。
【図３２】 従来技術におけるステージング処理フロー
を示す図。
を示す図。
【図３３】 従来技術における非ステージング処理フロ
ーを示す図。
ーを示す図。
【図３４】 従来技術におけるライトアクセス時の処理
フローを示す図。
フローを示す図。
【図３５】 従来技術におけるリードアクセス時の処理
フローを示す図。
フローを示す図。
１ ホスト計算機、２ ディスクキャッシュ制御装置、
３ ディスク装置、４セットカウンタ、５ データカウ
ンタ、６ キャッシュバッファ、７ ステータステーブ
ル、８ ウエイカウンタ、９ アドレスラッチ、１０
キャッシュ判定回路、１１ マイクロプロセッサ、１２
ディスク制御ＬＳＩ、１３ ホストアダプタ、１４
メモリ制御回路、１５ スイッチ制御回路、１６ デー
タマルチプレクサ、１７ 非同期制御部フラグ、１８
非同期ライトバック回路、１９リアルタイムクロック回
路、２０ リード専用エリア、２１ 汎用エリア、２２
転送要求回路、３０ ライトバック・ビット、３１
退避ビット、３２ 非同期起動ビット、３３ タイマ起
動ビット、３５ ヒット判定部、３６ リプレースブロ
ック決定部、３７ ライトバック回数検出部、５０ シ
ステムバス、５１ ローカルバス、５３ ラッチ信号、
５４ キャッシュバッファ書き込み許可信号、５５ ス
イッチ切り替え信号、５６ データ転送同期信号、５７
カウントゼロ信号、５８ 転送要求信号、５９ キャ
ッシュ判定結果信号。
３ ディスク装置、４セットカウンタ、５ データカウ
ンタ、６ キャッシュバッファ、７ ステータステーブ
ル、８ ウエイカウンタ、９ アドレスラッチ、１０
キャッシュ判定回路、１１ マイクロプロセッサ、１２
ディスク制御ＬＳＩ、１３ ホストアダプタ、１４
メモリ制御回路、１５ スイッチ制御回路、１６ デー
タマルチプレクサ、１７ 非同期制御部フラグ、１８
非同期ライトバック回路、１９リアルタイムクロック回
路、２０ リード専用エリア、２１ 汎用エリア、２２
転送要求回路、３０ ライトバック・ビット、３１
退避ビット、３２ 非同期起動ビット、３３ タイマ起
動ビット、３５ ヒット判定部、３６ リプレースブロ
ック決定部、３７ ライトバック回数検出部、５０ シ
ステムバス、５１ ローカルバス、５３ ラッチ信号、
５４ キャッシュバッファ書き込み許可信号、５５ ス
イッチ切り替え信号、５６ データ転送同期信号、５７
カウントゼロ信号、５８ 転送要求信号、５９ キャ
ッシュ判定結果信号。
Claims (9)
- 【請求項１】 ストアインで、且つダイレクトマッピン
方式のディスクキャッシュ制御装置において、 ホスト計算機からのライトデータ及びディスク装置から
のステージングデータを一次元配列形式のブロック単位
で格納しておくキャッシュバッファと、 前記キャッシュバッファ上に指定されたデータブロック
が存在するか否かをブロック単位で判定するキャッシュ
判定回路と、 前記キャッシュバッファと同一ブロック構成を有し、キ
ャッシュバッファを構成する各ブロックにデータが書き
込まれているか否かを示すバリッド・フラグとキャッシ
ュブロックデータ内容とディスク装置内の対応するデー
タが一致しているか否かを示すダーティフラグとキャッ
シュブロックデータのディスク装置上におけるデータ位
置を示すアドレス情報から成るステータステーブルと、 前記キャッシュブロック内におけるデータを指定するデ
ータカウンタと、 前記データカウンタからの桁上がり信号によりカウント
アップされ前記キャッシュブロック及び前記ステータス
テーブルをブロック単位で指定するブロックカウンタ
と、 前記ブロックカウンタの値を前記キャッシュ判定回路か
らのラッチ信号により一時保存するカウンタラッチを設
けることによりキャッシュ判定動作と前ブロックに対す
るデータ転送を並行して実行するようにしたことを特徴
とするディスクキャッシュ制御装置。 - 【請求項２】 ストアインで且つセットアソシエイティ
ブ方式のディスクキャッシュ制御装置において、 ホスト計算機からのライトデータ及びディスク装置から
のステージングデータをブロック単位でセットとウェイ
による二次元配列形式で格納しておくキャッシュバッフ
ァと、 前記キャッシュバッファ上に指定されたデータブロック
が存在するか否かをブロック単位で判定するキャッシュ
判定回路と、 前記キャッシュバッファと同一のブロック構成を有し、
キャッシュバッファを構成する各ブロックにデータが書
き込まれているか否かを示すバリッド・フラグとキャッ
シュバッファ上のデータブロックの内容とディスク装置
内のデータが一致しているか否かを示すダーティ・フラ
グとキャッシュブロックデータのディスク装置上におけ
るデータ位置を示すアドレス情報から成るステータステ
ーブルと、 前記キャッシュブロック内におけるデータを指定するデ
ータカウンタと、 前記キャッシュブロック及び前記ステータステーブルを
二次元配列のセット単位で指定し前記データカウンタか
らの桁上がり信号によりカウントするブロックカウンタ
と、 前記キャッシュブロック及び前記ステータステーブルを
二次元配列のウェイ単位で指定しマイクロプロセッサか
らの指示でカウントするウェイカウンタと、 前記ブロックカウンタと前記ウェイカウンタの値をキャ
ッシュ判定回路からのラッチ信号により一時保存するカ
ウンタラッチを設けることによりキャッシュ判定動作と
前ブロックに対するデータ転送を並行して実行するよう
にしたことを特徴とするディスクキャッシュ制御装置。 - 【請求項３】 ホスト計算機から連続した複数ブロック
の読み出し要求を受け前記キャッシュバッファへのステ
ージング動作を行う場合において、 キャッシュバッファに対するキャッシュバッファ書き込
み許可信号をブロック単位で制御するメモリ制御回路を
設けたことを特徴とする請求項１記載のディスクキャッ
シュ制御装置。 - 【請求項４】 ホスト計算機から連続した複数ブロック
の読み出し要求を受け前記キャッシュバッファへのステ
ージング動作を行う場合において、 キャッシュバッファに対するキャッシュバッファ書き込
み許可信号をブロック単位で制御するメモリ制御回路を
設けたことを特徴とする請求項２記載のディスクキャッ
シュ制御装置。 - 【請求項５】 ディスク装置からの読み出しデータとキ
ャッシュバッファからの読み出しデータのいづれかを選
択してホスト計算機に送るためのデータマルチプレクサ
と、 前記ステータステーブルの内容に基づいてデータマルチ
プレクサの制御信号を生成するスイッチ制御回路を備え
ることにより連続した複数ブロックの読み出し要求を受
けた場合においてステージング動作を行うことなくホス
ト計算機へデータ転送するようにしたことを特徴とする
請求項１記載のディスクキャッシュ制御装置。 - 【請求項６】 ディスク装置からの読み出しデータとキ
ャッシュバッファからの読み出しデータのいづれかを選
択してホスト計算機に送るためのデータマルチプレクサ
と、 前記ステータステーブルの内容からデータマルチプレク
サの制御信号を生成するスイッチ制御回路を備えること
により連続した複数ブロックの読み出し要求を受けた場
合においてステージング動作を行うことなくホスト計算
機へデータを転送するようにしたことを特徴とする請求
項２記載のディスクキャッシュ制御装置。 - 【請求項７】 ストアインで且つセットアソシエイティ
ブ方式のディスクキャッシュ制御装置において、 ホスト計算機からのライトデータ及びディスク装置から
のステージングデータをブロック単位でセットとウェイ
による二次元配列形式で格納しておくキャッシュバッフ
ァと、 前記キャッシュバッファ上に指定されたデータブロック
が存在するか否かをブロック単位で判定するキャッシュ
判定回路と、 前記キャッシュバッファと同一のブロック構成を有し、
キャッシュバッファを構成する各ブロックにデータが書
き込まれているか否かを示すバリッド・フラグとキャッ
シュバッファ上のデータブロックの内容とディスク装置
内のデータが一致しているか否かを示すダーティ・フラ
グとキャッシュブロックデータのディスク装置上におけ
るデータ位置を示すアドレス情報から成るステータステ
ーブルと、 前記キャッシュブロック内におけるデータを指定するデ
ータカウンタと、 前記キャッシュブロック及び前記ステータステーブルを
二次元配列のセット単位で指定し前記データカウンタか
らの桁上がり信号によりカウントするブロックカウンタ
と、 前記キャッシュブロック及び前記ステータステーブルを
二次元配列のウェイ単位で指定しマイクロプロセッサか
らの指示でカウントするウェイカウンタと、 非同期ライトバック制御部を備え、 前記非同期ライトバック制御部は、 セットアソシエイティブ方式を構成するセットとウエイ
による２次元構造においてセット数に対応したフラグ数
を有するライトバック情報と、 前記ライトバック情報の退避情報と、 あるセット内にダーティブロックが一定量以上蓄積され
た場合に起動されるセットライトバックと、ホスト計算
機からのキャッシュミスヒットによるディスクアクセス
を監視し該ディスクアクセスが一定期間発生していない
状態で起動されるタイマライトバックのいづれかに基づ
くライトバック処理起動時にセットされる非同期起動情
報と、 経過時間を計時し、キャッシュミスヒットによるディス
ク装置起動時にリセットされ、予め設定された時間内に
該ディスク起動が行われなかった場合に割り込みを発生
させるリアルタイムクロック回路部と、 前記リアルタイムクロック回路部からの割り込み発生を
受けてセットされるタイマ起動情報と、 前記非同期起動情報のセットを受けてセットライトバッ
クとタイマライトバックに基づくライトバック処理を行
う非同期ライトバック回路を備えるようにしたことを特
徴とするディスクキャッシュ制御装置。 - 【請求項８】 前記キャッシュ判定回路はライトバック
回数算出部とを有し、 前記ライトバック回数算出部は、ホスト計算機からのラ
イトアクセス時においてキャッシュブロック上のリプレ
ース対象ブロックでライトバック動作が必要な場合に該
ライトバック動作回数をカウントし、 該カウント数が基準値を越える場合にヒットブロックを
無効化して直接ディスク装置へ書込み処理するようにし
たことを特徴とする請求項７記載のディスクキャッシュ
制御装置。 - 【請求項９】 前記キャッシュバッファはリードデータ
格納専用エリアとリードデータおよびライトデータのい
ずれをも格納できる汎用エリアに分割されたセットアソ
シエイティブ方式ストアインキャッシュバッファ構成を
有し、 キャッシュブロック上のリプレース対象ブロックにおい
てライトバックが発生するか否かを判定し、該ライトバ
ックが発生する場合はキャッシュバッファ上の格納エリ
アをリードデータ専用のウエイに指定した後ステージン
グ処理を行うようにしたことを特徴とする請求項８記載
のディスクキャッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134042A JPH08328959A (ja) | 1995-05-31 | 1995-05-31 | ディスクキャッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134042A JPH08328959A (ja) | 1995-05-31 | 1995-05-31 | ディスクキャッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08328959A true JPH08328959A (ja) | 1996-12-13 |
Family
ID=15119019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7134042A Pending JPH08328959A (ja) | 1995-05-31 | 1995-05-31 | ディスクキャッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08328959A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005258789A (ja) * | 2004-03-11 | 2005-09-22 | Toshiba Solutions Corp | ストレージ装置、ストレージコントローラ及びライトバックキャッシュ制御方法 |
| JP2006178858A (ja) * | 2004-12-24 | 2006-07-06 | Denso Wave Inc | データ処理端末，データ処理端末のデータ管理方法及びコンピュータプログラム |
| JP2009032305A (ja) * | 2007-07-24 | 2009-02-12 | Toshiba Corp | 情報記録装置及びその制御方法 |
| JP2009211222A (ja) * | 2008-03-01 | 2009-09-17 | Toshiba Corp | メモリシステム |
| JP2011141657A (ja) * | 2010-01-06 | 2011-07-21 | Yokogawa Electric Corp | データ処理装置 |
| US8706950B2 (en) | 2008-03-01 | 2014-04-22 | Kabushiki Kaisha Toshiba | Memory system |
| US12032831B2 (en) | 2008-03-01 | 2024-07-09 | Kioxia Corporation | Memory system |
-
1995
- 1995-05-31 JP JP7134042A patent/JPH08328959A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005258789A (ja) * | 2004-03-11 | 2005-09-22 | Toshiba Solutions Corp | ストレージ装置、ストレージコントローラ及びライトバックキャッシュ制御方法 |
| JP2006178858A (ja) * | 2004-12-24 | 2006-07-06 | Denso Wave Inc | データ処理端末，データ処理端末のデータ管理方法及びコンピュータプログラム |
| JP4513554B2 (ja) * | 2004-12-24 | 2010-07-28 | 株式会社デンソーウェーブ | データ処理端末，データ処理端末のデータ管理方法及びコンピュータプログラム |
| JP2009032305A (ja) * | 2007-07-24 | 2009-02-12 | Toshiba Corp | 情報記録装置及びその制御方法 |
| JP2009211222A (ja) * | 2008-03-01 | 2009-09-17 | Toshiba Corp | メモリシステム |
| US8706950B2 (en) | 2008-03-01 | 2014-04-22 | Kabushiki Kaisha Toshiba | Memory system |
| US9201717B2 (en) | 2008-03-01 | 2015-12-01 | Kabushiki Kaisha Toshiba | Memory system |
| US10901625B2 (en) | 2008-03-01 | 2021-01-26 | Toshiba Memory Corporation | Memory system |
| US11409442B2 (en) | 2008-03-01 | 2022-08-09 | Kioxia Corporation | Memory system |
| US12032831B2 (en) | 2008-03-01 | 2024-07-09 | Kioxia Corporation | Memory system |
| JP2011141657A (ja) * | 2010-01-06 | 2011-07-21 | Yokogawa Electric Corp | データ処理装置 |
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