JPH0738171B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ等のデータ処理装置に関
し、更に詳述すれば、所謂キャッシュメモリを備えたデ
ータ処理装置に関する。

〔従来技術〕

マイクロコンピュータ等のデータ処理装置では、高速の
プロセッサを低速の主メモリから切離すことによりデー
タの読出しを高速処理する目的で、比較的小容量ではあ
るが高速アクセス可能なバッファメモリを使用する構成
が採られる。このような目的で使用されるバッファメモ
リが所謂キャッシュメモリと称されるのであるが、これ
は主メモリに記憶されているデータの内の最も高頻度で
使用されるデータ、あるいは最後に使用されたデータを
格納しておき、プロセッサによるデータの読出しに際し
てはこのキャッシュメモリをアクセスし、当該データが
このキャッシュメモリに格納されていない場合にのみ主
メモリへのアクセスを行うことにより、データ読出しの
所要時間を短縮せんとするものである。

第２図は、たとえば「日経エレクトロニクス,No.386 P2
04〜205（日経マグロウヒル社1986年１月13日号）」に
公表された上述の如きキャッシュメモリを備えたマイク
ロコンピュータの一構成例を示すブロック図である。

この第２図において、参照符号１はプロセッサであり、
システムバス６を介して主メモリ５をアクセスするよう
に接続されている。

３はキャッシュコントローラである。このキャッシュコ
ントローラ３はキャッシュメモリ４に格納されているデ
ータのプロセッサアドレスを記憶しており、プロセッサ
１がデータの読出しに際して出力するプロセッサアドレ
ス信号９によりヒット判定、即ちプロセッサ１により読
出しが要求されているか否かの判定等を行う。ヒットし
ている場合、キャッシュコントローラ３はキャッシュコ
ントローラ信号13をキャッシュメモリ４に与えて該当デ
ータをデータ信号12としてプロセッサ１に出力する。一
方、ヒットしなかった場合、即ちキャッシュミスの場
合、キャッシュコントローラ３はプロセッサ１が要求し
ているデータを含み且つキャッシュメモリ４のラインサ
イズ（記憶容量）に相当するデータ群の範囲を指定する
ブロック転送アドレス信号10をセレクタ７を介してシス
テムアドレス信号11として主メモリ５に出力することに
より、プロセッサ１が要求しているデータを含むデータ
群の主メモリ５からの転送を受ける。

７はプロセッサ１から出力されるプロセッサアドレス信
号９とキャッシュコントローラ３から出力されるブロッ
ク転送アドレス信号10とを切換えていずれか一方を主メ
モリ５へのシステムアドレス信号11として出力するセレ
クタである。

なお、プロセッサ１から主メモリ５へのデータの書込み
に際しては、プロセッサ１からセレクタ７へ与えられる
プロセッサアドレス信号９が主メモリ５へのデータ書込
み信号として機能すると共に、キャッシュコントローラ
３からセレクタ７へ制御信号16が与えられてセレクタ７
が制御される。

このようなキャッシュメモリ４を備えた従来のマイクロ
コンピュータの動作は以下の如くである。

まず、プロセッサ１はデータの読出しに際してそのデー
タのアドレスを指定するプロセッサアドレス信号９を出
力する。これによりキャッシュコントローラ３はヒット
判定、即ちプロセッサ１により読出しが要求されたデー
タがキャッシュメモリ４に格納されているか否かを判定
する。ヒットしている、即ち該当データがキャッシュメ
モリ４に格納されている場合にはキャッシュコントロー
ラ３はキャッシュメモリ４にキャッシュコントローラ信
号13を与えてキャッシュメモリ４に格納されている当該
データをデータ信号12としてプロセッサ１へ出力させ
る。

一方、キャッシュミス、即ちプロセッサ１が要求したデ
ータがキャッシュメモリ４に格納されていない場合に
は、キャッシュコントローラ３は当該データを含むデー
タ群を主メモリ５からキャッシュメモリ４へブロック転
送させる。より具体的には、キャッシュコントローラ３
はプロセッサ１からのプロセッサアドレス信号９を含む
所定範囲のアドレスをブロック転送アドレス信号10とし
て作成し、このブロック転送アドレス信号10をセレクタ
７に出力する。セレクタ７はブロック転送アドレス信号
10をシステムアドレス信号11として主メモリ５に出力す
るので、キャッシュメモリ４のデータ容量、即ちキャッ
シュメモリ４のラインサイズに相当する固定バイト数の
データ群が主メモリ５から読出されてデータ信号12とし
てキャッシュメモリ４へ転送される。この後、上述のヒ
ットの場合と同様に、プロセッサ１により要求されてい
るデータがキャッシュメモリ４から読出され、データ信
号12としてプロセッサ１に与えられる。

〔発明が解決しようとする問題点〕

ところで上述のような従来の構成では、ヒット率、即ち
プロセッサ１による全メモリアクセス数に対するキャッ
シュメモリ４のヒット回数の割合を向上させる目的で、
キャッシュミス時に主メモリ５からキャッシュメモリ４
へ当該データを含むデータ群を転送格納させるようにし
ている。しかしこの場合たとえば、非常に使用頻度が高
いデータがキャッシュメモリ４に格納されているにも拘
わらず、他のデータが要求された場合にはキャッシュメ
モリ４の格納内容の総てが書換えられてしまい、爾後の
ヒット率の低下を招来するという問題がある。

本発明はこのような問題点の解消を図らんとしてなされ
たものであり、キャッシュメモリに対するキャッシュミ
スに際して、後に不必要になるデータがキャッシュメモ
リに格納される可能性を低くすることにより、キャッシ
ュメモリに対するヒット率の向上を図ったデータ処理装
置の提供を目的とする。

〔問題点を解決するための手段〕

本発明に係るデータ処理装置は、キャッシュメモリに対
するキャッシュミスに際して、主メモリからキャッシュ
メモリへ転送されるデータ群のサイズをプロセッサが要
求しているデータの種類に合わせて決定するデータサイ
ズ決定回路を備えている。

〔作用〕

本発明のデータ処理装置では、キャッシュメモリに対す
るキャッシュミス時に主メモリからキャッシュメモリへ
転送されるデータ群に以後の処理に際して必要性が低い
データが多く含まれる場合にはキャッシュメモリに転送
されるデータのサイズが小さくなるので、それまでキャ
ッシュメモリに格納されていたデータが新たなデータに
より上書きされて破壊される割合が少ないので、以後の
ヒット率が向上する。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るデータ処理装置の一例としてのマ
イクロコンピュータの構成を示すブロック図であり、前
述の第１図に示した従来例のブロック図と同一構成部分
については同一の参照符号を付与してある。

第１図において、参照符号１はプロセッサであり、シス
テムバス６を介して主メモリ５をアクセスするように接
続されている。

３はキャッシュコントローラである。このキャッシュコ
ントローラ３はキャッシュメモリ４に格納されているデ
ータのプロセッサアドレスを記憶しており、プロセッサ
１がデータの読出しに際して出力するプロセッサアドレ
ス信号９によりヒット判定、即ちプロセッサ１により読
出しが要求されているデータがキャッシュメモリ４に格
納されているか否かの判定等を行う。ヒットしている場
合、キャッシュコントローラ３はキャッシュコントロー
ル信号13をキャッシュメモリ４に与えて該当データをデ
ータ信号12としてプロセッサ１に出力する。一方、ヒッ
トしなかった場合、即ちキャッシュミスの場合、キャッ
シュコントローラ３はプロセッサ１が要求しているデー
タを含む且つキャッシュメモリ４のラインサイズ（記憶
容量）に相当するデータ群の範囲を指定するブロック転
送アドレス信号10をセレクタ７を介してシステムアドレ
ス信号11として主メモリ５に出力することにより、プロ
セッサ１が要求しているデータを含み且つデータサイズ
決定回路２により決定されたサイズのデータ群の転送、
つまりデータブロック単位での主メモリ５からの転送を
受ける。

データサイズ決定回路２は、キャッシュミス時にキャッ
シュコントローラ３からキャッシュミス信号14が与えら
れ、これによりプロセッサ１が要求したデータの種類を
判定し、その結果に応じてキャッシュコントローラ３に
より主メモリ５からキャッシュメモリ４へ転送すべきデ
ータのサイズを決定し、データサイズ信号15としてキャ
ッシュコントローラ３に与える。

このデータサイズ決定回路２によるデータサイズの決定
はより具体的には以下の如くして行われる。プロセッサ
１はデータ処理のために必要とするコードあるいはシス
テム定数等の別を表すコード／データ信号８及びそのデ
ータに関するプロセッサアドレス信号９をそれぞれ出力
するが、これらがデータサイズ決定回路２にも与えられ
ている。そしてデータサイズ決定回路２は、プロセッサ
１が出力するコード／データ信号８により、プロセッサ
１が現在要求しているデータの種類を判定し、それに基
づいてキャッシュコントローラ３が主メモリ５からキャ
ッシュメモリ４へ転送すべきデータのサイズを決定す
る。

このデータサイズ決定回路２によるデータサイズの決定
は以下のような原理に基づいて行われる。

一般にプロセッサ１により実行されるコードは主メモリ
５のメモリ空間に連続的に配置され、次順以降に要求さ
れるコードが現在要求されているコードに隣接して配置
されている可能性が高い。従って、プロセッサ１がコー
ドの読出しを要求している場合にはそのコードを含む比
較的大きなサイズ、より具体的にはキャッシュメモリ４
のラインサイズと同容量のデータ群をキャッシュメモリ
４へ転送格納すれば爾後のヒット率が向上する可能性が
高い。

一方、プロセッサ１が要求しているデータがたとえばシ
ステム定数等のデータであれば、それに近接して主メモ
リ５内に格納されているデータがその直後に必要とされ
る可能性は余り高くはない。従ってこのような場合に
は、要求されているデータのみを主メモリ５からキャッ
シュメモリ４へ転送して格納させれば、それ以前にキャ
ッシュメモリ４に格納されていたたとえば使用頻度が高
いデータが不必要なデータにより上書きされて破壊され
ることが回避されるので、爾後のヒット率の低下を防止
出来る。

更に、データサイズ決定回路２にはプロセッサアドレス
信号９が与えられているので、このアドレスによりプロ
セッサ１が要求しているデータの種類が判定可能であれ
ば、即ちたとえば主メモリ５のメモリ空間におけるコー
ドとデータとの配置が予めアドレスにより定められてい
るような場合には、これに基づいてデータサイズを決定
することも可能である。

７はプロセッサ１から出力されるプロセッサアドレス信
号９とキャッシュコントローラ３から出力されるブロッ
ク転送アドレス信号10とを切換えていずれか一方を主メ
モリ５へのシステムアドレス信号として出力するセレク
タである。

なお、プロセッサ１から主メモリ５へのデータの書込み
に際しては、プロセッサ１からセレクタ７へ与えられる
プロセッサアドレス信号９が主メモリ５へのデータ書込
み信号として機能すると共に、キャッシュンコトローラ
３からセレクタ７へ制御信号16が与えられてセレクタ７
が制御される。

このような本発明のデータ処理装置、具体的にはマイク
ロコンピュータの動作は以下の如くである。

まず、プロセッサ１はデータの読出しに際してプロセッ
サアドレス信号９を出力する。これによりキャッシュコ
ントローラ３はヒット判定、即ちプロセッサ１により読
出しが要求されたデータがキャッシュメモリ４に格納さ
れているか否かを判定する。ヒットしている、即ち該当
データがキャッシュメモリ４に格納されている場合には
キャッシュコントローラ３はキャッシュメモリ４にキャ
ッシュコントロール信号13を与えてキャッシュメモリ４
に格納されている当該データをデータ信号12としてプロ
セッサ１へ出力させる。

一方、キャッシュミス、即ちプロセッサ１が要求したデ
ータがキャッシュメモリ４に格納されていない場合に
は、キャッシュコントローラ３からデータサイズ決定回
路２にキャシュミス信号14が与えられる。これによりデ
ータサイズ決定回路２はプロセッサ１が出力したコード
／データ信号８に従って、プロセッサ１が要求している
データの種類、即ちコードであるかあるいはシステム定
数等のデータであるかを判定し、その結果をデータサイ
ズ信号15としてキャッシュコントローラ３に与える。

キャッシュコントローラ３はデータサイズ決定回路２か
ら与えらた判定結果、即ちデータサイズ信号15に基づ
き、プロセッサ１が要求しているデータがコードである
場合にはそのコードを含みキャッシュメモリ４のライン
サイズに相当するサイズのデータ群を指定するブロック
転送アドレス信号10をセレクタ７に出力する。またプロ
セッサ１が要求しているデータがシステム定数等のデー
タである場合には、キャッシュコントローラ３はそのデ
ータのアドレスのみをブロック転送アドレス信号10とし
てセレクタ７に出力する。

セレクタ７はキャッシュコントローラ３から与えられる
ブロック転送アドレス信号10をシステムアドレス信号11
としてシステムバス６を介して主メモリ５に与える。こ
れにより、主メモリ５からはシステムアドレス信号11に
より指定された範囲のデータ群がデータブロック単位で
読出されてデータ信号12としてキャッシュメモリ４に転
送される。

このため、プロセッサ１が要求しているデータがコード
である場合には、キャッシュメモリ４にはそのコードを
含みキャッシュメモリ４のラインサイズに相当する量の
データ群がキャッシュメモリ４に転送格納されるが、プ
ロセッサ１が要求しているデータがシステム定数等のデ
ータである場合には、キャッシュメモリ４にはそのデー
タのみが転送されて格納されるので、キャッシュメモリ
４のその格納位置以外の部分にそれまで格納されていた
データは破壊されずに残される。

この後、前述のヒットの場合と同様に、プロセッサ１に
より要求されているデータがキャッシュメモリ４から読
出されてデータ信号12としてプロセッサ１に与えられ
る。

従って、本発明ではキャッシュミスした場合にプロセッ
サ１が要求しているデータがたとえばシステム定数のよ
うな比較的その近辺に格納されているデータとの関連が
薄い場合には、そのデータのみがキャッシュメモリ４に
転送され、キャッシュメモリ４にそれまで格納されてい
たデータは大部分が破壊されずに残されるので、その後
のキャッシュメモリ４のヒット率の低下が回避出来る。

なお上記実施例では、キャッシュメモリ４に主メモリ５
から転送するデータのサイズをプロセッサ１が出力する
コード／データ信号８またはプロセッサアドレス信号９
によることとしているが、プロセッサ１が要求するデー
タの種類（あるいは属性等）が判定可能であれば他の信
号を使用する構成とすることも勿論可能である。

〔効果〕

以上のように本発明によれば、プロセッサの処理が決ま
っても、プロセッサが要求するデータの種類によりキャ
ッシュミス時に主メモリからキャッシュメモリへ転送す
るデータのサイズを可変としているので、不必要なデー
タがキャッシュメモリに格納される可能性が低減してヒ
ット率が向上する。従ってプロセッサによるメモリアク
セスの所要時間が短縮される。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリを備えたデータ
処理装置の構成を示すブロック図、第２図は従来のデー
タ処理装置の構成を示すブロック図である。 １……プロセッサ、２……データサイズ決定回路、３…
…キャッシュコントローラ、４……キャッシュメモリ、
５……主メモリ なお、各図中同一符号は同一又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】プロセッサによるデータの読出しに際して
   キャッシュメモリをアクセスし、該当データが前記キャ
   ッシュメモリに格納されていない場合にはキャッシュコ
   ントローラにより主メモリから該当データを含むデータ
   群を前記キャッシュメモリに転送して格納した後、前記
   キャッシュメモリから該当データを読出すべくなしたデ
   ータ処理装置において、 前記キャッシュメモリにより前記主メモリから前記キャ
   ッシュメモリへ転送されるデータ群のサイズを、プロセ
   ッサが要求しているデータの種類を示すコード／データ
   信号に基づいて決定するデータサイズ決定回路を備えた
   ことを特徴とするデータ処理装置。
2. 【請求項２】プロセッサによるデータの読出しに際して
   キャッシュメモリをアクセスし、該当データが前記キャ
   ッシュメモリに格納されていない場合にはキャッシュコ
   ントローラにより主メモリから該当データを含むデータ
   群を前記キャッシュメモリに転送して格納した後、前記
   キャッシュメモリから該当データを読出すべくなしたデ
   ータ処理装置において、 主メモリのメモリ空間におけるコードとデータとの配置
   がアドレスにより予め定めてあり、前記キャッシュメモ
   リにより前記主メモリから前記キャッシュメモリへ転送
   されるデータ群のサイズを、プロセッサが要求している
   データのアドレスを示すプロセッサアドレス信号に基づ
   いて決定するデータサイズ決定回路を備えたことを特徴
   とするデータ処理装置。