JPH0296252A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
- Publication number
- JPH0296252A JPH0296252A JP63248132A JP24813288A JPH0296252A JP H0296252 A JPH0296252 A JP H0296252A JP 63248132 A JP63248132 A JP 63248132A JP 24813288 A JP24813288 A JP 24813288A JP H0296252 A JPH0296252 A JP H0296252A
- Authority
- JP
- Japan
- Prior art keywords
- address
- block
- transfer
- data
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理装置に於けるキャッシュメモリ制御
装置に関し、特にキャッシュミス時に主記憶装置からデ
ータをブロック転送するための制御装置に関する。
装置に関し、特にキャッシュミス時に主記憶装置からデ
ータをブロック転送するための制御装置に関する。
従来の技術
従来、キャッシュメモリを有するデータ処理装置では高
速化を図るためキャッシュミス時において、ブロック転
送が行われると、そのブロックの先頭アドレスから終了
アドレスまでブロック転送され、そのブロック中のデー
タは、ブロック転送の終了後始めて使用可能となる制御
が行われていた。
速化を図るためキャッシュミス時において、ブロック転
送が行われると、そのブロックの先頭アドレスから終了
アドレスまでブロック転送され、そのブロック中のデー
タは、ブロック転送の終了後始めて使用可能となる制御
が行われていた。
発明が解決しようとする課題
このため、ブロック転送中のデータを使用したい場合、
必要なリード対象のアドレスが転送されるまで待つこと
になり、リード要求は、そのリードで必要でないブロッ
クの先頭からブロック転送が始まることにより、実質的
にアクセスタイムが伸びてしまうことになる。すなわち
、ブロック転送を起動したリード要求のアクセスタイム
は、リード対象のデータを主記憶装置より読み出して、
キャッシュに格納する時間だけでな（、リード対象より
前のアドレスをブロック転送するのに要する時間、さら
には、リード対象より後のアドレスをブロック転送する
のに要する時間も加えなければならない欠点を持ってい
た。
必要なリード対象のアドレスが転送されるまで待つこと
になり、リード要求は、そのリードで必要でないブロッ
クの先頭からブロック転送が始まることにより、実質的
にアクセスタイムが伸びてしまうことになる。すなわち
、ブロック転送を起動したリード要求のアクセスタイム
は、リード対象のデータを主記憶装置より読み出して、
キャッシュに格納する時間だけでな（、リード対象より
前のアドレスをブロック転送するのに要する時間、さら
には、リード対象より後のアドレスをブロック転送する
のに要する時間も加えなければならない欠点を持ってい
た。
本発明は、ブロック転送のアドレスサイズを可変とする
ことにより、リード対象のアドレスをまず主記憶装置よ
り読み出し、そのデータをキャッシュメモリに格納する
と同時に、リード要求先にデータを送出することにより
、リード対象のデータを、ブロック転送の開始から終了
まで待つことなく使用できるような、キャッシュメモリ
制御装置を提供することを目的とする。
ことにより、リード対象のアドレスをまず主記憶装置よ
り読み出し、そのデータをキャッシュメモリに格納する
と同時に、リード要求先にデータを送出することにより
、リード対象のデータを、ブロック転送の開始から終了
まで待つことなく使用できるような、キャッシュメモリ
制御装置を提供することを目的とする。
課題を解決するための手段
本発明は、連続したアドレスデータにより構成されるブ
ロック単位で主記憶装置よりデータのブロック転送を行
うキャッシュメモリを有するデータ処理装置に於いて、
ブロック転送はブロックのリード対象のアドレスから転
送を始め、ブロックの端のアドレスでブロック転送を終
了する手段と、リード対象のアドレスのみの転送を行う
手段とを有するキャッシュメモリ制御装置である。
ロック単位で主記憶装置よりデータのブロック転送を行
うキャッシュメモリを有するデータ処理装置に於いて、
ブロック転送はブロックのリード対象のアドレスから転
送を始め、ブロックの端のアドレスでブロック転送を終
了する手段と、リード対象のアドレスのみの転送を行う
手段とを有するキャッシュメモリ制御装置である。
作用
本発明は前記した構成により、キャッシュミス時、該当
するブロック内に使用できるデータが全くない場合にお
いて、主記憶装置から対象のブロック内のデータのうち
の、リード対象アドレスから、そのブロックの端のアド
レスまでをリードする。一方キャッシュミス時に該当す
るブロック内に使用できるデータが存在する場合におい
て、主記憶装置から対象のブロック内のデータのうちの
リード対象アドレスのみリードする。
するブロック内に使用できるデータが全くない場合にお
いて、主記憶装置から対象のブロック内のデータのうち
の、リード対象アドレスから、そのブロックの端のアド
レスまでをリードする。一方キャッシュミス時に該当す
るブロック内に使用できるデータが存在する場合におい
て、主記憶装置から対象のブロック内のデータのうちの
リード対象アドレスのみリードする。
実施例
第１図に本発明の実施例を示す。データリード要求先よ
り、リードアドレスバスｌを通じて、リードアドレスを
キャッシュアドレスレジスタ２へ格納する。このアドレ
スによってキャッシュメモリ３は、アクセスされ、キャ
ッシュメモリ３にデータがあれば、リードデータバス４
を通して読み出される。
り、リードアドレスバスｌを通じて、リードアドレスを
キャッシュアドレスレジスタ２へ格納する。このアドレ
スによってキャッシュメモリ３は、アクセスされ、キャ
ッシュメモリ３にデータがあれば、リードデータバス４
を通して読み出される。
リード対象のデータがキャッシュメモリ３になければ、
リードアドレス及びキャッシュミス情報は、転送制御部
５に送られ、メモリアドレスバス６を通して、主記憶装
置に対しブロック転送を要求する。ブロック転送の開始
アドレスは、ブロックの先頭ではなく、リード対象のア
ドレスであり、また終了アドレスは、ミスヒツトしたエ
ントリ内にデータが全（ない場合においては、ブロック
の端であり、データがある場合は、リード対象のアドレ
スのみで終了し、転送制御部５で自動生成される。要求
したブロック転送は、メモリデータバス７を通してキャ
ッシュメモリ３に格納されることにより完了する。
リードアドレス及びキャッシュミス情報は、転送制御部
５に送られ、メモリアドレスバス６を通して、主記憶装
置に対しブロック転送を要求する。ブロック転送の開始
アドレスは、ブロックの先頭ではなく、リード対象のア
ドレスであり、また終了アドレスは、ミスヒツトしたエ
ントリ内にデータが全（ない場合においては、ブロック
の端であり、データがある場合は、リード対象のアドレ
スのみで終了し、転送制御部５で自動生成される。要求
したブロック転送は、メモリデータバス７を通してキャ
ッシュメモリ３に格納されることにより完了する。
第２図に第１図の転送制御部５内のアドレス発生部の実
施例を示す。キャッシュメモリ３にデータがない場合は
キャッシュアドレスレジスタ２より、リードアドレスが
、アドレスラッチ１０及びアドレスカウンタ１１に転送
される。このとき同時にキャッシュミス信号１０１およ
びキャッシュミスの状態を表わすタグ部ミス信号１０２
も転送される。アドレスラッチ１０にはブロックのアド
レスを示す上位アドレスが、アドレスカウンタ１１には
ブロック内オフセットを示す下位アドレスがそれぞれ入
る。リード開始アドレスは、上位アドレスと下位アドレ
スを合成したもの、すなわちキャッシュアドレスレジス
タの内容と同じものがメモリアドレスバス６に出力され
る。タグ部がミスでないとき、すなわちリードしたキャ
ッシュメモリ３の該当ブロック内に使用できるデータが
存在するときはアドレス発生は終了し、タグ部がミスの
とき、すなわちブロック内に使用できるデータがないと
きは、ブロックの端まで上位アドレスは固定で、下位ア
ドレスのみカウントアツプされ、ブロック内のオフセッ
トが指定される。そしてこのカウンタの出力にＥＮＤ検
出器１２がつき、ブロック転送の終了を検出している。
施例を示す。キャッシュメモリ３にデータがない場合は
キャッシュアドレスレジスタ２より、リードアドレスが
、アドレスラッチ１０及びアドレスカウンタ１１に転送
される。このとき同時にキャッシュミス信号１０１およ
びキャッシュミスの状態を表わすタグ部ミス信号１０２
も転送される。アドレスラッチ１０にはブロックのアド
レスを示す上位アドレスが、アドレスカウンタ１１には
ブロック内オフセットを示す下位アドレスがそれぞれ入
る。リード開始アドレスは、上位アドレスと下位アドレ
スを合成したもの、すなわちキャッシュアドレスレジス
タの内容と同じものがメモリアドレスバス６に出力され
る。タグ部がミスでないとき、すなわちリードしたキャ
ッシュメモリ３の該当ブロック内に使用できるデータが
存在するときはアドレス発生は終了し、タグ部がミスの
とき、すなわちブロック内に使用できるデータがないと
きは、ブロックの端まで上位アドレスは固定で、下位ア
ドレスのみカウントアツプされ、ブロック内のオフセッ
トが指定される。そしてこのカウンタの出力にＥＮＤ検
出器１２がつき、ブロック転送の終了を検出している。
第３図に先の実施例にキャッシュメモリ出力バッファ９
とその入力セレクタ８を加えた実施例を示す。データリ
ード要求先よりリードアドレス１を通じてリードアドレ
スをキャッシュアドレスレジスタ２へ格納する。このア
ドレスによってキャッシュメモリ３はアクセスされ、キ
ャッシュメモリ３にデータがあれば、セレクタ８を通し
て、出力バッファ９に格納される。リード対象のデータ
がキャッシュメモリ３になければリードアドレスは、転
送制御部５に転送され、メモリアドレスバス６を通して
、主記憶装置に対し、ブロック転送を要求する。ブロッ
ク転送の開始アドレスは、リード対象のアドレスであり
、転送制御部５で自動生成される。要求したブロック転
送は、メモリデータバス７を通してキャッシュメモリ３
に格納されることにより完了する。このとき出力バッフ
ァ９に空があれば同時にセレクタ８を通して、出力バッ
ファ９に格納される。
とその入力セレクタ８を加えた実施例を示す。データリ
ード要求先よりリードアドレス１を通じてリードアドレ
スをキャッシュアドレスレジスタ２へ格納する。このア
ドレスによってキャッシュメモリ３はアクセスされ、キ
ャッシュメモリ３にデータがあれば、セレクタ８を通し
て、出力バッファ９に格納される。リード対象のデータ
がキャッシュメモリ３になければリードアドレスは、転
送制御部５に転送され、メモリアドレスバス６を通して
、主記憶装置に対し、ブロック転送を要求する。ブロッ
ク転送の開始アドレスは、リード対象のアドレスであり
、転送制御部５で自動生成される。要求したブロック転
送は、メモリデータバス７を通してキャッシュメモリ３
に格納されることにより完了する。このとき出力バッフ
ァ９に空があれば同時にセレクタ８を通して、出力バッ
ファ９に格納される。
第４図にブロック転送の例を示す。この例ではブロック
の大きさは１６バイトでリード対象の最小単位は４バイ
トである。Ｂ−ａに示すようにリード対象のアドレスＢ
−１がなかった場合、ブロック転送はＢ−ｂに示すよう
に、そのリード対象のアドレスから開始され、ブロック
の端、アドレスＢ−３まで行って終了する。ただし、Ｂ
−１がな（ともタグ部がヒツトすなわちこのキャッシュ
のＢ内に使えるデータがあるときは無駄な転送を行なわ
ないでＢ−１のみ転送して終了する。
の大きさは１６バイトでリード対象の最小単位は４バイ
トである。Ｂ−ａに示すようにリード対象のアドレスＢ
−１がなかった場合、ブロック転送はＢ−ｂに示すよう
に、そのリード対象のアドレスから開始され、ブロック
の端、アドレスＢ−３まで行って終了する。ただし、Ｂ
−１がな（ともタグ部がヒツトすなわちこのキャッシュ
のＢ内に使えるデータがあるときは無駄な転送を行なわ
ないでＢ−１のみ転送して終了する。
このアドレスは第２図に示したブロックアドレス生成部
で管理される。同様にＡ、Ｃ，Ｄの場合でも、リード対
象のアドレスからブロック転送が開始され、そのキャッ
シュメモリのブロック内に使えるデータがない場合には
ブロックの端で終了する。第５図に、第４図のＢのブロ
ック転送のタイミング例を示す。この例では、キャッシ
ュメモリ内のブロックに使えるデータがない場合で、リ
ード対象のアドレスＢ−１からブロック転送が開始され
、アドレスＢ−３で終了する。キャッシュメモリには、
アドレスＢ−１，８−２，８−３それぞれのデータが格
納され、同時に、リード対象のアドレスＢ−１のデータ
が出力バッファにＴ３で書き込まれ、リード要求先が使
用可能となる。
で管理される。同様にＡ、Ｃ，Ｄの場合でも、リード対
象のアドレスからブロック転送が開始され、そのキャッ
シュメモリのブロック内に使えるデータがない場合には
ブロックの端で終了する。第５図に、第４図のＢのブロ
ック転送のタイミング例を示す。この例では、キャッシ
ュメモリ内のブロックに使えるデータがない場合で、リ
ード対象のアドレスＢ−１からブロック転送が開始され
、アドレスＢ−３で終了する。キャッシュメモリには、
アドレスＢ−１，８−２，８−３それぞれのデータが格
納され、同時に、リード対象のアドレスＢ−１のデータ
が出力バッファにＴ３で書き込まれ、リード要求先が使
用可能となる。
発明の詳細
な説明したように、本発明によれば、主記憶装置からキ
ャッシュメモリへのブロック転送をリード対象のアドレ
スから開始させると、ブロック転送時のオーバヘッドを
最少限にすることができる。さらにキャッシュメモリに
出力バッファとその入力セレクタを追加すると、リード
対象のデータを最も効率良く要求先に供給することがで
きる。
ャッシュメモリへのブロック転送をリード対象のアドレ
スから開始させると、ブロック転送時のオーバヘッドを
最少限にすることができる。さらにキャッシュメモリに
出力バッファとその入力セレクタを追加すると、リード
対象のデータを最も効率良く要求先に供給することがで
きる。
また本発明を命令とデータとの兼用キャッシュメモリに
利用すると、命令のアドレス連続性と、データのアドレ
ス不連続性という相反する性質があり、ブロック転送を
可変長とする点において、本発明の効果はまさに絶大な
ものとなる。
利用すると、命令のアドレス連続性と、データのアドレ
ス不連続性という相反する性質があり、ブロック転送を
可変長とする点において、本発明の効果はまさに絶大な
ものとなる。
第１図は本発明の一実施例を示すブロック図、第２図は
同実施例における転送制御部の内部構成を示すブロック
図、第３図は本発明の他の実施例を示すブロック図、第
４図はブロック転送対果の１ブロツクの構成を示す説明
図、第５図は動作説明のためのタイムチャート図である
。 １・・・・・・リードアドレスバス、２・・・・・・キ
ャッシュアドレスレジスタ、３・・・・・・キャッシュ
メモリ、４・・・・・・リードデータバス、５・・・・
・・転送制御部、６・・・・・・メモリアドレスバス、
７・・・・・・メモリデータバス、８・・・・・・セレ
クタ、９・旧・・出力バッファ、１゜・・・・・・アド
レスラッチ、１１・・・・・・アドレスカウンタ、１２
・・・・・・ＥＮＤ検出器、 代理人の氏名 弁理士 粟野重孝 はが１名第 図 第 図 メモ９フドＶλベス ノｆ９外カス ９−Ｆチークツ＼λ 第 図 メそゾ７ドシズノマス 第 図
同実施例における転送制御部の内部構成を示すブロック
図、第３図は本発明の他の実施例を示すブロック図、第
４図はブロック転送対果の１ブロツクの構成を示す説明
図、第５図は動作説明のためのタイムチャート図である
。 １・・・・・・リードアドレスバス、２・・・・・・キ
ャッシュアドレスレジスタ、３・・・・・・キャッシュ
メモリ、４・・・・・・リードデータバス、５・・・・
・・転送制御部、６・・・・・・メモリアドレスバス、
７・・・・・・メモリデータバス、８・・・・・・セレ
クタ、９・旧・・出力バッファ、１゜・・・・・・アド
レスラッチ、１１・・・・・・アドレスカウンタ、１２
・・・・・・ＥＮＤ検出器、 代理人の氏名 弁理士 粟野重孝 はが１名第 図 第 図 メモ９フドＶλベス ノｆ９外カス ９−Ｆチークツ＼λ 第 図 メそゾ７ドシズノマス 第 図
Claims (1)
- 連続したアドレスのデータにより構成されるブロックデ
ータ単位で主記憶装置よりデータを取り込む制御を行う
転送制御手段と、この転送制御手段によリブロック転送
されるキャッシュメモリとを備え、上記転送制御手段は
単位ブロック内のリード対象のアドレスから転送を開始
し、同単位ブロックの終端で転送を終了するアドレス発
生手段と、同単位ブロック内のリード対象のみの転送を
行うアドレス発生手段とを具備することを特徴とするキ
ャッシュメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248132A JPH0296252A (ja) | 1988-09-30 | 1988-09-30 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248132A JPH0296252A (ja) | 1988-09-30 | 1988-09-30 | キャッシュメモリ制御装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8222129A Division JPH09106375A (ja) | 1996-08-23 | 1996-08-23 | キャッシュメモリ制御装置および制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296252A true JPH0296252A (ja) | 1990-04-09 |
Family
ID=17173706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248132A Pending JPH0296252A (ja) | 1988-09-30 | 1988-09-30 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296252A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257234A (ja) * | 1989-03-30 | 1990-10-18 | Nec Ibaraki Ltd | キャッシュ制御方式 |
| JPH09106375A (ja) * | 1996-08-23 | 1997-04-22 | Matsushita Electric Ind Co Ltd | キャッシュメモリ制御装置および制御方法 |
| KR100489022B1 (ko) * | 2000-11-28 | 2005-05-11 | 주식회사 포스코 | 조관후 항복강도 상승량이 적은 미니밀 열연강판과 그제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240649A (ja) * | 1987-03-27 | 1988-10-06 | Mitsubishi Electric Corp | デ−タ処理装置 |
-
1988
- 1988-09-30 JP JP63248132A patent/JPH0296252A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240649A (ja) * | 1987-03-27 | 1988-10-06 | Mitsubishi Electric Corp | デ−タ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257234A (ja) * | 1989-03-30 | 1990-10-18 | Nec Ibaraki Ltd | キャッシュ制御方式 |
| JPH09106375A (ja) * | 1996-08-23 | 1997-04-22 | Matsushita Electric Ind Co Ltd | キャッシュメモリ制御装置および制御方法 |
| KR100489022B1 (ko) * | 2000-11-28 | 2005-05-11 | 주식회사 포스코 | 조관후 항복강도 상승량이 적은 미니밀 열연강판과 그제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5148533A (en) | Apparatus and method for data group coherency in a tightly coupled data processing system with plural execution and data cache units | |
| JP4065586B2 (ja) | リンクリスト形成方法 | |
| JP3575572B2 (ja) | データ転送方法及びシステム | |
| KR940005790B1 (ko) | Dma 기능을 갖춘 정보 처리장치 | |
| JPH0296252A (ja) | キャッシュメモリ制御装置 | |
| JP3217348B2 (ja) | 情報処理システム | |
| JP3190661B2 (ja) | 情報処理システム | |
| JP3745909B2 (ja) | ファイル管理方法 | |
| JP3157740B2 (ja) | ベクトルデータ処理装置 | |
| JPH10207773A (ja) | バス接続装置 | |
| JPH09106375A (ja) | キャッシュメモリ制御装置および制御方法 | |
| JPH06110780A (ja) | バッファ記憶装置 | |
| JPH03269650A (ja) | バッファ記憶装置 | |
| JPS63311548A (ja) | キャッシュメモリ制御回路 | |
| JPH04145570A (ja) | 計算機システムのオペレーション制御方式 | |
| JPH0664552B2 (ja) | 情報処理装置の無効化処理方式 | |
| JPH03655B2 (ja) | ||
| JPH0769863B2 (ja) | データ処理装置 | |
| JP2000090007A (ja) | キャッシュ制御システム及びその読出し方法並びにその制御プログラムを記録した記録媒体 | |
| JPH05307518A (ja) | マイクロプロセッサ用バスインタフェースバッファ | |
| JPH02259945A (ja) | ストア処理方式 | |
| JP2000194554A (ja) | 演算処理装置 | |
| JPH02224158A (ja) | キャッシュメモリ装置及びデータ処理装置並びにデータアクセス方法とキャッシュメモリへのデータ格納方法 | |
| JPH0526216B2 (ja) | ||
| JPS5928288A (ja) | バツフアメモリ制御回路 |