JPH05307518A

JPH05307518A - マイクロプロセッサ用バスインタフェースバッファ

Info

Publication number: JPH05307518A
Application number: JP11274792A
Authority: JP
Inventors: Hirokazu Tsukamoto; 宏和塚本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-05-01
Filing date: 1992-05-01
Publication date: 1993-11-19

Abstract

(57)【要約】【目的】キャッシュメモリを有するマイクロプロセッ
サシステムにおいて、ＤＭＡコントローラによるＩ／Ｏ
とメインメモリ及びキャッシュメモリとの間でのデータ
転送のスピードを向上させるマイクロプロセッサ用バス
インタフェースバッファを提供する。【構成】バスインタフェースバッファ１０４は、リー
ドライトバッファ１０５，タグチェック部１０６及びコ
ントロールブロック１０７を有している。リードライト
バッファ１０５は、マイクロプロセッサ１０１とメイン
メモリ１０９との間のデータ転送をする。タグチェック
部１０６は、リードしたタグのチェックをしてキャッシ
ュラインの無効化の判断をする。コントロールブロック
１０７は、ＤＭＡ転送時にキャッシュメモリのリード及
び無効化をする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＭＡ転送時にメイン
メモリとキャッシュメモリとのデータの一致性を維持す
る機構に有用なマイクロプロセッサ用バスインタフェー
スバッファに関する。

【０００２】

【従来の技術】従来のマイクロプロセッサ用バスインタ
フェースバッファとしては、図５のブロック図に示すよ
うな回路がある。図５は、従来のマイクロプロセッサ用
バスインタフェースバッファを用いたマイクロプロセッ
サ周辺の回路構成の一例を示すブロック図である。図５
に示すバスインタフェースバッファ３０４は、キャッシ
ュメモリを使用するマイクロプロセッサにおいて、キャ
ッシュメモリの高速性を生かすために、マイクロプロセ
ッサとキャッシュメモリとの間の高速バスと、メインメ
モリへの低速バスとを切り離すために必要となるバスイ
ンタフェースバッファである。

【０００３】マイクロプロセッサ３０１に直接接続され
るのは、命令キャッシュメモリ３０２，データキャッシ
ュメモリ３０３及びバスインタフェースバッファ３０４
であり、高速で動作できるデバイスのみである。メイン
メモリ３０５及びＩ／Ｏ３０６等の低速デバイスは、バ
スインタフェースバッファ３０４を介してマイクロプロ
セッサ３０１に接続される。また、ＤＭＡ転送をする場
合は、ＤＭＡコントローラ３０７は、メインメモリ３０
５とＩ／Ｏ３０６との間のデータ転送に使用され、マイ
クロプロセッサ３０１には接続されない。ただし、ＤＭ
Ａコントローラ３０７が入出力する信号でありバスの調
停をするＨＬＤＲＱ信号３３８及びＨＬＤＡＫ信号３３
９を伝送する信号線は、バスインタフェースバッファ３
０４の他にマイクロプロセッサ３０１にも直接接続され
る。

【０００４】バスインタフェースバッファ３０４は、ス
トア命令をバッファリングするライトバッファ３２４と
ロード命令をバッファリングするリードバッファ３２５
とで構成される。

【０００５】マイクロプロセッサ３０１のストア命令
は、データキャッシュメモリ３０３とバスインタフェー
スバッファ３０４内部のライトバッファ３２４とへ高速
に書き込まれ、マイクロプロセッサ３０１は、すぐに次
の命令が実行可能になる。ライトバッファ３２４は、ス
トア命令をラッチし、メインメモリ３０５のアクセスス
ピードに合せて書き込む。バスインタフェースバッファ
３０４を用いることにより、マイクロプロセッサ３０１
は、動作をメインメモリ３０５のスピードに合せる必要
がなくなり、高速動作が可能になる。

【０００６】ロード命令が発生した場合には、リードア
ドレスをバスインタフェースバッファ３０４内のリード
バッファ３２５がバッファリングしてメインメモリ３０
５側のバスに出力する。アクセスの結果メインメモリ３
０５からデータが出力されると、そのデータはリードバ
ッファ３２５を経由してマイクロプロセッサ３０１に送
られる。

【０００７】Ｉ／Ｏ３０６からメインメモリ３０５への
ＤＭＡ転送要求が発生した場合には、ＤＭＡコントロー
ラ３０７は、マイクロプロセッサ３０１及びバスインタ
フェースバッファ３０４等のバスマスタに対してホール
ド要求信号３３８をアクティブにする。そのホールド要
求信号３３８に従ってマイクロプロセッサ３０１及びバ
スインタフェースバッファ３０４等からホールド確認信
号３１２，３３１が返ってきた時点より、ＤＭＡコント
ローラ３０７はデータ転送を開始する。ここで、データ
キャッシュメモリ３０３の内容に相当するメインメモリ
３０５のデータが書き換えられると、メインメモリ３０
５のデータとデータキャッシュメモリ３０３のデータと
が不一致になる。しかし、メインメモリ３０５のデータ
とデータキャッシュメモリ３０３のデータとの一致を補
償するための、バスインタフェースバッファ３０４側か
らデータキャッシュメモリ３０３にアクセスをする構造
がないので、マイクロプロセッサ３０１は正確なデータ
のアクセスをすることが不可能になる。メインメモリ３
０５にデータを書き込むＤＭＡ転送動作では、マイクロ
プロセッサ３０１のアドレス空間におけるキャッシュメ
モリを使用しない空間にのみアクセスが許される。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来のマイクロプロセッサ用バスインタフェースバッ
ファでは、Ｉ／ＯからメインメモリへのＤＭＡコントロ
ーラによるデータ転送をする場合には、マイクロプロセ
ッサがキャッシュメモリを使用しないアドレス空間にし
かデータを転送することができないので、以下のような
問題点が生じる。

【０００９】ＤＭＡ転送をすることができるアドレス空
間が制限されるので、プログラムの自由度が大幅に失わ
れる。

【００１０】ＤＭＡ転送をするための専用のバッファが
必要になり、メモリの使用効率が落ちる。

【００１１】ＤＭＡ転送されたデータをマイクロプロセ
ッサが頻繁に使う場合には、マイクロプロセッサからデ
ータを高速でアクセスできるように、マイクロプロセッ
サがキャッシュメモリを使用しないアドレス空間からキ
ャッシュメモリを使用できるアドレス空間へデータを転
送する必要があり、転送時間に無駄が生じる。

【００１２】また、メインメモリに対するバスマスタ
は、バスインタフェースバッファとＤＭＡコントローラ
との２つのデバイスになるので、この２つのデバイスに
よるバスの調停をユーザ側で検討しなければならない。

【００１３】更に、バスインタフェースバッファのバス
タイミングとＤＭＡコントローラのバスタイミングとは
異なるので、メインメモリ及びＩ／Ｏはどちらのバスマ
スタからでも制御できるように、余裕を持ったタイミン
グ設計をする必要がある。これらのために、従来のマイ
クロプロセッサ用バスインタフェースバッファでは、各
メモリ及びＩ／Ｏの動作スピードを十分に生かすことが
できない。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、キャッシュメモリを有するマイクロプロセ
ッサシステムで用いられるマイクロプロセッサ用バスイ
ンタフェースバッファにおいて、ＤＭＡコントローラに
よるＩ／Ｏとメインメモリ及びキャッシュメモリとの間
でのデータ転送のスピードを向上させることができるマ
イクロプロセッサ用バスインタフェースバッファを提供
することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係るマイクロプ
ロセッサ用バスインタフェースバッファは、中央処理装
置とメインメモリとの間のデータ転送をするリードライ
トバッファと、ＤＭＡ転送時にキャッシュメモリのリー
ド及び無効化をするコントロールブロックと、リードし
たタグのチェックをしてキャッシュラインの無効化の判
断をするタグチェック部とを有することを特徴とする。

【００１６】

【作用】本発明に係るマイクロプロセッサ用バスインタ
フェースバッファにおいては、コントロールブロック
は、ＤＭＡ転送時にキャッシュメモリのリード及び無効
化をすることができ、タグチェック部は、リードしたタ
グのチェックをしキャッシュラインの無効化の判断をす
ることができて、リードライトバッファは、中央処理装
置とメインメモリとの間のデータ転送をすることができ
るので、ＤＭＡ転送時の最適なバススヌーブ動作を実現
することができる。従って、本発明に係るマイクロプロ
セッサ用バスインタフェースバッファを用いたシステム
では、ＤＭＡによるデータ転送において、キャッシュメ
モリの使用／不使用に関係なく自由なアドレス空間への
転送をすることができる。

【００１７】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１８】図１は、本発明の第１の実施例に係るマイ
クロプロセッサ用バスインタフェースバッファを用いた
マイクロプロセッサシステムの一例を示すブロック図で
ある。

【００１９】図１に示すマイクロプロセッサシステム
は、マイクロプロセッサ１０１，命令キャッシュメモリ
１０２，データキャッシュメモリ１０３，バスインタフ
ェースバッファ１０４，ＤＭＡコントローラ１０８，メ
インメモリ１０９及びＩ／Ｏ１１０から構成されてい
る。バスインタフェースバッファ１０４は、リードライ
トバッファ１０５，タグチェック部１０６及びコントロ
ールブロック１０７から構成されている。

【００２０】バスインタフェースバッファ１０４は、従
来はリードライトバッファ１０５のみを内蔵していた
が、本実施例ではＤＭＡコントローラ１０８の動作を検
知してメインメモリ１０９とキャッシュメモリとのデー
タの一致性を確保するためのタグチェック部１０６及び
コントロールブロック１０７をも内蔵している。コント
ロールブロック１０７から出力されデータキャッシュメ
モリ１０３を制御する各信号は、マイクロプロセッサ１
０１から出力されデータキャッシュメモリ１０３を制御
する信号と同一の機能を有し同一のタイミングで制御す
るため、データキャッシュメモリ１０３では特にバスイ
ンタフェースバッファ１０４を考慮した設計をする必要
はない。また、リードライトバッファ１０５は、図５に
示す従来のバスインタフェースバッファ３０４における
ライトバッファ３２４及びリードバッファ３２５と機能
は同一である。

【００２１】次に、上述の如く構成された本第１の実施
例に係るマイクロプロセッサ用バスインタフェースバッ
ファの動作について説明する。図３は、図１に示すマイ
クロプロセッサシステムにおける各部の動作タイミング
を示すタイミングチャートである。

【００２２】Ｉ／Ｏ１１０からＤＭＡ転送要求信号１５
５が出力されると、このＤＭＡ転送要求信号１５５はＤ
ＭＡコントローラ１０８に伝えられる。ＤＭＡコントロ
ーラ１０８は、そのＤＭＡ転送要求信号１５５に従い、
マイクロプロセッサ１０１及びバスインタフェースバッ
ファ１０４内のリードライトバッファ１０５に対してバ
ス開放要求信号ＨＬＤＲＱ１４４をアクティブにする
（図３のサイクル１）。バス開放要求信号ＨＬＤＲＱ１
４４は、コントロールブロック１０７が出力する信号で
あるＨＬＤＲＱＩｎ１５７及びＨＬＤＲＱＯｕｔ１５８
を介してマイクロプロセッサ１０１に伝えられる。ただ
し、バス開放要求信号ＨＬＤＲＱ１４４は、コントロー
ルブロック１０７を通過するときにタイミングのコント
ロール等は一切行なわない。

【００２３】マイクロプロセッサ１０１はキャッシュメ
モリバスを、リードライトバッファ１０５はメインメモ
リバスを開放した時点で、バス開放アクノリッジ信号Ｈ
ＬＤＡＫをＤＭＡコントローラ１０８に出力する（サイ
クル２）。これにより、ＤＭＡコントローラ１０８は、
Ｉ／Ｏ１１０に対しＤＭＡ転送を許可するＤＭＡ信号１
４６をアクティブにして、アクセスを開始する。また、
ＤＭＡコントローラ１０８は、メインメモリ１０９へア
クセスするためにメモリリクエスト信号ＭＲＥＱをアク
ティブにし、リード／ライトの識別をするＭＲ／Ｗ'信
号１４９（Ｗ'は信号Ｗの負論理信号を表す）を出力す
る。更に、ＤＭＡコントローラ１０８は、メインメモリ
１０９側のバスにアドレスＭＡ１４８を出力し、バスサ
イクルが始ったことを示す信号ＢＣＹＳＴ１５０のアク
ティブパルスを出力する。

【００２４】コントロールブロック１０７では、マイク
ロプロセッサ１０１及びリードライトバッファ１０５か
らバス開放アクノリッジ信号ＨＬＤＡＫを動作許可信号
１３９として判断回路１６３が入力することにより、動
作を開始する。ただし、ＭＲ／Ｗ'信号１４９，１４３
がハイ即ちメインメモリ１０９からデータが出力される
場合には、メインメモリ１０９のデータは書き換えられ
ないので、データキャッシュメモリ１０３とメインメモ
リ１０９との間のデータの一致性を検証する必要はな
い。従って、判断回路１６３は、ＨＬＤＲＱＯｕｔ１５
８をインアクティブにして、マイクロプロセッサ１０１
へのバスホールドを解除する。そして、マイクロプロセ
ッサ１０１は、キャッシュメモリバス内で情報処理を開
始する。ただし、マイクロプロセッサ１０１からメイン
メモリ１０９へアクセス要求があった場合には、ＤＭＡ
コントローラ１０８にメインメモリバスを占有されてい
るため、マイクロプロセッサ１０１はストールしてＤＭ
Ａ転送が終了するのを待つ。

【００２５】ＭＲ／Ｗ'信号１４３がロウの場合には、
Ｉ／Ｏ１１０からメインメモリ１０９へのデータ転送を
するので、メインメモリ１０９の内容が書き換えられ
る。従って、データキャッシュメモリ１０３とメインメ
モリ１０９との間のデータの一致性が壊れる可能性があ
るため、コントロールブロック１０７はデータ補償動作
を開始する。先ず、信号ＢＣＹＳＴ１５０，１４２がア
クティブになると、アドレスラッチ１６２がメインメモ
リアドレスＭＡ１４１の値をラッチして、キャッシュア
ドレスバスＣＡ１３６に出力する。次にデータキャッシ
ュメモリ１０３へリード信号ＤＲＤ１３７のアクティブ
パルスを出力し、リードアクセスをする（サイクル
３）。

【００２６】タグチェックブロックＴＣ１０６は、ＤＲ
Ｄ１３７のアクティブパルスに応じて動作を開始する。
比較器ＣＭＰ１５９は、リードアクセスによって得られ
たキャッシュデータバスのタグの値１３１と、メインメ
モリバスのアドレス１３４の値とを比較する。この結果
が不一致ならば、現在ＤＭＡコントローラ１０８がアク
セスしているメインメモリ１０９のアドレス１４８はデ
ータキャッシュメモリ１０３内に存在しないので、デー
タキャッシュメモリ１０３に対してデータ補償の操作を
する必要はない。従って、ＴＣブロック１０６は、何の
動作も発生させない（サイクル４）。キャッシュデータ
バスのタグの値１３１とメインメモリバスのアドレス１
３４の値とが一致したならば（サイクル５）、現在ＤＭ
Ａコントローラ１０８がアクセスしているメインメモリ
１０９のアドレスがデータキャッシュメモリ１０３にも
存在していることになる。ＴＣブロック１０６は、キャ
ッシュメモリのタグバッファ１６０からタグバス１３１
へタグの有効ビットをクリアした値を出力する。またタ
グとアドレスとが一致したことをＨｉｔ信号１３５でコ
ントロールブロック１０７内のタイミングコントローラ
１６１に伝える。タイミングコントローラ１６１は、Ｈ
ｉｔ信号１３５を入力すると、データキャッシュメモリ
１０３へライト信号ＤＷＲ１３８のアクティブパルスを
出力する。従って、ＤＭＡ転送アドレスに相当するデー
タキャッシュメモリ１０３のラインは無効になる。有効
なデータは、メインメモリ１０９のみに存在することに
なり、データキャッシュメモリ１０３とメインメモリ１
０９とのデータの一致性は確保される（サイクル６）。

【００２７】ＤＭＡ転送を終了する場合には、ＤＭＡ転
送を要求したデバイス例えばＩ／Ｏ１１０がＤＭＡ転送
要求信号ＤＭＡＲＱ１５５を取り下げることにより、Ｄ
ＭＡコントローラ１０８は、マイクロプロセッサ１０１
とリードライトバッファ１０５へのバスホールド要求信
号ＨＬＤＲＱ信号１４４を取り下げる。従って、マイク
ロプロセッサ１０１及びリードライトバッファ１０５は
動作を再開する。コントロールブロック１０７は、マイ
クロプロセッサ１０１及びリードライトバッファ１０５
が動作を停止していることを示す動作許可信号１３９が
取り下げられたことにより動作を停止する（サイクル
７）。

【００２８】図２は、本発明の第２の実施例に係るマイ
クロプロセッサ用バスインタフェースバッファを用いた
マイクロプロセッサシステムの一例を示すブロック図で
ある。なお、図２において、図１に示すマイクロプロセ
ッサ用バスインタフェースバッファと同一の構成部に
は、同一符号を付して説明を省略する。

【００２９】図２に示す本第２の実施例に係るマイクロ
プロセッサ用バスインタフェースバッファにおいて、図
１に示すマイクロプロセッサ用バスインタフェースバッ
ファと異なる構成部分は、タグチェック部２０６のメイ
ンメモリ側インタフェースにデータバス２３５が追加さ
れている部分と、キャッシュ側インタフェースのＴａｇ
端子２３１にデータバスが追加されている部分とであ
る。

【００３０】次に、上述の如く構成された本第２の実施
例に係るマイクロプロセッサ用バスインタフェースバッ
ファの動作について説明する。図４は、図２に示すマイ
クロプロセッサシステムにおける各部の動作タイミング
を示すタイミングチャートである。

【００３１】図４に示すサイクル１〜４におけるＤＭＡ
転送の開始方法とコントロールブロック及びタグチェッ
クグロックの起動方法とは、第１の実施例に係るマイク
ロプロセッサ用バスインタフェースバッファの動作と同
一である。

【００３２】図４に示すサイクル５において、キャッシ
ュデータバスのタグの値とメインメモリバスのアドレス
値が一致したならば、現在ＤＭＡコントローラ１０８が
メインメモリ１０９にアクセスしているアドレスがデー
タキャッシュメモリ１０３にも存在していることにな
る。このことをＴＣブロック１０６は、Ｈｉｔ信号２３
６によってコントロールブロック１０７に伝える。また
タグバッファ２６１は、メインメモリデータバス２３５
上の値とサイクル５におけるリードサイクルのキャッシ
ュメモリのタグバス値をラッチして、キャッシュメモリ
バスのデータバス２３１に出力する。コントロールブロ
ック１０７内のタイミングコントローラ１６２は、Ｈｉ
ｔ信号２３６を入力すると、データキャッシュ１０３へ
ライト信号ＤＷＲ１３８のアクティブパルスを出力す
る。これらによりＤＭＡ転送アドレスに相当するデータ
キャッシュメモリ１０３のライン上には、ＤＭＡコント
ローラ１０８が転送したデータと正しいタグとが書き込
まれる。従って、正しいデータがメインメモリ１０９及
びデータキャッシュメモリ１０３の両方に存在すること
になり、データキャッシュメモリ１０３とメインメモリ
１０９とのデータの一致性が確保される（図４のサイク
ル６）。

【００３３】ＤＭＡ転送の終了方法は、第１の実施例に
おける方法と同様である。

【００３４】

【発明の効果】以上説明したように本発明に係るマイク
ロプロセッサ用バスインタフェースバッファによれば、
ＤＭＡ転送時にキャッシュメモリのリード及び無効化を
するコントロールブロックと、リードしたタグのチェッ
クをしキャッシュラインの無効化の判断をするタグチェ
ックブロックとを内蔵して、ＤＭＡ転送時の最適なバス
スヌーブ動作を実現することにより、ＤＭＡによるデー
タ転送において、キャッシュメモリの使用／不使用に関
係なく自由なアドレス空間への転送が可能になる。従っ
て、本発明に係るマイクロプロセッサ用バスインタフェ
ースバッファによれば、プログラムの自由度を向上させ
ることができ、また、ハード的に専用のＤＭＡバッファ
領域を設ける必要がなく、一般のＲＡＭエリアをデータ
バッファにすることができるので、メモリの使用効率が
向上する。

【００３５】転送されたデータを頻繁に使用する場合
は、データを高速にアクセスするためにキャッシュメモ
リにデータを置く必要がある。従来では、キャッシュメ
モリを使用しないアドレス空間からキャッシュメモリを
使用する空間へデータを転送するために、マイクロプロ
セッサの命令によってデータを転送しなければならない
が、本発明に係るマイクロプロセッサ用バスインタフェ
ースバッファによれば、そのデータ転送にかかる手間を
大幅に省くことができると共に、データの処理スピード
も大幅に向上させることができる。

【００３６】一例として、１ＭＢｙｔｅのデータをキャ
ッシュメモリに置くためにかかる時間を示す。ただし、
条件は以下のａ〜ｈのように設定した。ａ）３２ビットバスｂ）動作周波数２５ＭＨｚｃ）ＤＭＡバスは、２バスサイクルｄ）マイクロプロセッサの命令によるメインメモリアク
セスは、４クロック／１ワードｅ）マイクロプロセッサの命令によるキャッシュメモリ
アクセスは、１クロック／１ワードｆ）キャッシュミスヒットによるブロックリファイルサ
イズは、８ワードｇ）リファイル時の第１ワードのアクセスサイクルは、
４クロックｈ）リファイル時の第２ワード以降のアクセスサイクル
は、１クロック／１ワード

【００３７】先ず、従来のマイクロプロセッサ用バスイ
ンタフェースバッファを用いたシステムにおいて、ＤＭ
Ａによるメインメモリにおけるキャッシュメモリ不使用
領域へのデータ転送は、下記数式１で表わされる。

【００３８】

【数１】転送ワード数×バスサイクル÷動作周波数＝（１×１０6÷４）×２÷（２５×１０6）＝０．０２〔ｓｅｃ〕＝２０〔ｍｓｅｃ〕

【００３９】マイクロプロセッサの命令によるキャッシ
ュメモリへのデータ転送時間は、下記数式２で表わされ
る。

【００４０】

【数２】転送ワート゛数×（メインメモリからレシ゛スタへの転送サイクル
＋レシ゛スタからキャッシュメモリへの転送サイクル）÷動作周波数＝（１×１０6÷４）×（４＋１）÷（２５×１０6）＝０．０５〔ｓｅｃ〕＝５０〔ｍｓｅｃ〕

【００４１】従って、従来のマイクロプロセッサ用バス
インタフェースバッファを用いたシステムにおいて、１
ＭＢｙｔｅのデータをキャッシュメモリに置くためにか
かる時間は、２０＋５０＝７０〔ｍｓｅｃ〕である。

【００４２】次に、本発明に係るマイクロプロセッサ用
バスインタフェースバッファを用いたシステムにおい
て、ＤＭＡによるメインメモリにおけるキャッシュメモ
リ不使用領域へのデータ転送は、下記数式３で表わされ
る。

【００４３】

【数３】転送ワード数×バスサイクル÷動作周波数＝（１×１０6÷４）×２÷（２５×１０6）＝０．０２〔ｓｅｃ〕＝２０〔ｍｓｅｃ〕

【００４４】マイクロプロセッサのブロックファイルに
よるキャッシュメモリへのデータ転送時間は、下記数式
４で表わされる。

【００４５】

【数４】転送ワート゛数÷リファイルサイス゛×（リファイル開始時の第１
ワート゛のサイクル＋第２ワート゛からリファイル終了までのサイクル数）÷
動作周波数＝（１×１０6÷４）÷８×（４＋７）÷（２５×１０
6）＝０．０１３７５〔ｓｅｃ〕＝１３．７５〔ｍｓｅｃ〕

【００４６】従って、本発明に係るマイクロプロセッサ
用バスインタフェースバッファを用いたシステムにおい
て、１ＭＢｙｔｅのデータをキャッシュメモリに置くた
めにかかる時間は、２０＋１３．７５＝３３．７５〔ｍ
ｓｅｃ〕である。

【００４７】上述により、本発明に係るマイクロプロセ
ッサ用バスインタフェースバッファを用いれば、（７０
−３３．７５）÷７０×１００＝５１．８〔％〕も、動
作スピードが改善されることがわかる。

【００４８】本発明の第２の実施例では、第１の実施例
においてＤＭＡ転送をするアドレスがキャッシュメモリ
に存在した場合には該当するキャッシュラインを無効化
しているのに対して、そのキャッシュラインにＤＭＡ転
送データを書き込むように改善している。これにより、
マイクロプロセッサがＤＭＡ転送をしたデータにアクセ
スするときにキャッシュメモリにヒットしている可能性
があり、高速アクセスが可能になる。従って、本発明の
第２の実施例では、更に全体の処理スピードを向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るマイクロプロセッ
サ用バスインタフェースバッファを用いたマイクロプロ
セッサシステムの一例を示すブロック図である。

【図２】本発明の第２の実施例に係るマイクロプロセッ
サ用バスインタフェースバッファを用いたマイクロプロ
セッサシステムの一例を示すブロック図である。

【図３】図１に示すマイクロプロセッサシステムにおけ
る各部の動作タイミングを示すタイミングチャートであ
る。

【図４】図２に示すマイクロプロセッサシステムにおけ
る各部の動作タイミングを示すタイミングチャートであ
る。

【図５】図５は、従来のマイクロプロセッサ用バスイン
タフェースバッファを用いたマイクロプロセッサシステ
ムの一例を示すブロック図である。

【符号の説明】

１０１；マイクロプロセッサ１０２；命令キャッシュメモリ１０３；データキャッシュメモリ１０４；バスインタフェースバッファ１０５；リードライトバッファ１０６；タグチェック部１０７；コントロールブロック１０８；ＤＭＡコントローラ１０９；メインメモリ１１０；Ｉ／Ｏ

Claims

【特許請求の範囲】

【請求項１】中央処理装置とメインメモリとの間のデ
ータ転送をするリードライトバッファと、ＤＭＡ転送時
にキャッシュメモリのリード及び無効化をするコントロ
ールブロックと、リードしたタグのチェックをしてキャ
ッシュラインの無効化の判断をするタグチェック部とを
有することを特徴とするバスインタフェースバッファ。
【請求項２】前記タグチェック部は、ＤＭＡ転送時に
キャッシュメモリのリード及びキャッシュメモリへのラ
イトをすることを特徴とする請求項１に記載のバスイン
タフェースバッファ。
【請求項３】ＤＭＡ転送時にメインメモリとキャッシ
ュメモリとの間のデータの一致性を要するシステムにお
いて用いられることを特徴とする請求項１又は２に記載
のバスインタフェースバッファ。