JPH11272555A - キャッシュメモリ制御システム - Google Patents

キャッシュメモリ制御システム

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JPH11272555A
JPH11272555A JP10071099A JP7109998A JPH11272555A JP H11272555 A JPH11272555 A JP H11272555A JP 10071099 A JP10071099 A JP 10071099A JP 7109998 A JP7109998 A JP 7109998A JP H11272555 A JPH11272555 A JP H11272555A
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JP
Japan
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cache
cache memory
address
request
control unit
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JP10071099A
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English (en)
Inventor
Shigeaki Kawamata
重明 川俣
Atsushi Yoshioka
敦史 吉岡
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to US09/164,677 priority patent/US6345320B1/en
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    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract

(57)【要約】 【課題】 本発明はキャッシュメモリ制御システムに関
し、システムの性能を向上させることができるキャッシ
ュメモリ制御システムを提供することを目的としてい
る。 【解決手段】 中央制御装置と、主記憶装置と、周辺装
置がシステムバスを介して接続されるシステムにおい
て、前記中央制御装置内にデータ一時保存用のキャッシ
ュメモリと、前記周辺装置からのＤＭＡストアアクセス
時に、そのアドレスを一時的に保存するＤＭＡバッファ
とを設けて構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はキャッシュメモリ制
御システムに関し、更に詳しくはキャッシュ調停により
性能を向上させたキャッシュメモリ制御システムに関す
る。
【０００２】
【従来の技術】図８は従来システムの概念図である。図
において、１０は中央制御装置（ＣＣ）、１１は該ＣＣ
内に設けられたキャッシュメモリ、２は主記憶装置（Ｍ
Ｍ）、３は周辺装置（ＩＯＣ）、４はこれら各構成要素
間を接続するシステムバスである。キャッシュメモリ１
１は、ＣＣがいちいちＭＭにアクセスする手間を省くた
めに、よく利用される命令やデータをＭＭから読み出し
て予め記憶しておく、高速動作が可能な一時保存メモリ
である。
【０００３】この種のシステムにおいて、ＩＯＣがＭＭ
をアクセスする場合には、そのアドレスをキャッシュ制
御部が監視している。一般にＩＯＣのＤＭＡライトアク
セス（ＭＭにＤＭＡ（ダイレクト・メモリ・アクセス）
モードでデータを書き込むためのアクセス）に対して、
キャッシュメモリ１１とＭＭとのデータ矛盾を起こさせ
ないようにバススヌープ機能を持っている。
【０００４】バススヌープ機能はＤＭＡライトアクセス
アドレスがキャッシュメモリ１１内にある場合に、その
キャッシュデータを無効化するものが一般的である。従
来のパススヌープ機能は、ＩＯＣのＤＭＡライトアクセ
ス毎にＭＭアクセス期間中システムバス４を監視し、Ｃ
Ｃはその間キャッシュメモリ１１をアクセスできずに待
っているものであった。
【０００５】一方、命令とオペランドとで別々のキャッ
シュメモリを具備するシステムもある。この種のシステ
ムでは、ＣＣにおいて命令実行におけるオペランドライ
トはオペランドキャッシュにのみ反映させるものが一般
的であり、命令自身をライトアクセスで書き換えたい場
合は、ＭＭとのデータ矛盾回避のため、命令キャッシュ
メモリを全部無効化したり、ライト時の命令キャッシュ
無効化モードを設けてライトアドレスと一致する場合に
その命令キャッシュデータを無効化する手段が必要であ
る。
【０００６】
【発明が解決しようとする課題】前者の場合には、その
問題を解決するために、例えば特開平５−９７３７８号
公報や、特開平６−９４８２１号公報に記載されている
ように、バススヌープ制御部にＤＭＡアドレスを一時保
持するバッファを設けて、ＣＰＵの空いた時間に無効化
を行ない、プロセッサバス性能の低下の軽減を図ってい
るが、どちらもバッファが満杯になってしまうとＤＭＡ
が中止されたり、キャッシュメモリ全部を無効化したり
と、システム性能に影響が出る。
【０００７】一方、後者の場合にはキャッシュメモリと
ＭＭとのデータ矛盾回避のために命令キャッシュメモリ
を全てを無効化しているが、これはキャッシュ全無効化
のために性能がダウンし、また命令キャッシュ無効化モ
ードを設けてライトアドレスと一致する場合にその命令
キャッシュデータを無効化する場合には、ライトアクセ
スの度に命令ロードを妨げることになるという問題があ
った。
【０００８】本発明はこのような課題に鑑みてなされた
ものであって、システムの性能を向上させることができ
るキャッシュメモリ制御システムを提供することを目的
としている。
【０００９】
【課題を解決するための手段】（１）図１は本発明の原
理ブロック図である。図８と同一のものは、同一の符号
を付して示す。中央制御装置１０において、１１はキャ
ッシュメモリ、１２は該キャッシュメモリ１１の動作を
制御するキャッシュ制御部、１２ａは周辺装置２がＤＭ
Ａアクセス時のアドレスを記憶するＤＭＡバッファであ
る。１３は中央制御装置１０のＣＰＵである。
【００１０】５はキャッシュ制御部１２とＣＰＵ１３間
を接続するプロセッサバスである。前記キャッシュ制御
部１２はシステムバス４と接続されている。４は各構成
要素間を接続するシステムバス、２は該システムバス４
と接続される主記憶装置（ＭＭ）、３は同じくシステム
バス４と接続される周辺装置（ＩＯＣ）である。
【００１１】この発明の構成によれば、ＩＯＣがＭＭに
ライトアクセスした時に、そのアドレスを保持してお
き、キャッシュメモリ１１内のアドレスと比較すること
により、双方に同一アドレスが存在するかどうかを確認
することができる。
【００１２】（２）この場合において、前記中央制御装
置は、前記ＤＭＡバッファに記憶されたアドレスと、キ
ャッシュメモリ内のアドレスが一致した場合には、キャ
ッシュメモリ内の当該アドレスを無効化することを特徴
としている。
【００１３】この発明の構成によれば、ＤＭＡバッファ
１２ａに記憶されたアドレスと同じアドレスがキャッシ
ュメモリ１１内に存在した時に、ＣＰＵ１３はキャッシ
ュメモリ１１の当該箇所を無効化するので、キャッシュ
メモリ１１の記憶事項と、ＭＭの記憶事項とを常に一致
させることができる。
【００１４】（３）また、前記キャッシュメモリとし
て、命令保存用とオペランド保存用にそれぞれ分割して
設け、オペランドライト時のアドレスを保存するバッフ
ァを設け、前記中央制御装置は、オペランドライト時
に、前記バッファのアドレスと命令キャッシュメモリ内
のアドレスとが一致する時に命令キャッシュメモリ内の
当該アドレスを無効化することを特徴としている。
【００１５】この発明の構成によれば、キャッシュメモ
リを命令保存用とオペランド保存用に分割し、命令保存
用キャッシュメモリをバッファのアドレスが一致した時
に無効化することにより、キャッシュメモリ１１の記憶
事項と、ＭＭの記憶事項とを常に一致させることができ
る。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。先ず、図１を用いて本発
明の動作を詳細に説明する。図１において、プロセッサ
バス５はシステムバス４よりも１０倍以上速いものが一
般的である。ＩＯＣのＭＭアクセスに対してプロセッサ
バス５を止めてしまうと１０回分のＣＰＵアクセスが止
まることになる。このため、キャッシュ制御部１２にＩ
ＯＣのライトアクセスのあったアドレスをバッファリン
グし、ＣＰＵアクセス動作と同一速度でキャッシュアク
セスをする。
【００１７】この時、キャッシュアクセスの優先度はＣ
ＰＵ１３よりも高くすることにより、ＣＰＵアクセス１
回分待つのみで即キャッシュアクセスが可能となる。ま
た、ＤＭＡバッファ１２ａにデータがある間は、システ
ムアービタ（調停回路）でＩＯＣからのバス要求に達す
るアクノリッジを返送しないようにすることでバッファ
も１つですむ。また、ＤＭＡを中止する必要はなくな
る。
【００１８】つまり、キャッシュアクセスアービタとシ
ステムバスアービタ（図示せず）を別に設けてキャッシ
ュバスアービタはＩＯＣを優先させ、システムバスアー
ビタは１つのＩＯＣライトアクセスがあった場合には、
キャッシュ制御部１２からの応答があるまで次のＩＯＣ
のバス要求を受付けないように構成し、システム性能の
低下を防ぐ。
【００１９】一方、命令キャッシュメモリとオペランド
キャッシュメモリとを具備するシステムにおいて、ライ
ト時、命令キャッシュ無効化モードでのオペランドライ
トがあった場合、ライトアドレスを一時保持するバッフ
ァを設け、そのバッファより命令キャッシュ無効化要求
を命令キャッシュメモリに対して行なう。その要求はＣ
ＰＵからの命令ロード要求よりも優先度を高くする。
【００２０】これにより、命令キャッシュメモリと、オ
ペランドキャッシュメモリは独立に動作でき、従来のよ
うに両キャッシュメモリがアイドルになって始めてライ
トできるといった待機時間もなく動作できる。また、バ
ッファが満杯の場合は、次のオペランドアクセスに対す
る動作が待たされるように構成する。
【００２１】図２は本発明の第１の実施の形態例を示す
ブロック図である。図１と同一のものは、同一の符号を
付して示す。図において、４はシステムバス、３は該シ
ステムバス４に接続される周辺装置（ＩＯＣ）、２は同
じくシステムバス４に接続される主記憶装置（ＭＭ）、
それ以外の部分はシステムバス４に接続される中央制御
装置（ＣＣ）である。
【００２２】ＣＣにおいて、１１はキャッシュメモリ、
１２は該キャッシュメモリ１１を制御するキャッシュ制
御部、２０は該キャッシュ制御部１２内に設けたキャッ
シュアクセスアービタ（調停回路）である。１３は全体
の動作を制御するＣＰＵである。１４はシステムバス４
と接続され、システムバスインタフェースの制御を行な
うシステムバスインタフェース制御部、１２は該システ
ムバスインタフェース１４内に設けられたＤＭＡバッフ
ァである。該システムバスインタフェース制御部１４は
システムバス４と接続されている。
【００２３】１５はシステムバス４及びシステムバスイ
ンタフェース制御部１４と接続されるＩＯＣバス要求制
御部である。システムバスインタフェース制御部１４と
はバス要求信号ＲＥＱとＡＣＫと、ＢＦＢＵＳＹ（バッ
ファビジー）のやりとりを行なう。システムバス４側と
は、ＲＥＱとＡＣＫのやりとりを行なう。ＡＣＫはＩＯ
Ｃ毎に出される。システムバスインタフェース制御部１
４とキャッシュ制御部１２間は、キャッシュ無効化要求
とキャッシュ無効化要求ＡＣＫのやりとりを行なう。こ
のように構成されたシステムの動作を説明すれば、以下
の通りである。
【００２４】キャッシュアクセスアービタ２０は、ＣＰ
Ｕ１３からのキャッシュ要求（ＲＥＱ）とＩＯＣのＤＭ
Ａライトによるキャッシュ無効化要求との調停を行なう
（ＤＭＡバッファ優先）。システムバスインタフェース
制御部１４は、ＣＰＵ要求ライト時やキャッシュミスヒ
ット（キャッシュに該当するアドレスがない場合）時の
ＭＭアクセスと、ＩＯＣからのＤＭＡ要求とを調停し、
ＣＰＵ１３からのアクセスの場合にはＭＭへのアクセス
を行ない、ＩＯＣからのライトアクセスの場合にはＤＭ
Ａバッファ１２ａにアドレスを記憶し、キャッシュ制御
部１２へキャッシュ無効化を要求する。
【００２５】ＩＯＣバス要求制御部１５は、数種のＩＯ
Ｃのバス要求を調停し（ラウンドロビン：複数のＩＯＣ
の調停）、システムバスインタフェース制御部１４へＩ
ＯＣからの要求（ＲＥＱ）があったことを伝達する。
【００２６】先ず、ＩＯＣがバス要求（ＲＥＱ）を出す
と、ＩＯＣバス要求制御部１５からシステムバスインタ
フェース制御部１４へバス要求（ＲＥＱ）を伝達する。
システムバスインタフェース制御部１４がアイドル状態
であれば、ＩＯＣバス要求制御部１５へ応答（アクノリ
ッジ：ＡＣＫ）を返送する。この時、既にＤＭＡバッフ
ァ１２ａにデータがあり、キャッシュ無効化が終了して
いない場合にはＡＣＫを返送しない。従って、ＩＯＣは
次の動作ができない。
【００２７】ＩＯＣバス要求制御部１５は、ＡＣＫを受
け取ると、要求のあったＩＯＣへＡＣＫを返送する。Ｉ
ＯＣのＤＭＡアクセス動作が開始され、ライトアクセス
であった場合、システムバスインタフェース制御部１４
はその時のアドレスをＤＭＡバッファ１２ａに保持す
る。
【００２８】システムバスインタフェース制御部１４
は、ＤＭＡバッファデータ有りのステートとなり、キャ
ッシュ無効化要求をキャッシュ制御部１２に対して行な
う。キャッシュ制御部１２は、キャッシュ無効化要求を
受信すると、最優先で受け付け（ＣＰＵがキャッシュを
使用していた場合、インストラクション（Ｉ）動作終了
後すぐに）、ＤＭＡバッファ１２ａにあるアドレスと一
致するキャッシュメモリがあれば、そのデータを無効化
し、無ければ何もせずにシステムバスインタフェース制
御部１４へキャッシュ無効化要求ＡＣＫを返送する。
【００２９】システムバスインタフェース制御部１４
は、キャッシュ無効化要求ＡＣＫを受信すると、ＤＭＡ
バッファデータ無しのステートに移る。ここで、既に次
のＩＯＣからのバス要求があった場合には、ＩＯＣバス
要求制御部１５へＡＣＫを返送できる状態となる。
【００３０】この実施の形態例によれば、ＤＭＡバッフ
ァ１２ａに記憶されたアドレスと同じアドレスがキャッ
シュメモリ１１内に存在した時に、ＣＰＵ１３はキャッ
シュメモリ１１の当該箇所を無効化するので、キャッシ
ュメモリ１１の記憶事項と、ＭＭの記憶事項とを常に一
致させることができる。
【００３１】図３は本発明の第２の実施の形態例を示す
ブロック図である。図２と同一のものは、同一の符号を
付して示す。この実施の形態例は、キャッシュメモリが
命令キャッシュメモリ１１Ａとオペランドキャッシュメ
モリ１１Ｂに分かれており、これに伴い、それぞれのキ
ャッシュメモリを制御するためのＩキャッシュ制御部２
１とＰキャッシュ制御部２２が設けられている。Ｉキャ
ッシュ制御部２１は命令キャッシュメモリ１１Ａを制御
し、Ｐキャッシュ制御部２２はオペランドキャッシュメ
モリ１１Ｂを制御する。
【００３２】１２ｂはＰキャッシュ制御部２２内に設け
られたＩキャッシュ無効化バッファである。１２ｃはＩ
キャッシュ制御部２１内に設けられたＩアービタ（調停
回路）、１２ｄはＰキャッシュ制御部２２内に設けられ
たＰアービタ（調停回路）である。Ｉアービタ１２ｃか
らＣＰＵ１３に対してＩＡＣＫ（命令ＲＥＱアクノリッ
ジ）が伝達され、ＣＰＵ１３からＩアービタ１２ｃに対
してＩＲＥＱ（命令リクエスト）が伝達される。また、
Ｐアービタ１２ｄからＣＰＵ１３に対してＰＡＣＫ（オ
ペランドＲＥＱアクノリッジ）が伝達され、ＣＰＵ１３
からＰアービタ１２ｄに対してＰＲＥＱ（オペランドリ
クエスト）が伝達される。
【００３３】また、Ｉキャッシュ無効化バッファ１２ｂ
からＩアービタ１２ｃに対してＩキャッシュ無効化要求
が伝達され、Ｉアービタ１２ｃからＩキャッシュ無効化
バッファ１２ｂに対してＩキャッシュ無効化要求ＡＣＫ
が伝達される。このように構成されたシステムの動作を
説明すれば、以下の通りである。
【００３４】Ｉアービタ１２ｃは、ＣＰＵ１３からのキ
ャッシュ要求とＩＯＣのＤＭＡライトによるキャッシュ
無効化要求との調停を行ない、Ｐアービタ１２ｄはＣＰ
Ｕ１３からのキャッシュ要求とＩＯＣのＤＭＡライトに
よるキャッシュ無効化要求との調停を行なう。
【００３５】この結果、ＣＰＵ１３は命令キャッシュメ
モリ１１Ａのアクセスと、オペランドキャッシュメモリ
１１Ｂのアクセスとを独立に並行して行なうことができ
る。Ｉキャッシュ無効化バッファ１２ｂは、オペランド
データの書き込みがあった場合、そのアドレスを保持す
る。そして、Ｉキャッシュ制御部２１にＩキャッシュ無
効化要求を行なう。Ｉアービタ１２ｃは、このＩキャッ
シュ無効化要求を受けると、命令キャッシュメモリ１１
Ａを参照し、Ｉキャッシュ無効化バッファ１２ｂに記憶
されているアドレスと同じアドレスがあるかチェックす
る。そして、同じアドレスがあった場合には、命令キャ
ッシュメモリ１１Ａの該当アドレス部分を無効化する。
【００３６】この実施の形態例によれば、キャッシュメ
モリを命令保存用とオペランド保存用に分割し、命令保
存用キャッシュメモリをバッファのアドレスが一致した
時に無効化することにより、キャッシュメモリ１１の記
憶事項と、ＭＭの記憶事項とを常に一致させることがで
きる。
【００３７】図４は本発明の第１の動作を示すタイムチ
ャートである。（ａ）はＣＣ部動作クロック、（ｂ）は
ＩＯＣ０からのシステムバス要求（ＩＯＣＲＥＱ０）、
（ｃ）はＩＯＣ０へのバスアクノリッジ（ＩＯＣＡＣＫ
０）、（ｄ）はシステムバスライト信号（ＭＭへのライ
ト信号）、（ｅ）はシステムバスアドレス（ＭＭアドレ
ス）、（ｆ）はシステムバスデータ、（ｇ）はシステム
バスへのＭＭからの応答（ＭＭＯＫ）、（ｈ）はＩＯＣ
バス要求制御部１５からのシステムバスインタフェース
制御部１４へのバス要求（ＤＭＡＲＥＱ）、（ｉ）はＤ
ＭＡＲＥＱに対するアクノリッジ、（ｊ）はＤＭＡアド
レスバッファがビジー（ＢＵＳＹ）であることを示し、
次のＩＯＣからの要求を待機させる信号（ＢＦＢＵＳ
Ｙ）、（ｋ）はＤＭＡバッファ（ＤＭＡＢＲ）、（ｌ）
はキャッシュ制御部１２へのキャッシュ無効化要求（Ｃ
ＭＲＥＱ）、（ｍ）はＣＭＲＥＱに対するアクノリッ
ジ、（ｎ）はキャッシュメモリデータバス、（ｏ）はキ
ャッシュヒット信号、（ｐ）はキャッシュメモリライト
イネーブル（ＣＡＣＨＥＷＥ）である。システムとして
は、図２を用いる。
【００３８】ＩＯＣ０の周辺装置からシステムバス要求
があり、図に示すＩＯＣＤＭＡサイクルで、ＭＭにデー
タがライトされる。このデータのライトと同時に、
（ｇ）に示すアドレスラッチのタイミングでＤＭＡバッ
ファ１２ａに当該アドレスが記憶される。
【００３９】一方、（ｈ）に示すようにＩＯＣバス要求
制御部１５からシステムバスインタフェース制御部１４
にバス要求が出ると、システムバスインタフェース制御
部１４は（ｉ）に示すようにアクノリッジを返す。次
に、（ｊ）に示すようにＤＭＡＢＦＢＵＳＹが“１”レ
ベルになり（ＤＭＡバッファ１２ａが）ＢＵＳＹである
ことを示し、次のＩＯＣからの要求を待機させる。
【００４０】（ｌ）に示すようにシステムバスインタフ
ェース制御部１４からキャッシュ制御部１２へのキャッ
シュ無効化要求が発生すると、キャッシュ制御部１２か
らシステムバスインタフェース制御部１４に対して
（ｍ）に示すようにアクノリッジが返る。
【００４１】次に、（ｎ）に示すキャッシュメモリデー
タバスにＤＭＡバッファ１２ａに記憶されているアドレ
スと同じアドレスがあった場合（ヒットした場合）、キ
ャッシュ制御部１２がキャッシュメモリ１１のタグ部分
を（ｐ）に示すタイミングで更新し、無効化する。な
お、図のｔ１はキャッシュ読み出しサイクル、ｔ２はキ
ャッシュライトサイクルであり、この期間（ｔ１＋ｔ
２）はＣＰＵ１３はキャッシュメモリ１１にアクセスで
きない（キャッシュ無効化サイクル）。
【００４２】図５は本発明の第２の動作を示すタイムチ
ャートである。図４と同一のものは、同一の符号を付し
て示す。システムとしては図２を用いる。この実施の形
態例では、ＩＯＣ０の後から他のＩＯＣ１からシステム
バス要求があった場合を示す。（ｂ）’がＩＯＣ１から
のシステムバス要求、（ｃ）’がＩＯＣ１へのバスアク
ノリッジである。この場合には、ＤＭＡバッファ１２ａ
がビジー中であることを（ｊ）に示す信号（“１”レベ
ル）でＩＯＣ１に知らせる。この結果、ＩＯＣ１からの
システムバス要求は待たされることになる。即ち、ＩＯ
Ｃ０に対するＩＯＣ ＤＭＡサイクルが終了すると、キ
ャッシュメモリの無効化動作を行ない、その後にＩＯＣ
１のＩＯＣ ＤＭＡサイクルが始まる。
【００４３】図６は本発明の第３の動作を示すタイムチ
ャートである。図４に示すものと同一のものは、同一の
符号を付して示す。図において（ｑ）はＣＰＵ１３から
のキャッシュアクセス要求、（ｒ）はＲ／Ｗ（“１”が
リード）信号、（ｓ）はＣＰＵ１３へのキャッシュアク
ノリッジである。この実施の形態例では、ＩＯＣがＤＭ
Ａサイクルを実施し、ＣＰＵ１３がキャッシュメモリ１
１へのアクセスを実施している場合を示す。この場合、
システムバスインタフェース制御部１４からのキャッシ
ュ無効化要求がＣＰＵ１３からのキャッシュメモリ１１
へのアクセスよりも優先する。
【００４４】ＩＯＣは、（ｇ）に示すＩＯＣ ＤＭＡサ
イクルでＭＭへのデータのライトを行なっている。そし
て、ＤＭＡサイクルの終了時点でＤＭＡバッファ１２ａ
にアクセスしたＭＭのアドレスが記憶される。この結
果、システムバスインタフェース制御部１４は、キャッ
シュ制御部１２に対してキャッシュ無効化要求を発生す
る。キャッシュ制御部１２では、このキャッシュ無効化
要求を受けると、ＣＰＵ１３の動作を所定期間停止す
る。
【００４５】（ｑ）に示すようにＣＰＵ１３からキャッ
シュアクセス要求があると、キャッシュ制御部１２は
（ｒ）に示すようにキャッシュメモリ１１に対してＲ／
Ｗサイクルを発生させて、（ｓ）に示すようにデータの
読み出し又はデータのライトを行なっている。この間に
おいて、ＤＭＡバッファ１２ａに記憶されているアドレ
スとキャッシュメモリ１１に記憶されているアドレスと
がヒットしたら、キャッシュ無効化サイクルに入り、図
のｔ３の期間、ＣＰＵは動作を待ち合わせる。この期
間、キャッシュ制御部１２はキャッシュメモリ１１に対
して（ｐ）に示すタイミングでタグ領域に無効化ビット
（ＷＤ）をライトする。
【００４６】図７は本発明の第４の動作を示すタイムチ
ャートである。システムとしては、図３を用いる。図に
おいて、（ａ）はＣＣ部動作クロック、（ｂ）は命令ア
ドレス（ＩＡＤＤ）、（ｃ）は命令要求（ＩＲＥＱ）、
（ｄ）は命令要求アクノリッジ（ＩＡＣＫ）、（ｅ）は
命令データ（ＩＤＡＴＡ）である。
【００４７】（ｆ）は命令キャッシュメモリバスデー
タ、（ｇ）は命令キャッシュヒット信号、（ｈ）は命令
キャッシュメモリライトイネーブル信号である。（ｉ）
はオペランドアドレス（ＰＡＤＤ）、（ｊ）はオペラン
ド要求（ＰＲＥＱ）、（ｋ）はオペランドＲ／Ｗ
（“１”レベルがリード）、（ｌ）はオペランド要求ア
クノリッジ（ＰＡＣＫ）、（ｍ）はオペランドリードデ
ータ（ＰＲＤＡＴＡ）である。
【００４８】（ｎ）はオペランドデータ（ＰＷＤＡＴ
Ａ）、（ｏ）はオペランドキャッシュメモリバスデー
タ、（ｐ）はオペランドキャッシュヒット信号、（ｑ）
はオペランドキャッシュメモリライトイネーブル信号で
ある。
【００４９】（ｒ）はＩキャッシュ無効化アドレスバッ
ファ１２ｂ、（ｓ）はＩキャッシュ無効化要求、（ｔ）
はＩキャッシュ無効化要求アクノリッジである。Ｉキャ
ッシュ制御部２１側では、Ｉアービタ１２ｃとＣＰＵ１
３との間でＩＲＥＱとＩＡＣＫのやりとりを行なって命
令キャッシュメモリ１１Ａからのデータを読み出してい
る。
【００５０】一方、Ｐキャッシュ制御部２２側では、Ｐ
アービタ１２ｄがＣＰＵ１３との間でＰＲＥＱとＰＡＣ
Ｋのやりとりを行なってオペランドキャッシュメモリ１
１Ｂからのデータを読み出している。ここで、（ｑ）に
示すようにオペランドの書き込みサイクルが発生したも
のとする。図のｔ３がオペランドライトサイクルであ
る。この結果、オペランドキャッシュメモリ１１Ｂの内
容が変化する。
【００５１】従って、オペランドキャッシュメモリ１１
Ｂと命令キャッシュメモリ１１Ａとの対応がとれなくな
るので、命令キャッシュメモリ１１Ａの該当領域を無効
化する必要がある。そこで、（ｓ）に示すようにＩキャ
ッシュ無効化バッファ１２ｂからＩアービタ１２ｃに対
してＩキャッシュ無効化要求を発生させる。この期間ｔ
４がＩキャッシュ無効化サイクルになり、（ｈ）に示す
ように該当メモリ領域のタグにキャッシュ無効化データ
をライトする。
【００５２】以上、詳細に説明したように、本発明によ
れば、ＩＯＣからのＤＭＡアクセスによるＣＰＵのキャ
ッシュアクセス性能低下が軽減され、システムとしての
性能向上が図れる。また、ＩＯＣのＤＭＡにおいては無
効化だけではなく、ＤＭＡデータの更新モードを設ける
ことによってキャッシュデータ更新を同様に可能であ
る。
【００５３】オペランドライトの命令キャッシュ無効化
においても、従来は命令キャッシュメモリ側にオペラン
ドアクセスの調停回路を設けており、命令とオペランド
制御部の両方がアイドルになって始めてアクセスしてい
たが、本発明では、キャッシュ制御部の独立動作が可能
になり、システムとしての性能が向上する。
【００５４】
【発明の効果】以上、詳細に説明したように、 （１）本発明によれば、中央制御装置と、主記憶装置
と、周辺装置がシステムバスを介して接続されるシステ
ムにおいて、前記中央制御装置内にデータ一時保存用の
キャッシュメモリと、前記周辺装置からのＤＭＡストア
アクセス時に、そのアドレスを一時的に保存するＤＭＡ
バッファとを設けて構成されることにより、ＩＯＣがＭ
Ｍにライトアクセスした時に、そのアドレスを保持して
おき、キャッシュメモリ内のアドレスと比較することに
より、双方に同一アドレスが存在するかどうかを確認す
ることができる。
【００５５】（２）この場合において、前記中央制御装
置は、前記ＤＭＡバッファに記憶されたアドレスと、キ
ャッシュメモリ内のアドレスが一致した場合には、キャ
ッシュメモリ内の当該アドレスを無効化することによ
り、ＤＭＡバッファに記憶されたアドレスと同じアドレ
スがキャッシュメモリ内に存在した時に、ＣＰＵはキャ
ッシュメモリの当該箇所を無効化するので、キャッシュ
メモリの記憶事項と、ＭＭの記憶事項とを常に一致させ
ることができる。
【００５６】（３）また、前記キャッシュメモリとし
て、命令保存用とオペランド保存用にそれぞれ分割して
設け、オペランドライト時のアドレスを保存するバッフ
ァを設け、前記中央制御装置は、オペランドライト時
に、前記バッファのアドレスと命令キャッシュメモリ内
のアドレスとが一致する時に命令キャッシュメモリ内の
当該アドレスを無効化することにより、キャッシュメモ
リを命令保存用とオペランド保存用に分割し、命令保存
用キャッシュメモリをバッファのアドレスが一致した時
に無効化し、キャッシュメモリ１１の記憶事項と、ＭＭ
の記憶事項とを常に一致させることができる。
【００５７】このように、本発明によれば、システムの
性能を向上させることができるキャッシュメモリ制御シ
ステムを提供することができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の第１の実施の形態例を示すブロック図
である。
【図３】本発明の第２の実施の形態例を示すブロック図
である。
【図４】本発明の第１の動作を示すタイムチャートであ
る。
【図５】本発明の第２の動作を示すタイムチャートであ
る。
【図６】本発明の第３の動作を示すタイムチャートであ
る。
【図７】本発明の第４の動作を示すタイムチャートであ
る。
【図８】従来システムの概念図である。
【符号の説明】
２ 主記憶装置（ＭＭ） ３ 周辺装置（ＩＯＣ） ４ システムバス ５ プロセッサバス １０ 中央制御装置 １１ キャッシュメモリ １２ キャッシュ制御部 １２ａ ＤＭＡバッファ １３ ＣＰＵ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 中央制御装置と、主記憶装置と、周辺装
    置がシステムバスを介して接続されるシステムにおい
    て、 前記中央制御装置内にデータ一時保存用のキャッシュメ
    モリと、 前記周辺装置からのＤＭＡストアアクセス時に、そのア
    ドレスを一時的に保存するＤＭＡバッファとを設けて構
    成されるキャッシュメモリ制御システム。
  2. 【請求項２】 前記中央制御装置は、前記ＤＭＡバッフ
    ァに記憶されたアドレスと、キャッシュメモリ内のアド
    レスが一致した場合には、キャッシュメモリ内の当該ア
    ドレスを無効化することを特徴とする請求項１記載のキ
    ャッシュメモリ制御システム。
  3. 【請求項３】 前記キャッシュメモリとして、命令保存
    用とオペランド保存用にそれぞれ分割して設け、 オペランドライト時のアドレスを保存するバッファを設
    け、 前記中央制御装置は、オペランドライト時に、前記バッ
    ファのアドレスと命令キャッシュメモリ内のアドレスと
    が一致する時に命令キャッシュメモリ内の当該アドレス
    を無効化することを特徴とする請求項１記載のキャッシ
    ュメモリ制御システム。
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