JPH04102146A - 高性能キャッシュ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は一般に、ディスプレイフレームバッファ及びキ
ャッシュメモリを含むマルチプロセッサコンピュータシ
ステムに関する。更に言えば、フレームバッファ内に記
憶されたイメージデータが更新された場合に「ライトバ
ック」キャッシュメモリが使用されるのであるカミそれ
を使用することによって引き起こされるような問題を克
服する方法及びシステムに関する。 ［０００２］

【従来の技術】

図１を参照すれば、高性能中央処理装置（ＣＰＵ）　１
０２．１０４．１０６を含んでいるシステム１００は常
に、各ＣＰＵのため、キャッシュメモリ１１０．１１２
．１１４を提供している。このシステムはまた、入力／
出力プロセッサ１１８というような他の型のプロセッサ
をも含む。キャッシュメモリは、ＣＰＵによってなされ
た全ての参照がメインメモリ１２０への参照を必要とし
ないでほとんどのＣＰＵメモリ参照を満足させることに
より、ＣＰＵ性能を増加させる。キャッシュのアクセス
時間（例えば、１０ナノ秒）は、メインメモリへのアク
セス時間（例えば４００ナノ秒）よりいつでも、とても
小さなものであるため、性能が増大するのである。 ［０００３］ 多数のプロセッサ１０２〜１０６及びそれらのキャッシ
ュ１１２〜１１６が共通メモリバス１２２を共有してい
るマルチプロセッサにおいて、それらのキャッシュは、
ＣＰＵにより発生したメモリトラフィックからバスを保
護するような働きもする。 キャッシュブロックが、他のアドレスのために必要とさ
れた場合にのみ、キャッシュブロックをメイン記憶１２
０に戻す「ライトバック」計画は、パストラフィックを
減少させる特別実効的な方法である。 ［０００４］ 一般にビデオラムとして知られている２重ポートダイナ
ミックメモリの利用により、ディスプレイ画素マツプ（
ビットマツプとしても知られる）を１つあるいはそれ以
上のＣＰＵの物理アドレス空間内に配置するフレームバ
ラフナ１２４．１２６を構成することが容易になった。 そのようなフレームバッファを有するビデオラムは、ラ
スタ走査モニタ１３０あるいは１３２をリフレッシュす
るために使用されるシリアルポートと、ビデオラム内に
記憶されたイメージデータを更新するために使用される
平行ポートを有している。フレームバッファの内容を更
新するのにＣＰＵを使用すると、特定ハードウェアの使
用をかなり助けることになり、フレームバッファで計算
されそして記憶される、イメージへの更新の割合は、現
在利用可能な高性能なＣＰＵを使用することによりかな
り大きなものとなる。 ［０００５］ ライトパックキャッシュがメモリ・マツプフレームバッ
ファと共に使用されると、３つの問題が起こる。 ［０００６］ フレームバッファと共にライト・バックキャッシュを使
用することに伴う第１の問題は、いくつかの他のデータ
ブロックを保持するために、フレームバッファデータを
保持しているキャッシュブロックが必要とされるまでは
、キャッシュ中のデータ値がフレームバッファに書き戻
されることはないということである。このように、ＣＰ
Ｕによって画素マツプが変形させられた後の任意の時間
長のために、ディスプレイ上のイメージへの変化が遅延
するかもしれないということである。他の言葉で言えば
、予期できない時間間隔のために、計算されたイメージ
が、表示されたイメージに反映されないかもしれない、
ということである。 ［０００７］ 第２の問題は、キャッシュは参照されたアドレスを含ん
でいない時は常に、ＣＰＵにより出された動作がライト
動作であるとしても、メインメモリからの全情報ブロッ
クを頻繁にフッチしてしまうということである。普通の
プログラムのためには、これは良い計画である。なぜな
ら、はとんどの記憶場所はそれらが書き込まれる前に読
まれるからである。フレームバッファにおいては、この
ようなケースにならないことが頻繁にあり、それらの記
憶場所は度々、読まずに書き込まれてしまうのである。 この場合、キャッシュ中にフェッチされたデータはすぐ
に上書きされ、フェッチは無駄な仕事となってしまう。 ［０００８］ 第３の問題は、キャッシュ内で必要とされた他のデータ
ブロックを置き換えるという、フレームバッファデータ
の傾向にある。ダイレクトマツプキャッシュにおいて、
メインメモリ内の特別のアドレスに記憶されたデータは
、キャッシュ内の１つの記憶場所内にだけ記憶され得る
。ダイレクトマツプキャッシュは、頻繁に使用される。 なぜなら、それらは他のキャッシュマツプ機構よりも、
実効的であり且つ低コストだからである。不幸なことに
、ダイレクトマツプキャッシュがフレームバッファと共
に使用された場合には、全システム性能はかなり低下す
る。この理由は、ＣＰＵによりフレームバッファへ成さ
れる参照カミ普通のプログラム参照の空間かつ時間的な
位置を示さないかもしれないからである。特にこれは、
連続したフレームバッファ記憶場所が長く繋がったもの
カミ各記憶場所が正確に１回参照されるような場合であ
る。この結果、ダイレクトマツプキャッシュはディスプ
レイデータで満たされることになり、ディスプレイイメ
ージを変形したプログラムのデータ及びプログラムテキ
ストを含むような他のキャッシュ情報を、置き換えてし
まう。こうして置き換わってしまうことにより、多数の
キャッシュがミスをおこし、ＣＰＵで見られる平均アク
セスタイムの増加及びシステムの能率を減少をかなり大
きなものとしてしまう。 ［０００９］ 上の問題を解決するための標準的な従来の解決法は、シ
ステムアドレス空間のキャッシュされない部分にあるよ
うなフレームバッファを、動作させるというものである
。このことは、そのようなシステムは、フレームバッフ
ァ（つまりイメージ）データの処理のためのキャッシュ
の利点を受けられない、ということを意味する。 ［００１０］ 本発明は上に掲げた各３つの問題を解決しようとするも
のである。キャッシュ及びフレームバッファの設計を変
形させることにより、本発明は、従来の装置よりも、′
より実効的なフレームバッファを支持する設計を提供す
る。 ［００１１］

【発明の概要】

簡単に言えば、本発明はマルチコンピュータシステムで
あり、各々がダイレクトマツプキャッシュメモリ、メイ
ンメモリ、及び１つまたはそれ以上のバッファを有して
いる多数のＣＰＵを含んでいる。個々のキャッシュは普
通、ライトバックモードで動作している。これにより更
新データは、データの新しいブロックを記憶するために
キャッシュブロックが再配置される時にだけ、メインメ
モリ内に書き戻される。キャッシュは、キャッシュに記
憶された各データのブロックのためのタグを含んでいる
。各タグは、コンピュータアドレス空間のどの部分が、
対応するキャッシュブロック内に記憶されているかを示
しており、記憶されたデータのブロックが変形された時
に、ブロックのためのタグがイネイブル共有フラグを有
している場合には、それはすぐメインメモリに書き込ま
れる。 ［００１２］ イメージデータのブロックのためにライトスルーモード
でキャッシュ動作を行に、システムはイネイブル共有フ
ラグをキャッシュに記憶する。更に、キャッシュ内の回
路は、ＣＰＵがいつデータイメージの全ブロックをフレ
ームバッファ内のアドレスに書き込んでいるかを検出し
、そしてキャッシュは、キャッシュ内のイメージデータ
に記憶することなく、イメージデータのブロックを、フ
レームバッファに直接書き込むのである。最後に、キャ
ッシュ内のアドレス回路により、フレームバッファから
のイメージデータは、キャッシュの所定の断片にだけ記
憶される。それゆえ、キャッシュ内に記憶された、イメ
ージデータにより置き換えられるかもしれない他のデー
タの量が、制限されるのである。 ［００１３］

【実施例】 本発明を述べる前に図１及び図２を参照し、好ましい実
施例で作動されるマルチプロセッサコンピュータシステ
ムの基本動作を述べる。 ［００１４］ システム１００のＣＰ　Ｕ２Ｏ５，１０４及び１０６は
、キャッシュメモリを利用するものであり、重なり合っ
たアドレス空間を有する。それ故、メモリの特定のブロ
ックを、異なるプロセッサのキャッシュ内に同時に存在
するものへ複写をすることが可能なのである。「キャッ
シュ連合（ｃａｃｈｅ　ｃｏｈｅｒｅｎｃｅ）　Ｊ手段
を保持しているということは、次のことを意味する。即
ち、１つのプロセッサによって共有メモリ内の特定記憶
場所中にデータが書き込まれた時は常に、各々のキャッ
シュが自分も同一の特定メモリ記憶場所を記憶している
と判断している間、その他のプロセッサのキャッシュは
「キャラシュスヌープ（ｃａｃｈｅ　５ｎｏｏｐ）Ｊ動
作を実行するということである。もし同一の特定メモリ
記憶場所を記憶している場合には、スヌープを行ってい
るキャッシュは更新し、もしそうでなければ、そのキャ
ッシュ配列内の更新されたブロックをフラグする。従来
技術の多くの論文には、キャッシュ連合の様々な様相が
述べられている。例えば、Ｃ，Ｐ、　Ｔｈａｃｈｅｒ、
　Ｌ、Ｃ，Ｓｔｅｗａｒｔ、Ｅ、Ｈ，Ｓａｔｔｅｒｔｈ
ｗａｉｔｅ、　Ｊｒ、　　による、Ｖｏｌ、　３７　Ｎ
ｏ、　８の「Ｆｉｒｅｌｙ：　Ａ　Ｍｕｌｔｉｐｒｏｃ
ｅｓｓｏｒ　ＷｏｒｋｓｔａｔｉｏｎＪ　ＩＥＥＥ　Ｔ
ｒａｎｓａｃｒｉｏｎｓ　ｏｎ　Ｃｏｍｏｐｕｔｅｒｓ
のｐｐ、　９０９〜９２０（１９８８年８月）と、Ｃｈ
ａｒｌｅｓ　Ｐ、　Ｔｈａｃｋｅｒによる、Ｎｅｗ　Ｆ
ｒｏｎｔｉｅｒｓ　ｉｎ　Ｃｏｍｐｕｔｅｒ　Ａｒｃｈ
ｉｔｅｃｔｕｒｅ　Ｃｏｎｆｅｒｅｎｃｅ　Ｐｒｏｃｅ
ｅｄｉｎｇ、　Ｃ１ｔｉｃｏｒｐ／ＴＴＩ（１９８６年
３月）の［Ｃｈａｓｈｅ　Ｓｔｒａｔｅｇｉｅｓ　ｆ。 ｒ　Ｓｈａｒｅｄ−Ｍｅｍｏｒｙ　Ｍｕｌｔｉｐｒｏｃ
ｅｓｓｏｒＪ　、それら両方が引用され上の参考として
組み入れられている。 ［００１５］ 共有メモリバス１２２の正確な動作は、本発明とは無関
係であるが、その動作の背景にあるいくつかの情報は、
好ましい実施例を理解するのに有用である。より好まし
い実施例において共有メモリバス１２２は、アドレス信
号を送信したりコマンドを書き込んだり／読み出しだす
するためにも使用される６４ビツト２進データバス１４
２、共有信号ライン１４４、ダーティ−信号ライン１４
６．３つのクロックライン１４８、アービトレイション
バス１５０．２つのパリティライン１５２及び、エラー
訂正コードを送信するための１４の２進ライン１５４を
含む。 ［００１６］ アービトレイションバス１５０は、バスを使用するため
の同時リクエストを調停するために使用される。クロッ
クライン１４８は、メモリバス１２２上へのデータ送信
のタイミングを制御するために使用され、そしてパリテ
ィ及びエラー訂正コードライン１５２及び１５４は、標
準パリティ及びエラー訂正コード信号を送信するために
使用される。 ［００１７］ 本発明で使用するのは、データバス１４２及び共有信号
ライン１４４だけである。 ６４ビツト２進データ／アドレスライン１４２は時分割
され、そうしてアドレス及びコマンド信号は、遅れた時
間間隔の間に同一のライン上へ送信される。ＣＰＵがキ
ャッシュへアクセスしてミスが起きた場合、そのキャッ
シュはリードコマンドリの代わりにリクエストされたデ
ータを送信するのである。 ［００１８］ ことは、 以下の記述で明かとなるであろう。 ［００１９］ こでＸというのは正数のことである） に等しい。 より好ましい実施例において、 のアドレスビットがブロック２２２内の特定のワードを
選択するために要求されるある。 ［００２０３ を識別する。更に、各タグ２３２は、各ブロック２２２
のために２つの状態フラグを含んでいる。それはブロッ
ク２２２が有効データを含んでいるかどうかを示す「有
効フラグ」２３６と、同一のデータブロックがシステム
内の他のいづれかのプロセッサのキャッシュに記憶され
ているかどうかを示す「共有フラグ」２３８である。 ［００２月 従来技術におけるキャッシュメモリを含むキャッシュメ
モリ内の共有フラグは以下のような動作をする。いづれ
か１つのキャッシュ、例えば図１のキャッシュが、メイ
ンメモリからデータブロックにフェッチした時に、他の
いづれかのキャッシュ、例えばキャッシュ１１４にもそ
れと同一のブロックデータが記憶されている場合には、
そのキャッシュはイネイブル共有信号を共有ライン１４
４上に主張するので、フェッチをしているキャッシュは
他のキャッシュもそのブロックを保持しているというこ
とを知るであろう。その結果、それら両方のキャッシュ
１１２及び１１４は、そのブロックのためのタグ２３２
中の共有フラグ２３８をセットするであろう。さらに言
えば、特別のブロックのために共有フラグ２３８が一度
セットされると、データの共有ブロックが、一方のデー
タブロックとともに他のキャッシュに上書きされ、この
場合、データのブロックはもはや２つのキャッシュによ
って共有されてはいないだろう。しかしながら、前に共
有されたデータブロックをまだ記憶している１つのキャ
ッシュ内では、共有フラグはセットされたままである。 その結果、共有フラグ２３８は、特別のデータブロック
は一方のプロセッサと共有できるということを示してい
る。 ［００２２］ キャッシュ１１２が新たなデータをキャッシュブロック
２２２内に書き込んだ時は常に、キャッシュ論理回路２
６６はそのブロックのタグのためにその共有フラグ２３
８を点検する。もし共有フラグがイネイブルされていれ
ば、そのキャッシュ論理回路２６６はライトスルー動作
を実行する。ライトスルー動作というのは、新たなデー
タがブロック内に記憶された後に、キャッシュ論理が、
その全体のブロックを共有メモリバス１２２を経由して
メインメモリ１２０（及びそのブロックを共有している
いづれかの他のキャッシュ）に書き込むというものであ
る。 ［００２３］ 別される。 ［００２４］ 記憶場所の１つから、 データを記憶することが出来る。 ［００２５］ の、 と考えることが出来る。 ［００２６］ キャッシュ１１２の一般の動作は次のようなものである
。ＣＰＵ１０２がメモリアクセスを実行する場合、アク
セスされるべきアドレスがアドレスバス２０２上に主張
され、そうして読み出し／書き込み制御信号が制御バス
２０６上に主張される。 ライト動作の間、データはまたデータバス２０４上に主
張される。主張されたアドレスがＡＢＣＤを表示してい
ると、上で述べたようにキャッシュ制御論理２６０はタ
グ配列２３０中へインデックスするために［ＢＣｌアド
レスビットを使用する。コンパレータ２６２はインデッ
クスされたタグ２３２の値をアドレスバス２０２上の「
Ａ」アドレスビットとを比較する。この比較が実行され
ている間、キャッシュ配列２２０は、アドレスビット「
ＢＣＤＪを用いてアクセスされる。もしコンパレータ２
６２が、タグ２３２内に記憶されたアドレス値２３４と
ｒＡＪアドレスビットとが等しく、そしてそのタグの有
効フラグ２３６がイネイブルされていると判断した場合
、その後、バッファ２６４がイネイブルされ、キャッシ
ュ配列２２０と、データバス２０４内のアドレス指定さ
れた記憶場所間でのデータ流れを許す。即ち、リード動
作の間、キャッシュ化のアドレス指定された記憶場所は
バス２０４上に主張され、そうしてライト動作の間、バ
ス２０４上のデータが、特定の記憶場所内でキャッシュ
中に書き込まれる。 ［００２７］ キャッシュ１１２内のコンパレータ２６２が「ヒツト」
を見つけなかった場合、キャッシュ論理２６６はアクセ
スリクエストをその共有メモリバスインターフェイス２
８０へ移行され、それはその後その特定された既知数を
メインメモリからフェッチし、そうしてＣＰＵリクエス
トを満足させるのである。より詳しく言えば、インター
フェイス２８０はメインメモリからアドレスビットｌ”
”ＡＢＣＪに対応するデータの全ブロックをフェッチし
・アドレスビット「ＢＣ」の値に対応するキャッシュ配
列２２０のブロック２２２中にこのデータをロードする
。これにより、キャッシュ１１２はＣＰＵリクエストを
満足させることが出来る。それと同時に、基準ブロック
２２２のためのタグエントリ２３２は、それに記憶され
た新しいデータのソースを示すよう更新される。 ［００２８］ 論理回路２６６は状態マシーンであり、キャッシュ配列
アクセス回路２６２及び２６４の状態を支配する。論理
回路２６６はまた、ＣＰＵがキャッシュに記憶されてい
ないメモリ記憶場所を参照した時に、新しいデータブロ
ックをキャッシュ中にロードするというプロセスをも支
配する。 ［００２９］ 第１の問題は、「ライトバック」キャッシュ内のデータ
値が、フレームバッファデータを保持しているキャッシ
ュブロックが他の幾つかのデータのブロックを保持する
ことを必要とするまでは、フレームバッファにライトバ
ックされないということである。この問題に対する解決
法は、フレームバッファデータを保持しているそれらの
キャッシュブロックのために「ライトスルー」モードで
動作しているキャッシュを作るというものである。ライ
トスルーキャッシュ動作の上の記述を見てください。ラ
イトスルーキャッシュ動作に関する付加情報は、Ｃ，Ｐ
、　Ｔｈａｃｈｅｒ、　Ｌ、Ｃ，Ｓｔｅｗａｒｔ、Ｅ、
Ｈ，Ｓａｔｔｅｒｔｈｗａｉｔｅ、　Ｊｒ、　　による
、Ｖｏｌ、　３７　Ｎｏ、　８のＪＦｉｒｅｌｙ：　Ａ
　Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ　Ｗｏｒｋｓｔａｔｉ
ｏｎ、Ｊ　ＩＥＥＥ　Ｔｒａｎｓａｃｒｉｏｎｓ　ｏｎ
　Ｃｏｍｏｐｕｔｅｒｓのｐｐ、　９０９〜９２０　（
１９８８年８月）と、Ｃｈａｒｌｅｓ　Ｐ、　Ｔｈａｃ
ｋｅｒによる、Ｎｅｗ　Ｆｒｏｎｔｉｅｒｓ　ｉｎ　Ｃ
ｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　Ｃｏｎｆ
ｅｒｅｎｃｅ　Ｐｒｏｃｅｅｄｉｎｇ、　Ｃ１ｔｉｃｏ
ｒｐ／ＴＴＩ（１９８６年３月）の「Ｃｈａｓｈｅ　Ｓ
ｔｒａｔｅｇｉｅｓ　ｆｏｒ　Ｓｈａｒｅｄ−Ｍｅｍｏ
ｒｙ　ＭｕｌｔｉｐｒｏｃｅｓｓｏｒＪ　、それら両方
が引用され上の参考として組み入れられている。 ［００３０］ 図６を参照すれば、第１の問題に対する解決法は、標準
フレームバッファ１２４を変形し、そうしてメモリバス
の共有ライン上にイネイブル共有信号を主張するという
ものである。これは以下のように行われる。メモリ読み
出しあるいは書き込み動作が実行されると常に、コンパ
レータ３００は、特定アドレスがフレームバッファのビ
デオラム３０２内に記憶されたアドレス空間の部分に対
応するがどうかをチエツクする。コンパレータは最も重
要なビット、Ａ３１が「１」に等しく、残りの最も重要
なビットの所定数が所定アドレス範囲値と比較された場
合にだけ、イネイブルされる。もし特定アドレスがフレ
ームバッファ１２４内にある場合、イネイブルされた「
フレームバッファアクセス」信号がライン３０６上に主
張され、ビデオラム３０２へのアクセスを可能とする。 ［００３１］ ライン３０６上の「フレームバッファアクセス」信号は
、メモリノ〈スからのリードコマンド信号と論理ＡＮＤ
がなされ、そうしてその結果生じた共有信号が共有信号
ライン１４４上に主張される。このように、いづれかの
ＣＰＵがフレームノ〈・ソファからのデータのブロック
を読んだ場合、負論理共有信号が共有ライン１４４上に
主張される。 ［００３２］ 図３を参照すれば、フレームバッファデータを受けるキ
ャッシュのキャッシュ論理２６６は、変形されたフレー
ムバッファ１２４によって発生された共有信号により、
キャッシュブロックを受けるためのタグ内にイネイブル
共有フラグ２３８を記憶する。その結果、そのキャッシ
ュ内に記憶された新しいフレームバッファデータ値をＣ
ＰＵ１０２が変形した場合は常に、ライトスルー動作が
キャッシュ論理２６６により実行されるであろう。なぜ
ならアクセスキャッシュブロックのための共有フラグが
イネイブルにされるであろうから。 ［００３３］ これは第１の問題を解決する。なぜなら更新されたフレ
ームバッファデータが自動的にフレームバッファに書き
込まれるからであり、ダイレクトマツプフレームバッフ
ァに関連する「ライトバック」キャッシュを使用するこ
とと関係する問題を解決してくれるのである。 ［００３４］ 第２の問題は、キャッシュブロックをキャッシュ制御論
理２６０により配置するために使用された計画を変える
ことによって解決される。特に、ＣＰＵにより参照され
た記憶場所がキャッシュ内に含まれていないときは常に
、ブロックをアドレスに割り当てそして新しい内容をメ
インメモリ１２０からフェッチするというよりは、その
参照がリード動作であったり、完全なキャッシュブロッ
クよりも小さいライト動作である場合にのみ、それを行
うのである。ＣＰＵが完全なブロックのライト動作をす
る場合、キャッシュは参照されたアドレスのためにブロ
ックを配置しその内容をフェッチするということをしな
い。その代わりに、それは、キャッシュをバイパスする
ことによって容易にそのブロックをメモリへ書き込む。 こうすることによりフレームバッファデータの無用なフ
ェッチを避けることになる。 ［００３５］ 完全なブロックは一般に、　（１）キャッシュブロック
のサイズを１つのワードにセットすることにより、ある
いは（２）キャッシュブロックへ書き込まれたデータを
蓄積することが出来るライトバッファを含むようなＣＰ
Ｕを使用し、単一のライト動作として全ブロックを発す
ることにより、達成される。これら２つの動作のうち、
初めのものはファイアフライシステム内で使用され、そ
してこれら２つの動作のうちの２番目のものは本発明の
好ましい実施例で使用される。 ［００３６］ 図７を参照すれば、ＣＰ　Ｕ　１０２はライトバッファ
３２０を含んでおり、そのバッファは、ＣＰ　Ｕ　１０
２により書き込まれているデータを記憶し、制御信号Ｗ
ｒｉｔｅ及びＦｕｌｌＢＬｏｃｋを使用する単一のライ
ト動作としてデータのフルブロックを発する。キャッシ
ュ制御論理回路２６６は状態マシーン３２２と、ＣＰＵ
の制御バス２０６上のＷｒｉ　ｔｅ及びＦｕｌｌＢｌｏ
ｃｋ信号を論理的にＡＮＤするようなＡＮＤゲート３２
４を含んでいる。Ｗｒｉｔｅ及びＦｕｌｌＢｌｏｃｋの
双方がイネイブルされた時は、ＣＰＵはブタの完全なブ
ロック（つまり８ワード）を書き込んでいる。ＡＮＤゲ
ートの出力はバスインターフェイス２８０に送られ、特
定のアドレスへデータを送信するようインターフェイス
２８０に命令する。ＡＮＤゲートの出力はインバータ３
２６により逆にされ、その結果生じた信号がキャッシュ
のデータバッファ２６４をディスエイプルするのに用い
られ、そうしてＣＰＵからのデータがキャシュブロック
配列２２０中に書き込まれないようにするであろう。さ
らに、ＡＮＤゲート３２４からの出力は、キャッシュ論
理状態マシーン３２２に送信され、状態マシーンはその
出力によってバスインターフェイス２８０へ送信された
信号以外の全データライト動作を無視するのである。 ［００３７］ 第３の問題は、フレームバッファデータに、キャッシュ
１２０の小さな部分だけを占めることを許可するように
することにより解決される。キャッシュのこのエリアは
ディスプレイ情報で満たされるが、キャッシュの大部分
はフレームバッファへと作られたアクセスにより妨げら
れることはない。これにより、フレームバッファデータ
を有するキャッシュの無駄及び、上で述べた増加するキ
ャッシュのミスの割合を避けることになる。 ［００３８］ 発明のより好ましい実施例においては、ダイレクトマッ
プキャッシュカτ使用される。このキャッシュのための
アドレスビットの配置が図５に示されており、これは、
各々がデータの８ワードを記憶しているような４０９６
ブロツクを有するキャッシュに対応する。 ［００３９］ 図３、図４及び図５を参照すれば、フレームバッファデ
ータが記憶されることが可能であるキャッシュの、フラ
クションを制限するため、我々はフレームノ＼ツファの
ためのアドレス空間の領域を用意しておき、キャッシュ
を参照した時に直接これらのアドレスを判断する。より
好まじり）実施例におり）で、フレームノく・ノファデ
ータは、キャッシュの１／１６だけを占めることを許さ
れてし）る。フレームノ〈ッファのためのＡ３１＝［Ｉ
Ｊにより示されたアドレス空間の半分を用意してし）る
ことに気をつけてもらいたい。 ［００４０］ 図３に示されるように、そこにはアドレス回路３４０が
ある。この回路はタグ及びブロック配列２３０．２２０
をアドレス指定するために使用されるＩＢｊアドレスを
変形するものである。 ［００４１］ 図８を参照する。アドレス回路３４０は以下のように働
く。ローカルアドレスノくス２０２上のもっとも重要な
アドレスビット（ＭＳＢ、ここではＡ３１とも言われる
）は、ＣＰＵがフレームバッファ内のデータを参照して
いる場合「１」に等しい。アドレス回路は最も重要なビ
ットを、２つのバッファ３４２あるいは３４４を選択的
にイネイブルするために使用する。特に、ＭＳＢが「０
」に等しり・場合、それはＣＰＵが非フレームバッファ
データを参照していることを意味するが、このような場
合、バッファ３４２はイネイブルされ、そしてｒＢＪア
ドレスビットがアドレス回路３４０により変化させられ
ずに送信される。ＣＰＵがフレームバッファデータを参
照しているためにＭＳＢが１１」に等しい場合、バッフ
ァ３４４はイネイプルされ、そうしてｒＢＪアドレスビ
ットが、アドレス回路３４０により「１１１１」のよう
な所定の２進値で置き換えられる。 ［００４２］ アドレス回路３４０はこのように、バッファ３４４４に
より主張された「Ｂ」アドレスビットのために所定の２
進イメージによって特定された、キャッシュの所定の部
分中へ、フレームバッファ記憶場所への全ての参照をマ
ツプする。 ［００４３］ 図３に示したように、タグ配列２３０の底１／１６内の
タグ３３２には、参照番号３３０が付けられており、そ
れらは他のタグよりも幾らか大きなものである。タグ配
列２３０の区画３３０は、たとえそれがどんなものであ
っても、アドレス回路３４０内のセットであるＩＢＪア
ドレスビットのための所定値に対応する。タグ配列の区
画３３０内のタグ２３２は、ｒＡＪ及び「Ｂ」アドレス
ビット（図５参照）の両方のに対応するアドレス値を記
憶しなければならなず、それに反して他のタグは「Ａ」
アドレスビットだけを記憶する。この理由は、ｒＢＪア
ドレスビットが、キャッシュ内に記憶されている正確な
フレームバッファ記憶場所を判断するために必要とされ
るからである。 ［００４４］ フレームバッファがマツプされるキャッシュの部分のた
めの、タグ３３２内の正確なビットは、以下のように取
り扱われる。図９を参照すれば、選択されたタグ（つま
り、［Ｂ’　　Ｃｌアドレスビットに対応するタグ）は
２つの要素を含んでいる。有効フラグ２３６及びｒＡＪ
アドレスビットに対応するようなアドレスビットを含む
ＴＡＧ−Ａと、タグ配列の部分３３０だけに記憶された
ｒＢＪアドレスビットに対応するＴＡＧ−Ｂとである。 ［００４５］ より好ましい実施例の、キャッシュ論理で使用されるコ
ンパレータ回路２６２は２つの余所３５０及び３５２を
含んでおり、それら各々は２つの出力信号を作り出す。 コンパレータ３５０は、ＴＡＧ−Ａと、アドレスバス２
０２からのＩＡｊアドレスビットとを比較する。もしア
ドレスビットの２つの組が同じであり、そして有効フラ
グがイネイブルされている場合、コンパレータ３５０は
イネイブルされたＭＡＴＣＨ−Ａ信号を出力し、そうで
ない場合はイネイブルされたＮＯ−ＭＡＴＣＨ−Ａ信号
を出力する。コンパレータ３５２は、「１」に等しいＡ
３１（図９ではＭＳＢと呼ばれる）によって示されるよ
うに、ＣＰＵがフレームバッファデータにアクセスして
いる場合にだけ、イネイブルされる。コンパレータ３５
２は、ＴＡＧ−Ｂを、アドレスバス２０２からのｒＢＪ
アドレスビットと比較する。もしアドレスビットの２つ
の組が同じで、しかも有効ビットがイネイブルされてい
る場合は、コンパレータ３５０はイネイブルされたＭＡ
ＴＣＨ−Ｂ信号を出力し、そうでない場合はイネイブル
されたＮｏ−ＭＡＴＣＨ−Ｂ信号を出力する。ＡＮＤゲ
ート３５４は、ＭＡＴＣＨ−Ａ信号とＭＡＴＣＨ−Ｂ信
号の２つを結合し、アクセスされたタグがローカルアド
レスバス２０２上の高命令アドレスビットと同じ場合に
のみ、イネイブルされたＭＡＴＣＨ信号を作り出す。Ｏ
Ｒゲート３５６は、ＮＯ−ＭＡＴＣＨ−Ａ信号とＮｏ−
ＭＡＴＣＨ−Ｂ信号の２つを結合し、アクセスされたタ
グがローカルアドレスバス２０２上の高命令アドレスビ
ットと同じない場合にのみ、イネイブルされたＮＯ−Ｍ
ＡＴＣＨ信号を作り出す。 ［００４６］ アドレス回路３４０の結合の結果、コンパレータ２６２
と余分なアドレス情報を記憶したタグ３３２は、全ての
フレームバッファデータをキャッシュ１１２の小さな部
分にマツプする。フレームバッファ記憶場所のためにキ
ャッシュの特別な断片を選択することは取り除かれる。 大きな断片（つまり、１／２、あるいは１／４）により
、もしフレームバッファへの参照の型が、普通のプログ
ラムの空間かつ時間的な位置を示した場合には、キャッ
シュはこれらの参照を実効的に行うものとなる。一方、
大きな断片により、参照が好ましくないものである場合
には、キャッシュからの、もっと「ノーマルな」データ
及びプログラムテキストに置き換えられるものとなる。 本発明で計画したインプリメンティジョンでは、フレー
ムバッファデータのために１２８キロバイトキヤツシユ
の１　／３２を用いた。 ［００４７］ 本発明は、本発明の意図するところから逸脱することな
く変形することが可能である。例えば、イメージデータ
がフレームバッファから読み出された時に共有信号を主
張するための図７に示された回路は、フレームバッファ
データがキャッシュ内に記憶されている時は常に、イネ
イブル共有フラグを記憶している各キャッシュ内の簡単
な回路により置き換えられることが可能なのである。 ［００４８］

【図面の簡単な説明】

【図１】 キャッシュメモリ、及びまた、１つあるいはそれ以上の
フレームバッファを有するような、複数のプロセッサを
含んでいるマルチプロセッサコンピュータシステムのブ
ロック図である。

【図２】 好ましい実施例における、共有メモリの成分を示す。

【図３】 本発明によるキャッシュメモリのブロック図である。

【図４】 キャッシュメモリのタグ配列内の、タグの１つを示して
いる。

【図５】 本発明の好ましい実施例のための、アドレスビットの配
置を示す。

【図６】 本発明によるフレームバッファのブロック図を示す。

【図７】 あるフレームデータのフェッチを避けるための、キャッ
シュ制御論理の部分のブロック図である。

【図８】 好ましい実施例のキャッシュ論理で使用される、アドレ
ス回路のブロック図である。

【図９】 好ましい実施例のキャッシュメモリで使用される、コン
パレータ回路のブロック図である。

【符号の説明】

１２２　　共有メモリバス キャッシュ制御論理回路 キャッシュ制御論理 バスインターフェイス ブロック配列 基準ブロック タグ配列 タグ インバータ アドレス回路

【書類名】

【図１】 図面

【図３】

【図４】

【図５】

【図６】 八 、＼ 八 八

【図８】

【図９】

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサを有するコンピュータシ
   ステムであって、前記コンピュータシステムは、 前記プロセッサにメモリバスによって結合されたメイン
   メモリであって、前記メインメモリは、所定のアドレス
   空間内の特定のアドレスにデータを記憶しており、前記
   所定のアドレス空間は、前記複数のプロセッサによって
   少なくとも部分的に共有されており、 前記メモリバスは、データが前記プロセッサにより記憶
   されているような、アドレスを示す信号を送信し、 前記メインメモリは、前記アドレス空間の所定部分内の
   アドレスにイメージデータを記憶するための、少なくと
   も１つのフレームバッファと、前記フレームバッファ内
   に記憶されたイメージデータを表示するためのディスプ
   レイ手段を含んでいる、メインメモリと、 前記メモリバスに結合されている複数のキャッシュであ
   って、各キャッシュ手段は、前記メインメモリよりも高
   スピードの前記アドレス空間の部分へのアクセスを前記
   プロセッサに与えるために、前記プロセッサの１つに結
   合されており、各前記キャッシュ手段は、データのブロ
   ックを記憶するためのダイレクトマップキャッシュ配列
   と、前記アドレス空間のどの部分が各々の前記ブロック
   に記憶されているかを示すためのタグ手段とを含んでお
   り、前記タグ手段は、前記キャッシュ手段に記憶された
   各々のデータの前記ブロックのためのタグを含んでおり
   、前記タグは、アドレス値及び、前記データのブロック
   が前記キャッシュ手段の他のものに記憶されていないか
   どうかを示す共有フラグとを示しており、 前記キャッシュ手段は、前記データのブロックが前記プ
   ロセッサにより変形された時に、前記キャッシュ内に記
   憶されたデータのブロックを前記メインメモリ内に書き
   込むためのキャッシュ論理手段を含み、前記ブロックの
   ための前記タグはイネイブルされた共有フラグを有して
   いる、複数のキャッシュと、前記フレームバッファから
   のイメージデータのブロックが前記キャッシュメモリ手
   段に記憶された時に常に、イネイブル共有フラグを前記
   キャッシュ手段内に記憶する手段とを有し、 前記キャッシュ手段は常に、イメージデータの変形され
   たブロックを、前記フレームバッファに書き込むことを
   特徴とするコンピュータシステム。
2. 【請求項２】複数のプロセッサを有するコンピュータシ
   ステムであって、前記コンピュータシステムは、 前記プロセッサにメモリバスによって結合されたメイン
   メモリであって、前記メインメモリは、所定のアドレス
   空間内の特定のアドレスにデータを記憶しており、前記
   所定のアドレス空間は、前記複数のプロセッサによって
   少なくとも部分的に共有されており、 前記メインメモリは、前記アドレス空間の所定部分のア
   ドレスにイメージデータを記憶するための、少なくとも
   １つのフレームバッファを含むメインメモリと前記メモ
   リバスに結合された複数のキャッシュ手段であって、各
   キャッシュ手段は、前記メインメモリよりも高スピード
   の前記アドレス空間の部分へのアクセスを前記プロセッ
   サに与えるために、前記プロセッサの１つに結合されて
   おり、各前記キャッシュ手段は、データのブロックを記
   憶するためのダイレクトマップキャッシュ配列と、前記
   アドレス空間のどの部分が各々の前記ブロックに記憶さ
   れているかを示すためのタグ手段とを含んでおり、前記
   タグ手段は、前記キャッシュ手段に記憶された各々のデ
   ータの前記ブロックのためのタグを含んでおり、 前記キャッシュ手段は、前記キャッシュ配列の所定の部
   分内だけの前記フレームバッファから、イメージデータ
   のブロックを記憶するためのキャッシュ論理手段であり
   、前記所定の部分は、前記キャッシュ配列の半分より大
   きなものではないキャッシュ手段とを有し、 前記キャッシュ論理手段は、前記フレームバッファから
   のイメージデータによって表示されることも出来る前記
   キャッシュ内に記憶された他のデータの量を制限するこ
   とを特徴とするコンピュータシステム。
3. 【請求項３】プロセッサを有するコンピュータシステム
   であって、前記コンピュータシステムは、 前記プロセッサにメモリバスによって結合されたメイン
   メモリであって、前記メインメモリは、所定のアドレス
   空間内の特定のアドレスにデータを記憶しており、前記
   メモリバスは、データが前記プロセッサにより記憶され
   ているような、アドレスを示す信号を送信し、 前記メインメモリは、前記アドレス空間の所定部分内の
   アドレスにイメージデータを記憶するための、少なくと
   も１つのフレームバッファと、前記フレームバッファ内
   に記憶されたイメージデータを表示するための表示手段
   とを含むメインメモリと、 前記メモリバス及び、前記メインメモリよりも高スピー
   ドの前記アドレス空間の部分へのアクセスを前記プロセ
   ッサに与えるための、前記プロセッサとに結合されてい
   るキャッシュ手段であって、 前記キャッシュ手段は、データのブロックを記憶するた
   めのダイレクトマップキャッシュ配列と、前記アドレス
   空間のどの部分が各々の前記ブロックに記憶されている
   かを示すためのタグ手段とを含んでおり、前記タグ手段
   は、前記キャッシュ手段に記憶された各々のデータの前
   記ブロックのためのタグを含んでおり、前記タグは、ア
   ドレス値及び状態フラグを示しているようなキャッシュ
   手段と、そして、 前記キャッシュ手段は、前記データのブロックが前記プ
   ロセッサにより変形された時に、前記キャッシュ内に記
   憶されたデータのブロックを前記メインメモリ内に書き
   込むためのキャッシュ論理手段を含み、そして前記ブロ
   ックのための前記状態タグがイネイブルされるようなキ
   ャッシュ手段とを有し、前記キャッシュ手段は常に、変
   形されたイメージデータのブロックを前記フレームバッ
   ファ内に書き込むことを特徴とするコンピュータシステ
   ム。