JP3009430B2 - プロセッサおよびそのキャッシュメモリ制御方法 - Google Patents

プロセッサおよびそのキャッシュメモリ制御方法

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Description

【発明の詳細な説明】 ［産業上の技術分野］ 本発明は、複数のプロセッサがメモリを共有するシス
テムにおけるプロセッサおよびそのキャッシュメモリ制
御方法に関するものである。
［従来の技術］ 計算機システムにおける性能の向上を得るために、プ
ロセツサを複数個備えて並列処理を行うマルチプロセツ
サシステムが使われるようになつてきている。マルチプ
ロセツサシステムの中でも、複数のプロセツサがメモリ
を共有し、この共有メモリによつてジヨブのスケジユー
リングやデータの共有を行なう共有メモリ型マルチプロ
セツサシステム（以下、単にマルチプロセツサと言う）
が、従来のマルチプログラミングにおけるプログラミン
グ・モデルとの親和性の高さから広く受け入れられてい
る。
この型のマルチプロセツサでは、共有のメモリに対す
るアクセスがシステムのボトルネツクになり易い。この
ボトルネツクを解消するために、共有メモリのコピーを
プロセツサ毎にキヤツシユメモリに置き、共有メモリへ
のアクセスをキヤツシユメモリへのアクセスで代替し
て、実際の共有メモリへのアクセスを低減する方法がと
られることが普通である。この時、複数のプロセツサが
同一のデータブロツクのコピーを各々のキヤツシユメモ
リに置くため、全部のプロセツサが共有メモリを基準と
して矛盾のないメモリイメージを持つようにしなければ
ならない。これはマルチプロセツサにおけるキヤツシユ
のコンシステンシ問題といわれるものであり、各種の解
決案が提案されている。例えば、ライト・ワンス（writ
e−once）方式，バークレイ（Berkeley）方式，イリノ
イ（Illinois）方式，ドラゴン（Dragon）方式，フアイ
ヤフライ（Firefly）方式などがアーチボルド，バエル
（Archibald,Bear）他の論文「キヤツシユ・コンシテン
シ・プロトコル：マルチプロセツサ・シミユレーシヨン
を使つた評価」（“Cache Consistency Protocols:Eval
uation Using a Multiprocessor Simulation",ACM Tran
sactions on Computer Systems,Vol.4,No.4,Nov.1986,P
ages273−298）に記載されている。
これらの方式を大別とすると、インバリデート（Inva
lidate）方式（以下、INV方式と記す）と、ブロードキ
ヤスト（Broadcast）方式（以下、BC方式と記す）とに
分けられる。INV方式は次のような方式である。同一デ
ータブロツクのコピーが複数プロセツサのキヤツシユメ
モリにある場合、それに書き込みを起こすプロセツサか
ら他のプロセツサへ、そのブロツクのインバリデート
（無効化）を指令する信号とそのデータブロツクのアド
レスとをバス上へ送出する。他のプロセツサのバス監視
装置は、送出された上記データブロツクのアドレスから
自キヤツシユのタグメモリを参照して、自キヤツシユに
同一データブロツクがある場合、そのブロツクを無効化
して誤つたデータを使わないようにする方式である。一
方、BC方式は、書き込みを起こすプロセツサが、書き込
まれるデータブロツクのアドレスとデータとをバス上に
送出して他のプロセツサに取り込ませ、他プロセツサに
ある該データブロツクを常に最新の状態にしてデータの
一貫性を保つ方式である。
［発明が解決しようとしている課題］ しかしながら、上述したINV方式では、無効化された
ブロツクを持つどのプロセツサにおいても、その無効化
されたブロツクを再度アクセスしようとした際にキヤツ
シユのミスを引きおこし、そのデータを共有メモリ又は
有効なコピーを持つたキヤツシユから読み出す必要があ
り、性能が低下する場合があつた。一方、BC方式では、
更新されたデータブロツクを逐一全体にブロードキヤス
トするので、そのオーバヘツドが大となる欠点があつ
た。
つまり、更新されたデータが頻繁に多くのプロセツサ
によつて使われるソフトウエア・アーキテクチヤの場合
は、BC方式の方が優れ、同じデータがあまり多くのプロ
セツサには使われないソフトウエア・アーキテクチヤの
場合はINV方式の方が優れているという一長一短があつ
た。
本発明は、かかる問題点に鑑みてなされたものであっ
て、その目的とするところは、複数のプロセッサで同一
ブロックに対するキャッシュミスを繰り返すことがな
く、高いヒット率が得られ、かつ更新毎に更新データを
他の全てのプロセッサに送信する必要もないので、その
ためのオーバヘッドも少なくて済む最適なプロセッサ及
びそのキャッシュメモリの制御方法を提供する。
［課題を解決するための手段］ この課題を解決するために、本発明のキャッシュメモ
リの制御方法は、複数のプロセッサがメモリを共有する
システムにおいて、各プロセッサに付属するキャッシュ
メモリの制御方法であって、各プロセッサが、前記付属
するキャッシュメモリの各エントリ毎にデータの状態を
記憶し、システムバス上に他のプロセッサが発生させる
トランザクションを監視し、該監視中に発生したトラン
ザクションにおけるアドレスと同一アドレスでデータの
状態が無効であると記憶されたエントリがあるかを調
べ、該当するエントリがあれば、該エントリのデータと
して前記トランザクションにおけるデータ部分をバスか
ら取り込み、当該エントリのデータの状態を有効にする
ことを特徴とする。
ここで、各プロセッサが、自己のキャッシュメモリの
エントリを書き込みにより更新する際に、当該エントリ
の更新を他のプロセッサに通知し、更新を通知された各
プロセッサが、自己のキャッシュメモリの該当エントリ
のデータの状態を無効とする。また、前記トランザクシ
ョンは、自己のキャッシュメモリにおけるデータの状態
が無効なエントリに対してリードミスを起こしたプロセ
ッサによって発生される。また、各プロセッサが、初期
状態において、共有する前記メモリの所定のアドレスを
自己のキャッシュメモリのタグメモリにロードし、各エ
ントリのデータの状態を無効に設定する。また、前記所
定のアドレスが、予め設定されたアドレスである。ま
た、前記所定のアドレスが、前記キャッシュメモリの過
去の履歴に基づいて決定されるアドレスである。また、
前記所定のアドレスが、無作為に決定されるアドレスで
ある。
又、本発明のプロセッサは、他のプロセッサとメモリ
を共有するプロセッサであって、各エントリ毎にデータ
と該データの状態とを記憶するキャッシュメモリと、シ
ステムバス上に他のプロセッサが発生させるトランザク
ションを監視する監視手段と、該監視手段の監視中に発
生レたトランザクションにおけるアドレスと同一アドレ
スで、データの状態が無効であると記憶されたエントリ
が、前記キャッシュメモリにあるか否かを判断する判断
手段と、該判断手段によって該当するエントリがあると
判断された場合に、該エントリのデータとして前記トラ
ンザクションにおけるデータ部分をバスから取り込むと
ともに、当該エントリのデータの状態を有効にするデー
タ更新手段とを有することを特徴とする。
［作用］ 以上の構成によれば、他のプロセッサにおける同一ア
ドレスに対する書き込みなどにより、データの状態が無
効であるエントリについて、このエントリと同一のアド
レスに対してバス上にトランザクションが発生した場合
に、そのエントリのデータとして、発生したトランザク
ションにおけるデータ部分をバスから取り込むととも
に、当該エントリのデータの状態を有効にするようにし
たので、あるキャッシュメモリで実際に書き換えが必要
となった時点で、他のキャッシュメモリでも同じ書き換
えを行なうようになり、複数のプロセッサで同一ブロッ
クに対するキャッシュミスを繰り返すことがなく、高い
ヒット率が得られ、かつ更新毎に更新データを他の全て
のプロセッサに送信する必要もないので、そのためのオ
ーバヘッドも少なくて済む。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明のキヤツシユ制御方式の状態遷移図の
一例を示す。
本状態遷移図は、イリノイ大学で提案されたキヤツシ
ユ・コンシステンシ・プロトコル（前述の参考文献;Arc
hibald,J.and Bear,J.−L.,“Cache Consistency Proto
cols:Evaluation Using a Multiprocessor Simulatio
n",ACM Transactions onComputer Systems,Vol.4,No.4,
Nov.1986,Pages273−298）に、本発明の状態（旧共有状
態;SharedStale）を付加したものである。尚、遷移条件
において、リードミス（ｒ−miss）とライトミス（ｗ−
miss）とはキヤツシユ内に所望のデータが無い場合、リ
ードヒツト（ｒ−hit）とライトヒツト（ｗ−hit）はキ
ヤツシユ内に所望のデータが有る場合を示す。又、リー
ドステイル（ｒ−stale）とライトステイル（ｗ−stal
e）とは旧共有状態でのリード／ライトである。又、遷
移条件の内、実線矢印で表わしたのは自分の動作による
遷移、破線で表わしたのは他の動作による遷移である。
以下、本実施例では、本発明の旧共有状態（Shared S
tale）の利点を明瞭にする為、リードミスとリードステ
イル、ライトミスとライトステイルを分別して示してい
るが、本来これらは同じ条件であり、特に分別される必
要はない。各状態はキヤツシユメモリのエントリ毎に保
持されるもので、通常タグメモリと呼ばれる制御用のメ
モリにコード化されて格納される。
１はエントリが無効（Invalid）であることを示すInv
alid状態（以下、INV状態）である。システムの初期状
態では全エントリがINV状態である。
２はこの状態を持つエントリを持つキヤツシユが、そ
のエントリを占有（Exclusive）することを示すExclusi
ve状態（以下、EX状態）である。EX状態では、他のキヤ
ツシユにはそのエントリのブロツクは存在していない。
３はこの状態を持つエントリを持つたキヤツシユがそ
のエントリのブロツクを他のキヤツシユの共有（Shar
e）していることを示すShared状態（以下、SH状態）で
ある。この時、複数のキヤツシユにこのエントリのブロ
ツクが同一のデータを保持している。
４はこの状態を持つエントリを持つキヤツシユがその
エントリを占有し、かつ書き込みを行なつて主記憶との
一致がとれなくなつた（Exclusive Dirty）ことを示すE
xclusive Dirty状態（以下、EXD状態）である。
５は本発明で導入された旧共有状態で、この状態のエ
ントリを持つキヤツシユが以前そのブロツクを他のプロ
セツサのキヤツシユと共有していた（Shared）が、他の
プロセツサによるそのブロツクへの書き込みによつてそ
のブロツクが古い（Stale）ものになつたことを示すSha
red Stale状態（以下、SHS状態）である。この時、書き
込みを行なつたプロセツサのキヤツシユでは、このエン
トリはEXD状態になつている。
第２図は本発明を用いるマルチプロセツサのブロツク
図の一例を示す。21,22,23,24は本発明のキヤツシユ制
御方式を用いるキヤツシユ31〜34を持つプロセツサであ
り、システムバス25を介して主記憶26と接続されてい
る。この構成をもとに、更に具体的に本キヤツシユ制御
方式の動作を説明する。尚、本実施例では、他のプロセ
ツサの動作に基づく、SH状態とSHS状態との間の遷移を
中心に述べるが、SHS状態からの、リードステイルによ
るSH状態への遷移やライトステイルによるEXD状態への
遷移等は、従来のINV状態からの遷移に対応して付加さ
れるものであり、本発明のSHS状態の付加を最も特徴付
ける遷移は上記SH状態とSHS状態間の破線の遷移であ
る。
第３図はある時点での第２図のマルチプロセツサのキ
ヤツシユの状態を示す図である。
第３図の（ａ）は、キヤツシユ31,32,33,34に主記憶2
6の同じアドレスのデータ“A"が共有されている状態を
示す。今、このデータを保持しているアドレスを例えば
1000番地として説明を行なう。キヤツシユのタグメモリ
には、図示しないアドレス情報が格納されており、この
場合アドレス情報は1000番地を示す。1000番地のデータ
“A"は共有されているので、各キヤツシユのこのデータ
はSH状態である。
この第３図の（ａ）の状態から、プロセツサ21がこの
エントリのデータ“A"を更新して“Ａ′”に書き替える
場合、第３図の（ｂ）に示すようにプロセツサ21は、自
分のキヤツシユにデータ“Ａ′”を書き込んでキヤツシ
ユをEXD状態とする（第１図の遷移条件に対応する）
と同時に、プロセツサ21のキヤツシユ制御装置は、キヤ
ツシユ31の“A"のデータがSH状態なので他に共有するキ
ヤツシユがあると判断し、バス25を通じて他のキヤツシ
ユをSHS状態にする信号とそのアドレスとを送出する。
各プロセツサのキヤツシユ制御装置はバス監視を行な
つており、キヤツシユをSHS状態にする信号を受信する
と、その時点のバス上のアドレスを用いて自分のタグメ
モリ内にそのアドレスのエントリがある場合に、そのエ
ントリの状態をSHS状態に書き換える（第１図の遷移条
件に対応する）。SHS状態は、過去にそのデータが複
数のキヤツシユによつて共有されていたが、現在は誰か
により書き換えられたため古いデータとなつてしまつた
ことを示す。従来の技術ではSHS状態という状態がなか
つたため、このエントリはINV状態にしていた。SHS状態
はINV状態に似ているが、そのアドレスのエントリは少
なくとも過去にそのプロセツサによつて使用されたとい
う情報を持つていることになる。
この第３図の（ｂ）の状態から、次にプロツサ22が再
び1000番地のデータを処理するために読み出しを行なお
うとすると、タグメモリには1000番地のエントリが入つ
ているが、このエントリはSHS状態なのでそのデータは
古いことがわかり、キヤツシユミスとしてバス25上にト
ランザクシヨンを発生させる（本例ではリードステイル
と表現している）。この場合、プロセツサ21のキヤツシ
ユ制御装置がそのトランザクシヨンを監視しているの
で、キヤツシユメモリ31に存在する有効な1000番地のデ
ータ“Ａ′”を主記憶26に書き込んでSH状態とする（第
１図の遷移条件に対応する）。主記憶26に書き込む時
には、このアドレスとデータとがバス25上に出るので、
このバストランザクションを起こす契機を与えたプロセ
ツサ22はそのデータをバス上から取り込み、キヤツシユ
のデータを“Ａ′”に書き換えてSH状態とする（第１図
の遷移条件）。
この時、プロセツサ23,24のキヤツシユ制御装置もこ
のトランザクシヨンを監視しているので、バス上に出る
アドレス，データを検知することができる。プロセツサ
23,24のキヤツシユ制御装置はバス上に出たアドレスを
タグメモリの内容と比較し、この場合各々のキヤツシユ
にある同じアドレスでSHS状態のエントリの最新データ
がバス上に出ていることを検知できるので、このエント
リのデータをバス上の最新データ“Ａ′”で更新してSH
状態とする（第１図の遷移条件）。この動作は、もと
もとプロセツサ21がプロセツサ22のキヤツシユミスに応
えて起こしたバストランザクシヨンと並行して行なわれ
るので、余分に時間を消費するものではない。この結
果、キヤツシユの状態は第３図の（ｃ）のように変化
し、その後にプロセツサ23,24が1000番地のデータを処
理するために読み出しを行なおうとした場合には、リー
ドヒツトとなり、余分なバストランザクシヨンを省くこ
とができる。
一方、従来のINV方式では第６図のようにSHS状態が存
在しないため、第３図の（ａ）と同じ第７図の（ａ）の
状態でキヤツシユ31で書き換えがあつた場合には、キヤ
ツシユ32,33,34の1000番地のエントリは第７図の（ｂ）
のようにINV状態とされていた（第６図の遷移条件
）。従つて、プロセツサ22のキヤツシユミスによるト
ランザクシヨンが起つても、プロセツサ23,24の1000番
地のアドレスの内容はINV状態のままになつており、こ
のバストランザクシヨンでキヤツシユのデータを取り込
むことはしない。この結果、従来の方式では第７図の
（ｃ）のように“Ａ′”のコピーはキヤツシユメモリ32
にしか送られない。第７図の（ｃ）から、例えばプロセ
ツサ23が1000番地をアクセスしたとすると、このアクセ
スはキヤツシユミスになるので、このキヤツシユミスを
解決するためには、バスを使つてプロセツサ21か22の優
先度の高い方がデータを転送しなければならない。これ
は余分なバスサイクルを必要とするのでシステムの処理
速度が低下する。
本実施例によれば、過去に使つたキヤツシユのエント
リが他のプロセツサによる書き込みにより古くなつて
も、古くなつたデータを持つあるプロセツサが本当に必
要になつた時に起きるキヤツシユミスによるデータの転
送時に、他のキヤツシユにもデータが取り込まれるの
で、ヒツト率に関して有利になる。もし、そのエントリ
が将来に亙つてどのプロセツサによつても使われないと
きは、そのデータは決してアクセスされないのでバスに
トランザクシヨンを起こすことなく、然るべき時間のう
ちにキヤツシユ置換アルゴリズムによりキヤツシユから
消されるだけであり、このためにシステムの性能を低下
させることはない。また、いわゆるBD方式のキヤツシユ
・コンシステンシ・プロトコルを採用すると、すべての
書き込みに対してアドレスのみでなく変更データもバス
上に出すので、無駄なバストランザクシヨンが多発する
危険があつたが、本発明のキャッシュメモリ制御方法に
よれば、そのブロードキヤストを実際に他のプロセツサ
でデータが必要になつた時点で行なうので、そのような
無駄を行なわずにすむ。
次に、本発明の第２の実施例を示す。第１の実施例は
コピーバツク（copy−back）、つまりキヤツシユに書き
込みがヒツトした時は、データの更新はキヤツシユ上だ
けで行ない、主記憶へのデータの書き込みは、そのエン
トリがキヤツシユから追い出された時や、第１の実施例
のように他のプロセツサによつてキヤツシユミスが起こ
つた時に行なう方式についての例であつた。第２の実施
例はライトスルー（write−through）、つまりどのプロ
セツサによる書き込みであつてもすべて主記憶にも同時
に反映させる方式についての例である。
第４図に第２の実施例の本キヤツシユ制御方式を適用
した状態遷移図を示す。第１の実施例と同様に、Invali
d（INV）状態41は初期状態であり、すべてのキヤツシユ
のエントリは無効である。Exclusive（EX）状態42はあ
るキヤツシユに唯一主記憶のコピーがある場合である。
Shared（SH）状態43は複数のキヤツシユに同一の番地の
コピーが存在する場合である。Shared Stale（SHS）状
態45は共有されていたエントリが他のプロセツサからの
書き込みによつて古くなつた状態である。第２の実施例
では、第１図にあつた、書き込みによりキヤツシユと主
記憶が不一致になつた状態であるExclusive Dirty（EX
D）状態４は存在しない。
本実施例では、SHS状態への遷移は、（１）唯一の主
記憶のコピーを持つていたキヤツシユにおいて、他のプ
ロセツサの同じエントリのブロツクへのライトミス（ラ
イトステイル）により、そのエントリのデータの内容が
古くなつた場合と、（２）複数のプロセツサがキヤツシ
ユに主記憶のコピーを共有している時、その内の１つの
プロセツサによるライトヒツト、またはそのエントリの
データをキヤツシユに持たない別のプロセツサによるラ
イトミスが起こり、他のプロセツサのキヤツシユでその
エントリのデータの内容が古くなつた場合とに、発生す
る。
SHS状態になつたキヤツシユを持つプロセツサがその
エントリのデータをアクセスする必要が生じ、リードス
テイルとしてバス上にトランザクシヨンを出した時、あ
るいはそのエントリのデータを持たないプロセツサがリ
ードミスとしてトランザクシヨンを出した場合に、第１
の実施例と同じように、アクセスされようとしているブ
ロツクのエントリがSHS状態である他のキヤツシユは、
リードミスあるいはリードステイルを起こしたキヤツシ
ユのデータ読み出しを監視し、自分のキヤツシユのブロ
ツクデータも最近のものに更新する。この場合も全ての
キヤツシユの同じブロツクで更新が同時に起こるので、
後から繰り返し同じブロツクを読み出す必要がなくな
り、第１の実施例と同様にシステムの高速化に貢献する
ところ大である。
次に、第３の実施例を説明する。第３の実施例では、
第５図に示すように第２の実施例からInvalid（INV）状
態を取り去つたものである。第２の実施例では、INV状
態はシステムの初期状態でのみ必要であるので、これを
SHS状態に書き換えることが可能である。これまでは、S
HS状態は、そのブロツクのデータは現在無効であるが、
かつてそのブロツクのデータがキヤツシユに入れられた
ことがあるという履歴を示していた。システムに電源を
入れた初期状態では、厳密にいえばどのキヤツシユのエ
ントリも使われた履歴はないのであるが、磁気デイスク
などの不揮発性の記憶手段に以前に使用した時のキヤツ
シユの履歴を記録しておき、システムの初期化の時点で
ダグメモリに過去の履歴で最も‘もつともらしい’履歴
を書き込んでおけば、他のプロセツサによるバストラン
ザクシヨンで、使用する可能性の高いデータを、他のプ
ロセツサの動作を遅延させずに最初からキヤツシユに読
み込むことができる。
また、第５図ではEX状態がなくなつているが、EX状態
は唯一のキヤツシユに主記憶のコピーがある状態を示し
ていたので、SH状態の意味を拡張して、１つ以上のキヤ
ツシユに主記憶のコピーがあるとしておけば良い。この
SHとSHSの２状態の状態遷移では、初期化の時点ではシ
ステムがキヤツシユのタグメモリを適当な履歴でロード
し、そのプロセツサが実際にリードミス（リードステイ
ル）を起こしてそのブロツクをバスから取り入れればSH
状態に移行させる。他のプロセツサによつて、SHS状態
にあるブロツクがバス上から取り込まれようとする時
は、そのデータを同じくバス上から取り入れてキヤツシ
ユにロードしておくことにより、高いヒツト率を得るこ
とができる。
なお、本発明はここに挙げた実施例の他にも種々変形
して用いることが可能である。例えば、キヤツシユのエ
ントリを持つタグメモリがプロセツサからのキヤツシユ
のアクセスとバス側からの監視のためのアクセスとで共
有されるような場合や、SHS状態にあるエントリを持つ
タグメモリがたまたまその最近データがバス上にあるに
も拘らず、プロセツサ側からのアクセスで占有されてい
るような場合は、そのキヤツシユのエントリはバスのデ
ータを取り込まずにSHS状態のままにしておいてもキヤ
ツシユのコンシンテンシは保たれる。こうすることで、
バス上にトランザクシヨンを起こしたプログラムを待た
せずに処理を進めることが可能である。また、メモリ空
間のある範囲だけ本キヤツシユメモリ制御方法を実施
し、他の部分は従来の技術のキヤツシユメモリ制御方式
を適用することも可能である。要するに、本発明はその
技術思想を逸脱しない範囲で種々で変形して実施するこ
とが可能である。
［発明の効果］ 以上説明したように、本発明によれば、他のプロセッ
サにおける同一アドレスに対する書き込みなどにより、
データの状態が無効であるエントリについて、このエン
トリと同一のアドレスに対してバス上にトランザクショ
ンが発生した場合に、そのエントリのデータとして、発
生したトランザクションにおけるデータ部分をバスから
取り込むとともに、当該エントリのデータの状態を有効
にするようにしたので、あるキャッシュメモリで実際に
書き換えが必要となった時点で、他のキャッシュメモリ
でも同じ書き換えを行なうようになり、複数のプロセッ
サで同一ブロックに対するキャッシュミスを繰り返すこ
とがなく、高いヒット率が得られ、かつ更新毎に更新デ
ータを他の全てのプロセッサに送信する必要もないの
で、そのためのオーバヘッドも少なくて済むという効果
がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例の状態遷移図を表す図、 第２図は本発明が適用される対象となるマルチプロセツ
サの構成例を示す図、 第３図は本発明の説明のためのキヤツシユの内容を示す
図、 第４図は本発明の第２の実施例の状態遷移図を表す図、 第５図は本発明の第３の実施例の状態遷移図を表す図、 第６図は従来の状態遷移図を表す図、 第７図は第３図に対応して従来のキヤツシユの内容を示
す図である。 図中、１……Invalid状態、２……Exclusive状態、３…
…Shared状態、４……Exclusive Dirty状態、５……Sha
red Stale状態、21〜24……プロセツサ、25……バス、2
6……主記憶、31……プロセツサ21のキヤツシユ、32…
…プロセツサ22のキヤツシユ、33……プロセツサ23のキ
ヤツシユ、34……プロセツサ24のキヤツシユ、41……In
valid状態、42……Exclusive状態、43……Shared状態、
45……Shared Stale状態、53……Shared状態、55……Sh
ared Stale状態である。
フロントページの続き (56)参考文献 特開 平２−234247（ＪＰ，Ａ) 特開 平２−238534（ＪＰ，Ａ) 特開 平３−94347（ＪＰ，Ａ) 特開 平３−214337（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のプロセッサがメモリを共有するシス
    テムにおいて、各プロセッサに付属するキャッシュメモ
    リの制御方法であって、 各プロセッサが、 前記付属するキャッシュメモリの各エントリ毎にデータ
    の状態を記憶し、 システムバス上に他のプロセッサが発生させるトランザ
    クションを監視し、 該監視中に発生したトランザクションにおけるアドレス
    と同一アドレスでデータの状態が無効であると記憶され
    たエントリがあるかを調べ、 該当するエントリがあれば、該エントリのデータとして
    前記トランザクションにおけるデータ部分をバスから取
    り込み、 当該エントリのデータの状態を有効にすることを特徴と
    するキャッシュメモリの制御方法。
  2. 【請求項２】各プロセッサが、自己のキャッシュメモリ
    のエントリを書き込みにより更新する際に、当該エント
    リの更新を他のプロセッサに通知し、 更新を通知された各プロセッサが、自己のキャッシュメ
    モリの該当エントリのデータの状態を無効とすることを
    特徴とする請求項１に記載のキャッシュメモリ制御方
    法。
  3. 【請求項３】前記トランザクションは、自己のキャッシ
    ュメモリにおけるデータの状態が無効なエントリに対し
    てリードミスを起こしたプロセッサによって発生される
    ことを特徴とする請求項１に記載のキャッシュメモリ制
    御方法。
  4. 【請求項４】各プロセッサが、初期状態において、共有
    する前記メモリの所定のアドレスを自己のキャッシュメ
    モリのタグメモリにロードし、各エントリのデータの状
    態を無効に設定することを特徴とする請求項１に記載の
    キャッシュメモリ制御方法。
  5. 【請求項５】前記所定のアドレスが、予め設定されたア
    ドレスであることを特徴とする請求項４に記載のキャッ
    シュメモリ制御方法。
  6. 【請求項６】前記所定のアドレスが、前記キャッシュメ
    モリの過去の履歴に基づいて決定されるアドレスである
    ことを特徴とする請求項４に記載のキャッシュメモリ制
    御方法。
  7. 【請求項７】前記所定のアドレスが、無作為に決定され
    るアドレスであることを特徴とする請求項４に記載のキ
    ャッシュメモリ制御方法。
  8. 【請求項８】他のプロセッサとメモリを共有するプロセ
    ッサであって、 各エントリ毎にデータと該データの状態とを記憶するキ
    ャッシュメモリと、 システムバス上に他のプロセッサが発生させるトランザ
    クションを監視する監視手段と、 該監視手段の監視中に発生レたトランザクションにおけ
    るアドレスと同一アドレスで、データの状態が無効であ
    ると記憶されたエントリが、前記キャッシュメモリにあ
    るか否かを判断する判断手段と、 該判断手段によって該当するエントリがあると判断され
    た場合に、該エントリのデータとして前記トランザクシ
    ョンにおけるデータ部分をバスから取り込むとともに、
    当該エントリのデータの状態を有効にするデータ更新手
    段とを有することを特徴とするプロセッサ。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154100A (ja) * 1996-11-25 1998-06-09 Canon Inc 情報処理システム及び装置及びその制御方法
US5860120A (en) * 1996-12-09 1999-01-12 Intel Corporation Directory-based coherency system using two bits to maintain coherency on a dual ported memory system
US5943684A (en) * 1997-04-14 1999-08-24 International Business Machines Corporation Method and system of providing a cache-coherency protocol for maintaining cache coherency within a multiprocessor data-processing system
US6044438A (en) * 1997-07-10 2000-03-28 International Business Machiness Corporation Memory controller for controlling memory accesses across networks in distributed shared memory processing systems
US6317811B1 (en) * 1999-08-26 2001-11-13 International Business Machines Corporation Method and system for reissuing load requests in a multi-stream prefetch design
US6496907B1 (en) * 1999-10-22 2002-12-17 Apple Computer, Inc. System and method for updating from a read-only to a read-write entry and concurrently invalidating stale cache copies from head-to-tail and tail-to-head directions
US6356983B1 (en) 2000-07-25 2002-03-12 Src Computers, Inc. System and method providing cache coherency and atomic memory operations in a multiprocessor computer architecture
US6651145B1 (en) * 2000-09-29 2003-11-18 Intel Corporation Method and apparatus for scalable disambiguated coherence in shared storage hierarchies
US6859864B2 (en) * 2000-12-29 2005-02-22 Intel Corporation Mechanism for initiating an implicit write-back in response to a read or snoop of a modified cache line
US20060138830A1 (en) * 2004-12-23 2006-06-29 Cho-Hsin Liu Barrel shaped chair of a racing car
US8279886B2 (en) * 2004-12-30 2012-10-02 Intel Corporation Dataport and methods thereof
US7941610B2 (en) 2006-04-27 2011-05-10 Hewlett-Packard Development Company, L.P. Coherency directory updating in a multiprocessor computing system
US8396937B1 (en) * 2007-04-30 2013-03-12 Oracle America, Inc. Efficient hardware scheme to support cross-cluster transactional memory

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141067A (en) * 1977-06-13 1979-02-20 General Automation Multiprocessor system with cache memory
US4471429A (en) * 1979-12-14 1984-09-11 Honeywell Information Systems, Inc. Apparatus for cache clearing
US4463420A (en) * 1982-02-23 1984-07-31 International Business Machines Corporation Multiprocessor cache replacement under task control
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
US4747043A (en) * 1984-02-10 1988-05-24 Prime Computer, Inc. Multiprocessor cache coherence system
US4638431A (en) * 1984-09-17 1987-01-20 Nec Corporation Data processing system for vector processing having a cache invalidation control unit
US4933835A (en) * 1985-02-22 1990-06-12 Intergraph Corporation Apparatus for maintaining consistency of a cache memory with a primary memory
US4755930A (en) * 1985-06-27 1988-07-05 Encore Computer Corporation Hierarchical cache memory system and method
CH672816A5 (ja) * 1986-10-03 1989-12-29 Pantex Stahl Ag
US5193189A (en) * 1987-10-07 1993-03-09 Allen-Bradley Company, Inc. Programmable controller with multiple priority level task processing
US5251308A (en) * 1987-12-22 1993-10-05 Kendall Square Research Corporation Shared memory multiprocessor with data hiding and post-store
US5025365A (en) * 1988-11-14 1991-06-18 Unisys Corporation Hardware implemented cache coherency protocol with duplicated distributed directories for high-performance multiprocessors
JPH0680499B2 (ja) * 1989-01-13 1994-10-12 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチプロセッサ・システムのキャッシュ制御システムおよび方法
US5222224A (en) * 1989-02-03 1993-06-22 Digital Equipment Corporation Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor system
US5210848A (en) * 1989-02-22 1993-05-11 International Business Machines Corporation Multi-processor caches with large granularity exclusivity locking
US5276828A (en) * 1989-03-01 1994-01-04 Digital Equipment Corporation Methods of maintaining cache coherence and processor synchronization in a multiprocessor system using send and receive instructions
US5283886A (en) * 1989-08-11 1994-02-01 Hitachi, Ltd. Multiprocessor cache system having three states for generating invalidating signals upon write accesses
US5230070A (en) * 1989-09-08 1993-07-20 International Business Machines Corporation Access authorization table for multi-processor caches
US5289588A (en) * 1990-04-24 1994-02-22 Advanced Micro Devices, Inc. Interlock acquisition for critical code section execution in a shared memory common-bus individually cached multiprocessor system
US5297269A (en) * 1990-04-26 1994-03-22 Digital Equipment Company Cache coherency protocol for multi processor computer system

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