JPH09179779A

JPH09179779A - コンピュータシステムおよびデータ転送方法

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Publication number: JPH09179779A
Application number: JP8160478A
Authority: JP
Inventors: Bodo K Parady; ボド・ケイ・パラディ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1995-06-02
Filing date: 1996-06-03
Publication date: 1997-07-11
Also published as: EP0745941B1; US5812816A; EP0745941A2; DE69629331T2; DE69629331D1; EP0745941A3; US6055613A

Abstract

(57)【要約】【課題】コンピュータ・システムの融通性に富むメモ
リ階層を提供する。【解決手段】コンピュータ・システム内で実施される
高速メモリと低速メモリとの間でデータを交換するよう
にオペレーティング・システムによって制御される専用
メモリ転送バスを備える。この専用メモリ転送バスは、
システム・バスとは独立に動作し、システム・バスの帯
域幅および待ち時間に対する悪影響を回避し、ほぼあら
ゆるメモリ階層を選択できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステムの分野に関する。詳細には、本発明は、それぞれ
の異なるメモリ・タイプ間でデータを交換するようにオ
ペレーティング・システムによって制御される専用メモ
リ転送バスを含む、融通性に富むメモリ階層に関する。

【０００２】

【従来の技術】従来型のコンピュータ・システムが中央
演算処理装置（「ＣＰＵ」）とメモリ・システムとを備
えることは常識である。一般に、読取りサイクル中に、
ＣＰＵは、メモリ・システム内の物理（または実メモ
リ）アドレス位置から任意のビット長（たとえば、ブロ
ック）のデータを取り出す。ＣＰＵは通常、メモリ・シ
ステムよりも高速に動作するので、コンピュータ・シス
テムの全体的な性能は、メモリのデータにアクセスでき
る速度（「帯域幅」）と、ＣＰＵがそのようなデータに
アクセスできるようになるまでに受ける時間遅延（「メ
モリ待ち時間」）の影響をかなり受ける。

【０００３】通常、必要な帯域幅を達成し、必要な量の
アドレス可能なメモリ空間を与えるために、メモリ・シ
ステムは厳密で、融通のきかない階層に従って構成され
ている。この階層は通常、それぞれ、所定の固有の物理
（または実メモリ）アドレス空間を有する、複数のメモ
リ・タイプを備える。このようなメモリ・タイプの例に
は、低速メイン・メモリ（たとえば、動的ランダム・ア
クセス・メモリ「ＤＲＡＭ」、ビデオ・ランダム・アク
セス・メモリ「ＶＲＡＭ」など）、高速キャッシュ・メ
モリ（通常、低速メモリよりも大きな帯域幅を有する多
重レベル・キャッシュである）、キャッシュとメイン・
メモリのどちらよりも「低速な」（すなわち、より小さ
な帯域幅を有する）リモート・メモリ（ディスク記憶装
置、他のコンピュータ・システムのメイン・メモリな
ど）が含まれる。通常、「高速」メモリの帯域幅は約１
２ナノ秒であり、これに対して、低速メモリおよびリモ
ートに位置するメモリの帯域幅はそれぞれ、５０ナノ秒
および３００マイクロ秒である。

【０００４】融通のきかないこのメモリ階層によれば、
最後に使用されたデータは高速キャッシュ・メモリに記
憶され、それほど使用されないデータは他の低速メモリ
・タイプに記憶される。融通のきかない前述の階層は、
所与のメモリ空間の必要な帯域幅を達成するうえで費用
有効な手法を与えるが、いくつかの欠点を有する。

【０００５】

【発明が解決しようとする課題】融通のきかない従来型
のメモリ階層に関連する１つの欠点は、コンピュータ・
システム内で使用される事前に構成されたハードウェア
（たとえば、ＣＰＵ制御装置）が、近い将来にどんなデ
ータがアクセスされる可能性があるかを予想するものと
して使用され、かつそのデータをキャッシュ・メモリお
よびメイン・メモリに書き込むことである。しかし、こ
の予想方法は、いずれもＣＰＵ制御装置よりも正確な予
想を行うことができるコンピュータ・オペレータによっ
ても、コンピュータ・システムのオペレーティング・シ
ステムによっても変更されない。実際、コンピュータ・
オペレータは、どのデータがアプリケーション・プログ
ラムからより頻繁にアクセスされるかに関する知識を有
している。

【０００６】融通のきかない従来型のメモリ階層に関連
する他の欠点は、このメモリ階層ではキャッシュ衝突が
発生しやすいことである。これは主として、当技術分野
で良く知られている従来型のキャッシュ・オペレーティ
ング・システム記憶技法に従って、ある種のキャッシュ
線が他のキャッシュ線よりも頻繁に再使用されるためで
ある。

【０００７】他の欠点は、従来型のメモリ階層がデータ
転送のサイズに制約を課し、データ転送が通常、単一の
キャッシュ線または等しいサイズの他の所定のデータ構
造に限られることである。このような制約が課されるの
は、キャッシュ線よりも大きなデータ転送が、より大き
なメモリ・バス帯域幅を消費し、メモリ待ち時間を延長
させ、ＣＰＵ帯域幅を減少させるからである。

【０００８】

【課題を解決するための手段】本発明は、２つの異なる
タイプのメモリ間でデータを転送できるようにするメモ
リ転送バスを備えたコンピュータ・システムに関する。
メモリ転送バスがコンピュータ・システム中の他のバス
とは独立に動作し、メモリ転送バスを介して転送される
データのサイズ制約は大幅に軽減される。したがって、
メモリ転送バス上のデータ転送は、メモリ転送バスまた
はその他のバスのタイミング特性および帯域幅特性に悪
影響を及ぼさない。

【０００９】本発明は、事前に構成されたハードウェア
を使用して高速メモリおよび低速メモリ内のデータ記憶
域を制御するのではなく、オペレーティング・システム
を使用してメモリ転送バス上のデータ転送を制御する。
制御機構としてオペレーティング・システムが選択され
る。というのも、オペレーティング・システムは、事前
に構成されたハードウェアに勝る２つの利点、すなわ
ち、通常、どのデータが他のデータよりも頻繁にアクセ
スされるかをより正確に予想し、かつコンピュータ・オ
ペレータによる再構成を可能にするからである。

【００１０】実施形態でさらに詳しく述べるように、メ
モリ転送バスを介したデータ転送が行われるのは、コン
ピュータ・システムのプロセッサ・ノードが、第１のタ
イプのメモリに関連する発信元アドレス「Ｓ＿Ａｄｄｒ
ｅｓｓ」から第２のタイプのメモリに関連する目標アド
レス「Ｔ＿Ａｄｄｒｅｓｓ」へデータを送ることを求め
る命令を送ったときである。第１のメモリ・タイプは、
命令を検出し、データのページをメモリ転送バス上に置
く。メモリ転送バスはデータのページ全体を並列に転送
することができないことがあるので、データのページの
部分を連続して送ることができる。その後、このデータ
は、第２のタイプのメモリのＴ＿Ａｄｄｒｅｓｓ位置へ
送られ、その後、記憶され使用される。

【００１１】以下に述べる本発明の詳細な記述により、
本発明の特徴と利点が明らかになろう。

【００１２】

【発明の実施の形態】下記の詳細な説明で、本発明は、
プログラム可能なオペレーティング・システム・ソフト
ウェアの制御の下でそれぞれの異なるメモリ・タイプ間
でのデータ転送専用に使用されるメモリ転送バスを使用
する融通のきくメモリ階層を提供するシステムおよび方
法に関して説明する。話を明確にするために、説明は、
単一の実メモリ・アドレス空間を共用する高速メモリと
低速メモリとの間のデータの転送に焦点を当てるものと
する。というのは、このようなメモリとリモート・メモ
リとの間の転送も同様に行われるからである。

【００１３】この説明の全体にわたって、いくつかの特
定の詳細について述べるが、いくつかの例では、本発明
を不必要にあいまいにしないように、周知の回路や手順
ステップについては述べない。しかし、当業者には、こ
のような特定の構成要素を組み込まずに、あるいは例示
的なフローチャートにリストした手順ステップをわずか
に修正しただけで、本発明を実施できることが明らかで
あろう。

【００１４】本出願の範囲では、「ノード」は、所与の
動作を実行するために使用される１つまたは複数のハー
ドウェア構成要素として定義される。また、「データ」
は、特に指摘しない限り、共に、汎用的に「データ」と
呼ばれる、２進データまたは命令、あるいはその両方を
含むことができる。さらに、「ページ」は、それぞれ、
サブブロック内に記憶されているデータのバイトが「有
効」であるか、それとも「無効」であるかを示す少なく
とも１バイトのデータおよび状況情報（たとえば、状況
ビット）を含む、所定数のサブブロックとして定義され
る。

【００１５】図１を参照すると、本発明によるコンピュ
ータ・システム１００の例示的な実施形態が示されてい
る。コンピュータ・システム１００は、好ましくはそれ
ぞれビット幅１２８ビット、３２ビット、８ビットで構
成されたデータ・バス線とアドレスバス線と制御バス線
とを含む第１のバス１１０、好ましくは中央演算処理装
置（「ＣＰＵ」）バスを備える。しかし、前述のバス線
を任意のビット幅で構成できることが企図される。第１
のバス１１０によって、プロセッサ・ノード１２０、メ
モリ・ノード１３０、入出力（「Ｉ／Ｏ」）ノード１５
０とを含むが、これらに限らない複数のノード間で情報
（データまたはアドレスまたは制御、あるいはそれらの
組合せ）を送ることができる。

【００１６】図のように、プロセッサ・ノード１２０
は、少なくとも１つの処理装置１２１とメモリ管理装置
（「ＭＭＵ」）１２２とを含む。この実施形態では１つ
の処理装置１２１しか例示していないが、複数の処理装
置を使用できる。図１で、処理装置１２１は、全体とし
て、処理装置１２１が情報を受け取り、メモリ・ノード
１３０へ送ることができるようにする、一方向信号線対
１２３および１２４を介して第１のバス１１０に結合さ
れる。

【００１７】処理装置１２１はさらに、処理装置１２１
自体がＭＭＵ１２２へ仮想アドレスを送り、ＭＭＵ１２
２がその仮想アドレスを実メモリ・アドレスに変換する
ことができるように、通信線１２５を介してＭＭＵ１２
２に結合される。そのような変換は、オペレーティング
・システム・ソフトウェアによって与えられる変換テー
ブルを介して行われる。このような変換テーブルには、
特定の仮想アドレスをそれぞれ、高速メモリおよび低速
メモリによって使用される対応する実メモリ・アドレス
に変換する高速メモリ変換テーブルと低速変換テーブル
とが含まれる。ＭＭＵ１２２は、一方向信号線１２６を
介して第１のバス１１０に結合され、それを介して、メ
モリ・ノード１３０によって読み取られた仮想アドレス
に対応する実メモリ・アドレスおよび必要な制御情報を
第１のバス１１０上に置く。制御情報は、動作タイプ、
バス・グラント、バス所有権、ＭＯＥＳＩ、ＭＥＳＩな
どの共用モードを含むことができるが、これらに限らな
い。

【００１８】入出力ノード１５０は、第１のバス１１０
と従来型の入出力バス１６０との間のインタフェースと
して動作する入出力制御装置１５５を含む。これによっ
て、第１のバス１１０および入出力バス１６０に結合さ
れたノードが情報を交換できるようにする通信経路（す
なわち、ゲートウェイ）が与えられる。入出力バス１６
０は、画像を表示する表示装置１６１（たとえば、陰極
管、液晶ディスプレイ、フラット・パネル・ディスプレ
イなど）と、情報および選択したコマンドを処理装置１
２１へ送る英数字入力装置１６２（たとえば、英数字キ
ーボードなど）と、カーソルの移動を制御するカーソル
制御装置１６３（たとえば、マウス、トラックボール、
タッチ・パッド、ジョイスティックなど）と、データを
記憶する大容量記憶装置１６４（たとえば、磁気テー
プ、ハード・ディスク・ドライブ、フロッピィ・ディス
ク・ドライブなど）と、情報をコンピュータ・システム
１００から他のシステムへ送り他のシステムから情報を
受け取る情報トランシーバ装置１６５（ファックス・マ
シン、モデム、スキャナなど）と、情報の現実の視覚表
現を与えるハード・コピー装置１６６（たとえば、プロ
ッタ、プリンタなど）とを含むが、これらに限らない。
図１に示したコンピュータ・システム１００が、これら
の構成要素のうちのいくつかを使用することも、あるい
はすべてを使用することも、あるいは図示した構成要素
とは異なる構成要素を使用することもできる。

【００１９】メモリ・ノード１３０は、実メモリ・アド
レスに関連するデータを記憶するメモリ要素１３５と、
コンピュータ・システム１００とリモート・システムと
の間の単一のデータ・サブブロック（たとえば、サイズ
が３２バイトの単一のキャッシュ線）の伝送を制御す
る、ＣＰＵ制御装置と同様なリモート・メモリ制御装置
１４０とを含む。好ましくは、メモリ要素１３５は、複
数のページとして構成されたページ・マップ・メモリで
あり、この場合、各ページは複数の連続メモリ・アドレ
スを有する。メモリ要素１３５には高速メモリ１３６
（たとえば、静的ランダム・アクセス・メモリ）と低速
メモリ１３７（たとえば、動的ランダム・アクセス・メ
モリ「ＤＲＡＭ」、ビデオ・ランダム・アクセス・メモ
リ「ＶＲＡＭ」など）が存在する。メモリ１３６とメモ
リ１３７は、それぞれの異なる性能レベルを有するが、
従来型のメモリ階層とは異なり、単一の実メモリ・アド
レス空間を共用する。したがって、メモリ要素１３５
は、より大きな割合の高速メモリ１３６をメモリ要素１
３５自体に存在させることによって、メモリ要素自体の
帯域幅を増加させ、メモリ待ち時間を短縮することがで
きるという点でスケーリング可能である。

【００２０】メモリ要素１３５およびリモート・メモリ
制御装置１４０は、選択された任意のビット幅を有する
専用メモリ転送バス１４５に結合される。このビット幅
は、最適なデータ転送を行えるように選択され、したが
って、第１のバス１１０のビット幅とは異なるものでよ
い。メモリ転送バス１４５は主として、高速メモリ１３
６と低速メモリ１３７との間のデータ転送をサポートす
る。このようなデータ転送は、処理装置１２１によって
開始され、この処理装置を介してオペレーティング・シ
ステム・ソフトウェアによって制御される。このような
データ転送は通常、一度にデータの１「ページ」ずつ増
分する「バルク」メモリ転送である。従来型のメモリ階
層に対して、専用メモリ転送バス１４５を介したデータ
転送は、第１のバス１１０の待ち時間帯域幅にそれほど
影響を及ぼさずに行うことができる。

【００２１】図２を参照すると分かるように、専用メモ
リ転送バスを介した低速メモリから高速メモリへのデー
タ転送は、プロセッサ・ノードすなわちＭＭＵが、高速
メモリ変換テーブルの利用可能なエントリに目標実メモ
リ・ページ・アドレス（「Ｔ＿Ａｄｄｒｅｓｓ」）を挿
入することによってステップ１０５から開始する。Ｔ＿
Ａｄｄｒｅｓｓとは、データ転送時にデータ・ページを
受け取る高速メモリ（下記では「目標メモリ」と呼ぶ）
のアドレスである。これは、Ｔ＿Ａｄｄｒｅｓｓに対応
する仮想アドレスへの以後のメモリ「読取り」命令また
はメモリ「書込み」命令が高速メモリへ送られるように
するためのものである。その後、ステップ１１０に示し
たように、ＭＭＵはＦＬＵＳＨ＿ＰＡＧＥ命令をメモリ
要素へ送る。ＦＬＵＳＨ＿ＰＡＧＥ命令は、目標メモリ
の各サブブロックが「無効な」データを含むことを示す
ために各サブブロックの状況ビットをメモリ要素にセッ
トまたはアサートさせる（ステップ１１５）。この命令
を実行することによって、目標メモリにデータを書き込
むことができるようになり、「有効な」データの存在を
反映するため、状況ビットをクリアまたはディアサート
する前に目標メモリへ送られたメモリ「読取り」要求が
停止される。

【００２２】依然として図２を参照すると分かるよう
に、ステップ１２０で、ＭＭＵは、発信元ページ・アド
レス「Ｓ＿Ａｄｄｒｅｓｓ」から始まるデータのページ
（下記では「発信元ページ」と呼ぶ）を低速メモリから
目標メモリへ移動するために命令（「ＭＯＶＥ＿ＰＡＧ
Ｅ」）をメモリ要素へ送る。低速メモリは、ＭＯＶＥ＿
ＰＡＧＥ命令を受け取った時点で、発信元ページの各サ
ブブロックから得たデータを順次、メモリ転送バス上に
置く（ステップ１２５）。メモリ・システムは、発信元
ページの第１のサブブロックを送る前に、メモリ転送バ
ス上に置かれた第１のサブブロックの宛先である目標メ
モリの第１のサブブロック（すなわち、「第１の目標サ
ブブロック」）が、「有効」であるかどうかを判定する
（ステップ１３０）。この判定は、メモリ転送バス上の
動作が第１のバス動作とは独立したものであるため、処
理装置がＦＬＵＳＨ＿ＰＡＧＥ命令とＭＯＶＥ＿ＰＡＧ
Ｅ命令の間に第１の目標サブブロックにデータを書き込
んだかどうかを検査するために行われる。第１の目標サ
ブブロックが「有効」である場合、メモリ・システムは
第１のサブブロックに関連するデータを破棄し（ステッ
プ１３５）、第１のサブブロックが発信元ページの最後
のサブブロックであるかどうかを検査する（ステップ１
４５）ように構成される。しかし、目標サブブロックが
「無効」である場合、第１のサブブロック内のデータが
第１の目標サブブロックに書き込まれ、その第１の目標
サブブロックの状況ビットがクリアされ、そのサブブロ
ックに有効なデータが存在することを示す（ステップ１
４０）。このデータ転送手順は、発信元ページの最後の
サブブロックに関連するデータが送られるまで継続する
（ステップ１４５）。

【００２３】その後、メモリ要素は肯定応答信号（「Ｍ
ＯＶＥ＿ＦＩＮＩＳＨ」）をＭＭＵへ送る（ステップ１
５０）。ＭＯＶＥ＿ＦＩＮＩＳＨ信号によって、ＭＭＵ
は、前にＳ＿Ａｄｄｒｅｓｓを含んでいた低速メモリ変
換テーブルのエントリに「ナル」値を挿入する（ステッ
プ１５５）。ナル値を挿入することによって、このエン
トリがクリアされ、オペレーティング・システムがこの
エントリおよびこのエントリに対応するメモリを再使用
することができる。また、ＭＭＵは低速メモリへＦＬＵ
ＳＨ＿ＰＡＧＥ命令を送り、発信元ページを記憶するた
めに使用されていたサブブロックを「無効」状態にセッ
トする（ステップ１６０）。

【００２４】メモリ転送バスは、高速メモリから低速メ
モリへのデータ転送を実行するだけでなく、高速メモリ
から低速メモリへのデータ転送もサポートする。それを
図３に示す。最初に、主として仮想・実マッピングを支
配するオペレーティング・システム・ソフトウェアが、
低速メモリ変換テーブルの利用可能なエントリにＴ＿Ａ
ｄｄｒｅｓｓを挿入し、Ｓ＿Ａｄｄｒｅｓｓにある高速
メモリ変換テーブルに関連するエントリにナル値を挿入
する（ステップ２０５ないし２１０）。この実施形態で
は、高速メモリから低速メモリへのデータ転送が処理装
置によってただちに必要とされることはないので、プロ
セッサ・ノードがそのようなデータ転送を制御すること
はできない。

【００２５】オペレーティング・システム・ソフトウェ
アが低速メモリ変換テーブルおよび高速メモリ変換テー
ブルをセットした後、ＭＭＵは、高速メモリ中のＳ＿Ａ
ｄｄｒｅｓｓから始まる発信元ページを低速メモリのＴ
＿Ａｄｄｒｅｓｓへ送ることをメモリ要素に要求するＭ
ＯＶＥ＿ＰＡＧＥ命令をメモリ要素へ送る（ステップ２
１５）。その後、データ転送が高速メモリから低速メモ
リへ行われることを除いて上記でステップ１２５ないし
１４５で説明したようにメモリ転送バスを使用してデー
タ転送が完了した時点で、メモリ要素は、データ転送が
完了したことを示すＭＯＶＥ＿ＦＩＮＩＳＨ信号を返す
（ステップ２２０ないし２２５）。これによって、ＭＭ
ＵはＦＬＵＳＨ＿ＰＡＧＥ命令をメモリ要素へ送り、Ｓ
＿Ａｄｄｒｅｓｓにある発信元ページに関連するサブブ
ロックの状況ビットを「無効」状態にセットする（ステ
ップ２３０）。

【００２６】再び図１を参照すると分かるように、アプ
リケーション・プログラムの実行時に、処理装置１２１
は頻繁に、メモリ要素１３５に記憶されているデータを
要求する。プロセッサ・ノード１２０は、そのようなデ
ータを得るために通常、メモリ「読取り」要求を生成す
る。専用メモリ転送バス１４５に沿ったそれぞれの異な
るメモリ・タイプ間のデータ転送がメモリ読取り要求時
に行われることもあるので、両方の動作を同時にサポー
トする手順を提供する必要がある。

【００２７】図４を参照すると、メモリ転送バスを介し
てメモリ読取り要求とデータ転送の両方をサポートする
例示的な手順が示されている。処理装置は、メモリ読取
り要求を実行するために、メモリ「読取り」命令を開始
し（ステップ３０５）、その後、特定の仮想アドレス内
に記憶されているデータに対するメモリ「読取り命令」
をＭＭＵへ送る（ステップ３１０）。ＭＭＵは、通常は
オペレーティング・システム・ソフトウェアによって維
持される高速メモリ変換テーブルにこの仮想アドレスが
含まれていないと判定した場合、低速メモリ変換テーブ
ルに従ってこの仮想アドレスを実低速メモリ・アドレス
にマップする（ステップ３１５ないし３２０）。その
後、ＭＭＵは、動作タイプ、バス・グラント、バス所有
権、ＭＯＥＳＩやＭＥＳＩなどの共用モードを含め必要
な制御情報と共に実低速メモリ・アドレスを第１のバス
上に置き、メモリ要素によって実行されるようにするこ
とによって、メモリ読取り要求を発行する（ステップ３
２５）。メモリ要素は、ＭＭＵがメモリ読取り要求を出
したことを検出した時点で、要求されたデータを第１の
バス上に置き、後で処理装置によって読み取られるよう
にすることによって、メモリ読取り要求を実行する（ス
テップ３３０ないし３３５）。

【００２８】代わりに、ＭＭＵは、この仮想アドレスが
高速メモリ変換テーブルに含まれていると判定した場
合、高速メモリ変換テーブルに従ってこの仮想アドレス
を実高速メモリ・アドレスにマップする（ステップ３４
０）。その後、ＭＭＵは、この実高速メモリ・アドレス
を制御情報と共に第１のバス上に置き、メモリ要素によ
って実行されるようにすることによって、メモリ読取り
要求を発行する（ステップ３４５）。

【００２９】メモリ要素は、メモリ読取り要求を検出し
た時点で、実メモリ・アドレスにあるデータが「有効」
であるかどうかを判定する（ステップ３５０）。これ
は、たとえば、メモリ読取り要求の前に未処理のデータ
転送が完了していないために無効になっているデータに
アクセスするのを防止するために行われる。有効の場
合、メモリ要素は、要求されたデータをデータ・バス上
に置き、後で処理装置によって読み取られるようにする
ことによって、メモリ読取り要求を実行する（ステップ
３３０ないし３３５）。そうでない場合、データが無効
である場合は、メモリ要素はデータ転送が完了するのを
待ち、データが有効化される。このアドレスは、データ
が利用可能になるまでメモリ・システム・バッファ内に
残る。メモリ・アドレス要求はメモリ・システムにバッ
ファされる。

【００３０】次に図５を参照すると、メモリ転送バスを
介したメモリ書込み要求とデータ転送の両方をサポート
する例示的な手順が示されている。処理装置がメモリ書
込み命令を開始し（ステップ４０５）、その後、特定の
仮想アドレス内に記憶されているデータに対するメモリ
書込み命令をＭＭＵへ送る（ステップ４１０）。ＭＭＵ
は、この仮想アドレスが高速メモリ変換テーブルに含ま
れていないと判定した場合、低速メモリ変換テーブルに
従ってこの仮想アドレスを低速実メモリ・アドレスにマ
ップする（ステップ４１５ないし４２０）。その後、Ｍ
ＭＵは、プロセッサが、メモリ要素の低速メモリに書き
込むべきデータを第１のバス上に置いたときに、低速実
メモリ・アドレスを必要な制御情報と共に第１のバス上
に置き、メモリ要素によって実行されるようにすること
によって、メモリ書込み要求を発行する（ステップ４２
５ないし４３０）。

【００３１】代わりに、ＭＭＵは、この仮想アドレスが
高速メモリ変換テーブルに含まれていると判定した場
合、高速メモリ変換テーブルに従ってこの仮想アドレス
を実高速メモリ・アドレスにマップする（ステップ４１
５、４３５）。その後、ＭＭＵは、この実高速メモリ・
アドレスを制御情報と共に第１のバス上に置き、メモリ
要素によって実行されるようにすることによって、メモ
リ書込み要求を発行する（ステップ４４０）。その後、
データがサブブロックに書き込まれ、そのサブブロック
に関連する状況ビットがクリアされ、データが「有効」
であることを示す（ステップ４４５）。

【００３２】メモリ転送バスを介したメモリ要素とリモ
ート・システムとの間のデータ転送が、小数の例外を除
いて図２および３で論じたのと同じ手順に従うことが企
図される。１つの例外は、リモート・システムが、コン
ピュータ・システムのメモリ要素からの読取り専用アク
セスを有する「コピー・ブロック」しか読み取れないこ
とである。しかし、コンピュータ・システムは、リモー
ト・システムから単一のデータ・ブロック（たとえば、
１つのキャッシュ線）を読み取り、リモート・システム
から得た単一のデータ・ブロックをメモリ要素に書き込
むことができる。第２の例外は、リモート・システム
が、コンピュータ・システムのオペレーティング・シス
テムから与えられる許可なしで他のリモート・システム
にデータを書き込むことができないことである。しか
し、これは追加状況情報を介して回避することができ
る。

【００３３】本明細書で説明した本発明は、多数の異な
る方法で、かつ多数の異なる構成を使用して設計するこ
とができる。本発明を様々な実施形態に関して説明した
が、当業者には、本発明の趣旨および範囲から逸脱せず
に他の実施形態が構想されよう。したがって、本発明は
特許請求の範囲に関して検討すべきである。

【図面の簡単な説明】

【図１】専用メモリ転送バスを使用するコンピュータ
・システムの例示的な実施形態のブロック図である。

【図２】専用メモリ転送バス上で高速メモリから低速
メモリへのメモリ転送を実行する際にプロセッサ・ノー
ドおよびメモリ要素によって行われる例示的な手順のフ
ローチャートである。

【図３】専用メモリ転送バス上で低速メモリから高速
メモリへのメモリ転送を実行する際にプロセッサ・ノー
ドおよびメモリ要素によって行われる例示的な手順のフ
ローチャートである。

【図４】図１に示したメモリ転送バスを介したデータ
転送をサポートできるコンピュータ・システムで実行さ
れるメモリ「読取り」要求を示すフローチャートであ
る。

【図５】図１に示したメモリ転送バスを介したデータ
転送をサポートできるコンピュータ・システムで実行さ
れるメモリ「書込み」要求を示すフローチャートであ
る。

【符号の説明】

１００コンピュータ・システム１１０第１のバス１２０プロセッサ・ノード１２１処理装置１３０メモリ・ノード１３５メモリ要素１３６高速メモリ１３７低速メモリ１４０リモート・メモリ制御装置１４５メモリ転送バス１５０入出力ノード１５５入出力制御装置

Claims

【特許請求の範囲】

【請求項１】情報を処理するプロセッサ・ノードと、第１のメモリ要素が第２のメモリ要素よりも大きな帯域
幅をサポートするように構成された第１のメモリ要素と
第２のメモリ要素とを有し、前記情報を記憶するメモリ
・ノードと、プロセッサ・ノードとメモリ・ノードとの間で前記情報
を送ることができるようにプロセッサ・ノードおよびメ
モリ・ノードに結合された第１のバスと、前記第１および第２のメモリ要素に結合され、第１のメ
モリ要素内に記憶されているデータを第２のメモリ要素
に送って記憶させ、かつ第２のメモリ要素内に記憶され
ているデータを第１のメモリ要素に送って記憶させるメ
モリ転送バスとを備えることを特徴とするコンピュータ
・システム。
【請求項２】さらに、メモリ・ノードとリモートに位
置する周辺ノードとの間で前記データを送ることができ
るリモート・メモリ制御装置を備えることを特徴とする
請求項１に記載のコンピュータ・システム。
【請求項３】単一の実メモリ・アドレス空間を共用す
る第１および第２のメモリ要素を含むメモリ・ノードに
関連して動作し、第１のメモリ要素内に記憶されている
データを第２のメモリ要素に送って記憶させ、かつ第２
のメモリ要素内に記憶されているデータを第１のメモリ
要素に送って記憶させるメモリ転送バス。
【請求項４】専用メモリ転送バスを介して第１のメモ
リ要素と第２のメモリ要素との間でデータを送る方法で
あって、第１のメモリ要素内の複数のサブブロックに存在するデ
ータのページを第１のメモリ要素から第２のメモリ要素
へ送る命令を受けるステップと、第１のメモリ要素から得たデータのページを順次、専用
メモリ転送バス上に送るステップと、対応するサブブロックが「無効」状態である場合に、複
数のサブブロックのそれぞれに存在するデータを、前記
第１のメモリ要素の複数の所望のサブブロックのうちの
対応する所望のサブブロックに書き込むステップと、複数のサブブロックの状況情報を、複数のサブブロック
のデータが「無効」状態であることを表すようにセット
するステップとを含むことを特徴とする方法。