JP2665081B2 - マイクロコンピュータのレジスタ間データ転送方式 - Google Patents
マイクロコンピュータのレジスタ間データ転送方式Info
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- G06F9/30003—Arrangements for executing specific machine instructions
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Description
【０００１】
【産業上の利用分野】この発明は、内蔵ＲＡＭによって
構成されるレジスタファイルを有するマイクロコンピュ
ータに関し、特にレジスタファイル内のレジスタ・レジ
スタ間でのデータ転送が高速化できるマイクロコンピュ
ータのレジスタ間データ転送方式に関するものである。
構成されるレジスタファイルを有するマイクロコンピュ
ータに関し、特にレジスタファイル内のレジスタ・レジ
スタ間でのデータ転送が高速化できるマイクロコンピュ
ータのレジスタ間データ転送方式に関するものである。
【０００２】
【従来の技術】図５は従来の内蔵ＲＡＭで構成されたレ
ジスタファイルを有するマイクロコンピュータの構成を
示すブロック図である。図５において、１は内蔵ＲＡＭ
で構成されたレジスタファイル、２は内部データバス、
３，４はテンポラリレジスタ、５は内部データバス２上
のデータをテンポラリレジスタ３，４を介して入力して
各種演算を実行し、その演算結果を内部データバス２に
出力する算術論理演算回路（以下、ＡＬＵという）、６
はレジスタファイル内のレジスタをさし示すためのアド
レスを保持するデータポインタである。
ジスタファイルを有するマイクロコンピュータの構成を
示すブロック図である。図５において、１は内蔵ＲＡＭ
で構成されたレジスタファイル、２は内部データバス、
３，４はテンポラリレジスタ、５は内部データバス２上
のデータをテンポラリレジスタ３，４を介して入力して
各種演算を実行し、その演算結果を内部データバス２に
出力する算術論理演算回路（以下、ＡＬＵという）、６
はレジスタファイル内のレジスタをさし示すためのアド
レスを保持するデータポインタである。
【０００３】次に、図５に示す従来のマイクロコンピュ
ータにおいて、レジスタファイル１内のレジスタ・レジ
スタ間のデータ転送とデータポインタのインクリメント
処理を行う命令が実行される場合の動作について説明す
る。実行される命令の内容は、レジスタファイル１のレ
ジスタＲｍに格納されているデータを、データポインタ
６で示されるレジスタ（例えばレジスタＲｎ）に転送
し、かつ、データポインタを１インクリメントするもの
である。この命令のニーモニックをＭ０Ｖ Ｒｍ，＠＋
１とする。命令 Ｍ０Ｖ Ｒｍ，＠＋１を実行するため
には、ＡＬＵ５による演算が２回必要である。１回目は
レジスタＲｍに格納されているデータのレジスタＲｎへ
の転送であり、２回目はデータポインタ６のインクリメ
ントである。
ータにおいて、レジスタファイル１内のレジスタ・レジ
スタ間のデータ転送とデータポインタのインクリメント
処理を行う命令が実行される場合の動作について説明す
る。実行される命令の内容は、レジスタファイル１のレ
ジスタＲｍに格納されているデータを、データポインタ
６で示されるレジスタ（例えばレジスタＲｎ）に転送
し、かつ、データポインタを１インクリメントするもの
である。この命令のニーモニックをＭ０Ｖ Ｒｍ，＠＋
１とする。命令 Ｍ０Ｖ Ｒｍ，＠＋１を実行するため
には、ＡＬＵ５による演算が２回必要である。１回目は
レジスタＲｍに格納されているデータのレジスタＲｎへ
の転送であり、２回目はデータポインタ６のインクリメ
ントである。
【０００４】図６，図７は上記のＡＬＵ５による２回の
演算におけるデータの流れを示す図であり、構成される
回路については図５で示すものと同じものである。ま
ず、１回目の演算では、レジスタファイル１のレジスタ
Ｒｍに格納されているデータが読出され、そのデータが
内部データバス２を介してテンポラリレジスタ３に格納
される（図６の点線ａ）。次に、テンポラリレジスタ４
に図示されない制御部により、定数データ“０”が設定
され、また、図示されない制御部によりＡＬＵ５が制御
され、このＡＬＵ５によってテンポラリレジスタ３と４
とのデータの論理和（ＯＲ）が実行される。そして、最
後に、ＡＬＵ５の出力のデータが内部データバス２を介
してレジスタファイル１に転送され、レジスタＲｎに書
込まれる（図６の点線ｂ）。
演算におけるデータの流れを示す図であり、構成される
回路については図５で示すものと同じものである。ま
ず、１回目の演算では、レジスタファイル１のレジスタ
Ｒｍに格納されているデータが読出され、そのデータが
内部データバス２を介してテンポラリレジスタ３に格納
される（図６の点線ａ）。次に、テンポラリレジスタ４
に図示されない制御部により、定数データ“０”が設定
され、また、図示されない制御部によりＡＬＵ５が制御
され、このＡＬＵ５によってテンポラリレジスタ３と４
とのデータの論理和（ＯＲ）が実行される。そして、最
後に、ＡＬＵ５の出力のデータが内部データバス２を介
してレジスタファイル１に転送され、レジスタＲｎに書
込まれる（図６の点線ｂ）。
【０００５】次に、２回目のＡＬＵ５の演算では、デー
タポインタ６の１インクリメントの処理が行われる。ま
ず、データポインタ６の内容が内部データバス２を介し
てテンポラリレジスタ３に格納される（図７の点線
ｃ）。次に、テンポラリレジスタ４に図示されない制御
部により定数データ“１”が設定され、図示されない制
御部によってＡＬＵ５が制御されることにより、テンポ
ラリレジスタ３と４とのデータの加算が実行される。最
後に、その加算の結果であるＡＬＵ５の出力データが内
部データバス２を介して、データポインタ６に書き戻さ
れる（図７の点線ｄ）。
タポインタ６の１インクリメントの処理が行われる。ま
ず、データポインタ６の内容が内部データバス２を介し
てテンポラリレジスタ３に格納される（図７の点線
ｃ）。次に、テンポラリレジスタ４に図示されない制御
部により定数データ“１”が設定され、図示されない制
御部によってＡＬＵ５が制御されることにより、テンポ
ラリレジスタ３と４とのデータの加算が実行される。最
後に、その加算の結果であるＡＬＵ５の出力データが内
部データバス２を介して、データポインタ６に書き戻さ
れる（図７の点線ｄ）。
【０００６】以上説明した従来のマイクロコンピュータ
におけるレジスタ・レジスタ間のデータ転送の処理を時
系列に示したのが図８である。データ転送の命令は図示
しない命令デコード部でデコードされ（ステップＳ１
０）、レジスタ間のデータ転送が行われ（ステップＳ１
１）、データポインタの制御処理が行われ（ステップＳ
１２）、次の命令が図示しない命令デコード部でデコー
ドされていた。
におけるレジスタ・レジスタ間のデータ転送の処理を時
系列に示したのが図８である。データ転送の命令は図示
しない命令デコード部でデコードされ（ステップＳ１
０）、レジスタ間のデータ転送が行われ（ステップＳ１
１）、データポインタの制御処理が行われ（ステップＳ
１２）、次の命令が図示しない命令デコード部でデコー
ドされていた。
【０００７】
【発明が解決しようとする課題】上記のような従来のマ
イクロコンピュータでは、レジスタファイル内のレジス
タ・レジスタ間のデータ転送を行う場合、レジスタ間の
データ転送（ステップＳ１１）の後に、データポインタ
の制御処理（ステップＳ１２）を行っていた。すなわ
ち、データ転送のソースとなるレジスタ（ソースレジス
タ）から任意の転送先のレジスタ（ディスティネーショ
ンレジスタ）にデータを転送する場合、ソースとなるレ
ジスタから読出されたデータが、いったんＡＬＵの操作
を介して転送先のレジスタに書込まれていた。このた
め、レジスタ・レジスタ間のデータ転送の速度が遅く、
さらに、加算，減算等のデータ加工をともなわない単純
な転送操作にＡＬＵ、テンポラリレジスタ，内部バスが
使われているため、データの転送中はＡＬＵ，テンポラ
リレジスタ等のハードウエア資源が使えないといった問
題点があった。
イクロコンピュータでは、レジスタファイル内のレジス
タ・レジスタ間のデータ転送を行う場合、レジスタ間の
データ転送（ステップＳ１１）の後に、データポインタ
の制御処理（ステップＳ１２）を行っていた。すなわ
ち、データ転送のソースとなるレジスタ（ソースレジス
タ）から任意の転送先のレジスタ（ディスティネーショ
ンレジスタ）にデータを転送する場合、ソースとなるレ
ジスタから読出されたデータが、いったんＡＬＵの操作
を介して転送先のレジスタに書込まれていた。このた
め、レジスタ・レジスタ間のデータ転送の速度が遅く、
さらに、加算，減算等のデータ加工をともなわない単純
な転送操作にＡＬＵ、テンポラリレジスタ，内部バスが
使われているため、データの転送中はＡＬＵ，テンポラ
リレジスタ等のハードウエア資源が使えないといった問
題点があった。
【０００８】この発明は、上記問題を解決するためにな
されたものであり、レジスタファイル内のレジスタ・レ
ジスタ間のデータ転送をＡＬＵを介さずに簡単な構成の
回路で行うことにより、レジスタファイル内のレジスタ
・レジスタ間データ転送の高速化をはかると共に、レジ
スタ・レジスタ間データ転送中、ＡＬＵ等のハードウエ
ア資源をレジスタ間データ転送以外の用途に並行して使
用できるマイクロコンピュータのレジスタ間データ転送
方式を提供することにある。
されたものであり、レジスタファイル内のレジスタ・レ
ジスタ間のデータ転送をＡＬＵを介さずに簡単な構成の
回路で行うことにより、レジスタファイル内のレジスタ
・レジスタ間データ転送の高速化をはかると共に、レジ
スタ・レジスタ間データ転送中、ＡＬＵ等のハードウエ
ア資源をレジスタ間データ転送以外の用途に並行して使
用できるマイクロコンピュータのレジスタ間データ転送
方式を提供することにある。
【０００９】
【課題を解決するための手段】この第１の発明にかかる
マイクロコンピュータのレジスタ間データ転送方式にお
いては、図１で示すように、レジスタファイル１内の任
意のレジスタＲｍから読出したデータをラッチする読出
し用データラッチ２１と、レジスタファイル１内の転送
先のレジスタＲｎに書込むデータをラッチする書込み用
データラッチ２２と、上記読出し用データラッチにラッ
チされたデータをデータバスを介さずに上記書込み用デ
ータラッチに直接転送するバイパス機構２３とを設け
た。
マイクロコンピュータのレジスタ間データ転送方式にお
いては、図１で示すように、レジスタファイル１内の任
意のレジスタＲｍから読出したデータをラッチする読出
し用データラッチ２１と、レジスタファイル１内の転送
先のレジスタＲｎに書込むデータをラッチする書込み用
データラッチ２２と、上記読出し用データラッチにラッ
チされたデータをデータバスを介さずに上記書込み用デ
ータラッチに直接転送するバイパス機構２３とを設け
た。
【００１０】この第２の発明にかかるマイクロコンピュ
ータのレジスタ間データ転送方式においては、図４で示
すように、上記バイパス機構に、上記読出し用データラ
ッチから上記書込み用データラッチに転送するデータを
遮断または通過させる第１のゲート（ゲート２４）と、
読出し用データラッチからデータバスに転送するデータ
を遮断または通過させる第２のゲート（ゲート２５）
と、データバスから書込み用データラッチに転送される
データを遮断または通過させる第３のゲート（ゲート２
６）と、これら第１，第２，第３ゲートを制御するバイ
パス制御回路２７とを備えた。
ータのレジスタ間データ転送方式においては、図４で示
すように、上記バイパス機構に、上記読出し用データラ
ッチから上記書込み用データラッチに転送するデータを
遮断または通過させる第１のゲート（ゲート２４）と、
読出し用データラッチからデータバスに転送するデータ
を遮断または通過させる第２のゲート（ゲート２５）
と、データバスから書込み用データラッチに転送される
データを遮断または通過させる第３のゲート（ゲート２
６）と、これら第１，第２，第３ゲートを制御するバイ
パス制御回路２７とを備えた。
【００１１】
【作用】上記のように構成された第１の発明のマイクロ
コンピュータのレジスタ間データ転送方式では、上記の
読出し用データラッチ，バイパス機構および書込み用デ
ータラッチを介して、上記任意のレジスタから上記転送
先レジスタにデータを直接転送する処理と、上記データ
ポインタを制御する処理とを並行して行う。
コンピュータのレジスタ間データ転送方式では、上記の
読出し用データラッチ，バイパス機構および書込み用デ
ータラッチを介して、上記任意のレジスタから上記転送
先レジスタにデータを直接転送する処理と、上記データ
ポインタを制御する処理とを並行して行う。
【００１２】第２の発明のマイクロコンピュータのレジ
スタ間データ転送方式では、データのバイパスが図示し
ない制御部から指示されると、バイパス制御部２７が第
２，第３ゲートを閉じて、上記読出し用データラッチお
よび上記書込み用データラッチからデータバスへのデー
タの入・出力を阻止し、上記第１ゲートを開いてデータ
をバイパスする。
スタ間データ転送方式では、データのバイパスが図示し
ない制御部から指示されると、バイパス制御部２７が第
２，第３ゲートを閉じて、上記読出し用データラッチお
よび上記書込み用データラッチからデータバスへのデー
タの入・出力を阻止し、上記第１ゲートを開いてデータ
をバイパスする。
【００１３】以上説明したように第１および第２の発明
のマイクロコンピュータのレジスタ間データ転送方式で
は、内蔵ＲＡＭの読出し用データラッチと、内蔵ＲＡＭ
の書込み用データラッチと、これらラッチ間のバイパス
機構によりレジスタファイル内のレジスタ・レジスタ間
データ転送をＡＬＵを介さずに行うため、レジスタ・レ
ジスタ間データ転送を高速に簡単な構成で行うことがで
きる。また、レジスタ・レジスタ間のデータ転送中、Ａ
ＬＵ等のハードウエア資源をレジスタ間データ転送と並
行して使用することができる。
のマイクロコンピュータのレジスタ間データ転送方式で
は、内蔵ＲＡＭの読出し用データラッチと、内蔵ＲＡＭ
の書込み用データラッチと、これらラッチ間のバイパス
機構によりレジスタファイル内のレジスタ・レジスタ間
データ転送をＡＬＵを介さずに行うため、レジスタ・レ
ジスタ間データ転送を高速に簡単な構成で行うことがで
きる。また、レジスタ・レジスタ間のデータ転送中、Ａ
ＬＵ等のハードウエア資源をレジスタ間データ転送と並
行して使用することができる。
【００１４】
【実施例】以下、第１および第２の発明について、図面
を参照して説明する。図１は第１の発明の一実施例を示
すマイクロコンピュータの構成を示すブロック図であ
る。図１において、１は内蔵ＲＡＭのレジスタファイ
ル、２は内部データバス、３，４はテンポラリレジス
タ、６はデータポインタであり、図５で示したものと機
能は同じである。２１は読出し用データラッチ、２２は
書込み用データラッチ、２３はバイパス機構である。
を参照して説明する。図１は第１の発明の一実施例を示
すマイクロコンピュータの構成を示すブロック図であ
る。図１において、１は内蔵ＲＡＭのレジスタファイ
ル、２は内部データバス、３，４はテンポラリレジス
タ、６はデータポインタであり、図５で示したものと機
能は同じである。２１は読出し用データラッチ、２２は
書込み用データラッチ、２３はバイパス機構である。
【００１５】読出し用データラッチ２１は、図示しない
制御部によって、レジスタファイル１内の任意のレジス
タ（例えばレジスタＲｍ）からデータを読出してラッチ
する。書込み用データラッチ２２は上記制御部によっ
て、レジスタファイル１内の転送先のレジスタ（例えば
レジスタＲｎ）にラッチしているデータを書き込む。バ
イパス機構２３は、上記制御部によって、読出し用デー
タラッチ２１にラッチされたデータを、内部データバス
１を介さずに書込み用データラッチ２２にバイパスす
る。
制御部によって、レジスタファイル１内の任意のレジス
タ（例えばレジスタＲｍ）からデータを読出してラッチ
する。書込み用データラッチ２２は上記制御部によっ
て、レジスタファイル１内の転送先のレジスタ（例えば
レジスタＲｎ）にラッチしているデータを書き込む。バ
イパス機構２３は、上記制御部によって、読出し用デー
タラッチ２１にラッチされたデータを、内部データバス
１を介さずに書込み用データラッチ２２にバイパスす
る。
【００１６】図２は、図１のマイクロコンピュータに命
令を実行させた場合の信号の流れを示す図であり、図３
は図２の命令実行におけるデータ処理の概要を時系列で
示した図である。次に、この実施例の動作について図
２，図３を参照して説明する。すでに説明した従来例と
同じ命令 Ｍ０Ｖ Ｒｍ，＠＋１（任意のレジスタ間デ
ータ転送命令）を実行させてた場合、図示しない制御部
の制御により、上記命令は図示しない命令デコード部で
デコードされ、図示しない制御信号生成部で制御信号に
変換され、レジスタファイル１，テンポラリレジスタ３
および４，ＡＬＵ５，データポインタ６，読出し用デー
タラッチ２１，書込み用データラッチ２２，バイパス機
構２３に与えられる。まず、レジスタファイル１では、
レジスタファイル１内のレジスタＲｍのデータが読出し
用データラッチ２１に読出される（図２の点線ａ）。次
に、読出し用データラッチに読出されたレジスタＲｍの
データは、内部のデータバス２に直接出力されず、バイ
パス機構２３によって書込み用データラッチ２２にバイ
パスされる（図２の点線ｂ）。そして、ただちにデータ
ポインタ６で示されるレジスタ（レジスタファイル１の
レジスタＲｎ）に書込まれる（図２の点線ｃ）。
令を実行させた場合の信号の流れを示す図であり、図３
は図２の命令実行におけるデータ処理の概要を時系列で
示した図である。次に、この実施例の動作について図
２，図３を参照して説明する。すでに説明した従来例と
同じ命令 Ｍ０Ｖ Ｒｍ，＠＋１（任意のレジスタ間デ
ータ転送命令）を実行させてた場合、図示しない制御部
の制御により、上記命令は図示しない命令デコード部で
デコードされ、図示しない制御信号生成部で制御信号に
変換され、レジスタファイル１，テンポラリレジスタ３
および４，ＡＬＵ５，データポインタ６，読出し用デー
タラッチ２１，書込み用データラッチ２２，バイパス機
構２３に与えられる。まず、レジスタファイル１では、
レジスタファイル１内のレジスタＲｍのデータが読出し
用データラッチ２１に読出される（図２の点線ａ）。次
に、読出し用データラッチに読出されたレジスタＲｍの
データは、内部のデータバス２に直接出力されず、バイ
パス機構２３によって書込み用データラッチ２２にバイ
パスされる（図２の点線ｂ）。そして、ただちにデータ
ポインタ６で示されるレジスタ（レジスタファイル１の
レジスタＲｎ）に書込まれる（図２の点線ｃ）。
【００１７】一方、ＡＬＵ５およびデータポインタ６で
は、データポインタのデータが内部データバス２を介し
てテンポラリレジスタ３に書込まれる（図２の点線
ｄ）。次に、図示しない制御部によって、テンポラリレ
ジスタ４に定数データの“１”が設定される。そして図
示しない制御部によって、ＡＬＵ５が制御され、テンポ
ラリレジスタ３のデータとテンポラリレジスタ４の定数
データ“１”とが加算され、内部データバス２を介して
データポインタ６に書き戻され、データポインタのイン
クリメント制御処理が行われる。このデータポインタ６
が示すデータは、次の命令で使用されるレジスタファイ
ル１内のレジスタのアドレスを示す。
は、データポインタのデータが内部データバス２を介し
てテンポラリレジスタ３に書込まれる（図２の点線
ｄ）。次に、図示しない制御部によって、テンポラリレ
ジスタ４に定数データの“１”が設定される。そして図
示しない制御部によって、ＡＬＵ５が制御され、テンポ
ラリレジスタ３のデータとテンポラリレジスタ４の定数
データ“１”とが加算され、内部データバス２を介して
データポインタ６に書き戻され、データポインタのイン
クリメント制御処理が行われる。このデータポインタ６
が示すデータは、次の命令で使用されるレジスタファイ
ル１内のレジスタのアドレスを示す。
【００１８】上記で説明した動作の概要を、時系列で示
したのが図３であり、Ｍ０Ｖ Ｒｍ，＠＋１の命令が図
示しない命令デコード部でデコードされ（ステップＳ
１）、データポインタ６のデータが“１”加算されて書
き戻されてデータポインタの制御処理が行われ（ステッ
プＳ２）、次の命令が図示しないデコード部でデコード
される（ステップＳ４）。また、レジスタ１内のレジス
タＲｍのデータは、読出し用データラッチ２１で読出さ
れ、バイパス機構２３で書込み用データラッチ２２にバ
イパスされ、書込み用データラッチ２２でレジスタファ
イル１内のレジスタＲｎに転送される（ステップＳ
３）。
したのが図３であり、Ｍ０Ｖ Ｒｍ，＠＋１の命令が図
示しない命令デコード部でデコードされ（ステップＳ
１）、データポインタ６のデータが“１”加算されて書
き戻されてデータポインタの制御処理が行われ（ステッ
プＳ２）、次の命令が図示しないデコード部でデコード
される（ステップＳ４）。また、レジスタ１内のレジス
タＲｍのデータは、読出し用データラッチ２１で読出さ
れ、バイパス機構２３で書込み用データラッチ２２にバ
イパスされ、書込み用データラッチ２２でレジスタファ
イル１内のレジスタＲｎに転送される（ステップＳ
３）。
【００１９】このように、上記のデータ転送方法によっ
て、レジスタファイル１内のレジスタ・レジスタ間デー
タ転送（ステップＳ３）が行われた場合、このステップ
Ｓ３の処理の間はＡＬＵ５，テンポラリレジスタ３およ
び４，内部データバス１を使用していない。したがっ
て、レジスタ・レジスタ間データ転送と並行して、デー
タポインタ６のインクリメント処理を行うことができ、
レジスタ・レジスタ間のデータ転送が高速になる。
て、レジスタファイル１内のレジスタ・レジスタ間デー
タ転送（ステップＳ３）が行われた場合、このステップ
Ｓ３の処理の間はＡＬＵ５，テンポラリレジスタ３およ
び４，内部データバス１を使用していない。したがっ
て、レジスタ・レジスタ間データ転送と並行して、デー
タポインタ６のインクリメント処理を行うことができ、
レジスタ・レジスタ間のデータ転送が高速になる。
【００２０】図４は、第２の発明のレジスタファイルに
おけるレジスタ・レジスタ間転送を行うバイパス機構の
一例を示す回路図である。図４において、バイパス機構
２３の２４は第１のゲートとしてのゲート、２５は第２
のゲートとしてのゲート、２６は第３のゲートとしての
ゲート、２７はゲート２４〜２６を制御するバイパス制
御部であり、レジスタファイル１，内部データバス２，
読出し用データラッチ２１，書込み用データラッチ２２
については、図１および図２で示したものと同じ機能を
もっている。
おけるレジスタ・レジスタ間転送を行うバイパス機構の
一例を示す回路図である。図４において、バイパス機構
２３の２４は第１のゲートとしてのゲート、２５は第２
のゲートとしてのゲート、２６は第３のゲートとしての
ゲート、２７はゲート２４〜２６を制御するバイパス制
御部であり、レジスタファイル１，内部データバス２，
読出し用データラッチ２１，書込み用データラッチ２２
については、図１および図２で示したものと同じ機能を
もっている。
【００２１】ゲート２４は、読出し用データラッチ２１
から書込み用データラッチ２２に転送するデータをゲー
トのオンまたはオフによって通過または遮断する。ゲー
ト２５は読出し用データラッチ２４にラッチされたデー
タを、ゲートのオンまたはオフによって通過または遮断
する。ゲート２６は書込み用データラッチ２６にラッチ
されたデータをゲートのオンまたはオフによって通過ま
たは遮断する。バイパス制御部２７は、ゲート２５およ
び２６をオフすることによって、読出し用データラッチ
２１および書込み用データラッチ２６にラッチされたデ
ータのデータバス２への入，出力を阻止し、また、ゲー
ト２４をオンとすることによって、読出し用データラッ
チ２１から書込み用データラッチ２２に、ラッチされた
データをバイパスする。
から書込み用データラッチ２２に転送するデータをゲー
トのオンまたはオフによって通過または遮断する。ゲー
ト２５は読出し用データラッチ２４にラッチされたデー
タを、ゲートのオンまたはオフによって通過または遮断
する。ゲート２６は書込み用データラッチ２６にラッチ
されたデータをゲートのオンまたはオフによって通過ま
たは遮断する。バイパス制御部２７は、ゲート２５およ
び２６をオフすることによって、読出し用データラッチ
２１および書込み用データラッチ２６にラッチされたデ
ータのデータバス２への入，出力を阻止し、また、ゲー
ト２４をオンとすることによって、読出し用データラッ
チ２１から書込み用データラッチ２２に、ラッチされた
データをバイパスする。
【００２２】レジスタファイル１内のレジスタＲｍから
レジスタＲｎにデータ転送される場合、レジスタＲｍの
データは読出し用データラッチ２１に読出されてラッチ
される。読出し用データラッチ２１にラッチされたデー
タは、バイパス制御部２７によってゲート２４がオンさ
れ、書込み用データラッチ２２にバイパスされ、書込み
用データラッチ２２にラッチされる。そして、ラッチさ
れたデータは、書込み用データラッチ２２によってレジ
スタファイル１のレジスタＲｎに書込まれる。このレジ
スタＲｍのデータがレジスタＲｎに転送されている間
は、バイパス制御部２７によって、ゲート２５および２
６がオフされ、読出し用データラッチ２１および書込み
用データラッチ２２にラッチされたデータが内部データ
バス２に出力されないように制御される。
レジスタＲｎにデータ転送される場合、レジスタＲｍの
データは読出し用データラッチ２１に読出されてラッチ
される。読出し用データラッチ２１にラッチされたデー
タは、バイパス制御部２７によってゲート２４がオンさ
れ、書込み用データラッチ２２にバイパスされ、書込み
用データラッチ２２にラッチされる。そして、ラッチさ
れたデータは、書込み用データラッチ２２によってレジ
スタファイル１のレジスタＲｎに書込まれる。このレジ
スタＲｍのデータがレジスタＲｎに転送されている間
は、バイパス制御部２７によって、ゲート２５および２
６がオフされ、読出し用データラッチ２１および書込み
用データラッチ２２にラッチされたデータが内部データ
バス２に出力されないように制御される。
【００２３】なお、上記実施例においては、内部データ
バスが１系統のみの例を示したが、ソースとなるレジス
タと転送先のレジスタとの間でデータを各々別の２系統
のバスで転送する、いわゆる、２バス方式や、２つのソ
ースとなるレジスタと１つの転送先のレジスタとの間で
データを各々別の３系統のバスで転送する、いわゆる、
３バス方式を採用するＣＰＵでもよい。また、上記実施
例においては、レジスタファイル内のレジスタ・レジス
タ間のデータ転送中に、データポインタのインクリメン
ト処理を行う場合について示したが、この他にも、レジ
スタ・レジスタ間のデータ転送中、ＡＬＵ等の空いたハ
ードウエア資源を利用して、次の命令を実行するなどの
処理を行ってもよい。
バスが１系統のみの例を示したが、ソースとなるレジス
タと転送先のレジスタとの間でデータを各々別の２系統
のバスで転送する、いわゆる、２バス方式や、２つのソ
ースとなるレジスタと１つの転送先のレジスタとの間で
データを各々別の３系統のバスで転送する、いわゆる、
３バス方式を採用するＣＰＵでもよい。また、上記実施
例においては、レジスタファイル内のレジスタ・レジス
タ間のデータ転送中に、データポインタのインクリメン
ト処理を行う場合について示したが、この他にも、レジ
スタ・レジスタ間のデータ転送中、ＡＬＵ等の空いたハ
ードウエア資源を利用して、次の命令を実行するなどの
処理を行ってもよい。
【００２４】
【発明の効果】この第１の発明は、以上説明したよう
に、任意のレジスタから読出したデータをラッチする読
出し用データラッチと、レジスタファイル内の転送先の
レジスタに書込むデータをラッチする書込み用データラ
ッチと、上記読出し用データラッチにラッチされたデー
タをデータバスを介さずに上記書込み用データラッチに
直接転送するバイパス機構とを設けたため、レジスタフ
ァイル内のレジスタ・レジスタ間データ転送をＡＬＵを
介さずに行うことができ、レジスタファイル内のレジス
タ・レジスタ間データ転送を高速に行うことができる効
果がある。また、レジスタファイル内のレジスタ・レジ
スタ間データ転送中、ＡＬＵ等のハードウエア資源を転
送と並行してデータ転送と別の演算操作に使用すること
ができる効果もある。
に、任意のレジスタから読出したデータをラッチする読
出し用データラッチと、レジスタファイル内の転送先の
レジスタに書込むデータをラッチする書込み用データラ
ッチと、上記読出し用データラッチにラッチされたデー
タをデータバスを介さずに上記書込み用データラッチに
直接転送するバイパス機構とを設けたため、レジスタフ
ァイル内のレジスタ・レジスタ間データ転送をＡＬＵを
介さずに行うことができ、レジスタファイル内のレジス
タ・レジスタ間データ転送を高速に行うことができる効
果がある。また、レジスタファイル内のレジスタ・レジ
スタ間データ転送中、ＡＬＵ等のハードウエア資源を転
送と並行してデータ転送と別の演算操作に使用すること
ができる効果もある。
【００２５】この第２の発明は、上記バイパス機構を、
上記読出し用データラッチから上記書込み用データラッ
チに転送するデータを遮断または通過させる第１のゲー
トと、読出し用データラッチからデータバスに転送する
データを遮断または通過させる第２ゲートと、データバ
スから書込み用データラッチに転送されるデータを遮断
または通過させる第３のゲートと、これら第１，第２，
第３のゲートを制御するバイパス制御回路とを備えたた
め、第１の発明の効果の他に簡単な回路でバイパス機構
を構成できる効果がある。
上記読出し用データラッチから上記書込み用データラッ
チに転送するデータを遮断または通過させる第１のゲー
トと、読出し用データラッチからデータバスに転送する
データを遮断または通過させる第２ゲートと、データバ
スから書込み用データラッチに転送されるデータを遮断
または通過させる第３のゲートと、これら第１，第２，
第３のゲートを制御するバイパス制御回路とを備えたた
め、第１の発明の効果の他に簡単な回路でバイパス機構
を構成できる効果がある。
【図１】第１の発明の一実施例を示すマイクロコンピュ
ータの構成を示すブロック図である。
ータの構成を示すブロック図である。
【図２】図１のマイクロコンピュータに命令を実行させ
た場合の信号の流れを示す図である。
た場合の信号の流れを示す図である。
【図３】図２の命令実行におけるデータ処理の概要を時
系列で示す図である。
系列で示す図である。
【図４】第２の発明のマイクロコンピュータにおけるバ
イパス機構の一例を示す回路図である。
イパス機構の一例を示す回路図である。
【図５】従来のマイクロコンピュータの構成を示すブロ
ック図である。
ック図である。
【図６】図５のマイクロコンピュータに命令を実行させ
た場合の信号の流れを示す図である。
た場合の信号の流れを示す図である。
【図７】図６と同じく命令を実行させた場合の信号の流
れを示す図である。
れを示す図である。
【図８】図５および図６の命令実行におけるデータ処理
の概要を時系列で示す図である。
の概要を時系列で示す図である。
１ レジスタファイル ２ 内部データバス ３，４ テンポラリレジスタ ５ ＡＬＵ ６ データポインタ ２１ 読出し用データラッチ ２２ 書込み用データラッチ ２３ バイパス機構 ２４〜２６ ゲート
Claims (2)
- 【請求項１】 内蔵ＲＡＭによって構成された複数のレ
ジスタより成るレジスタファイルを備え、データを上記
レジスタファイル内の任意のレジスタから他の転送先の
レジスタに転送する処理と、上記データの転送先のレジ
スタを示すデータポインタを制御するデータポインタ制
御処理とを行うマイクロコンピュータのレジスタ間転送
方式において、上記任意のレジスタから読出したデータ
をラッチする読出し用データラッチと、上記転送先レジ
スタに書込むデータをラッチする書込み用データラッチ
と、上記読出し用データラッチにラッチされたデータを
データバスを介さずに上記書込み用データラッチに直接
転送するバイパス機構とを設け、これらの読出し用デー
タラッチ，バイパス機構および書込み用データラッチを
介して、上記任意のレジスタから上記転送先のレジスタ
にデータを転送する処理と、上記データポインタを制御
する処理とを並行して行うことを特徴とするマイクロコ
ンピュータのレジスタ間データ転送方式。 - 【請求項２】 上記バイパス機構は、上記読出し用デー
タラッチから上記書込み用データラッチに転送するデー
タを遮断または通過させる第１のゲートと、読出し用デ
ータラッチからデータバスに転送するデータを遮断また
は通過させる第２のゲートと、データバスから書込み用
データラッチに転送されるデータを遮断または通過させ
る第３のゲートと、これら第１，第２，第３のゲートを
制御するバイパス制御回路とを備え、データのバイパス
が指示されると、上記バイパス制御部が第２，第３のゲ
ートを閉じて、上記読出し用データラッチおよび上記書
込み用データラッチからデータバスへのデータの入・出
力を阻止し、上記第１ゲートを開いてデータをバイパス
することを特徴とする請求項１記載のマイクロコンピュ
ータのレジスタ間データ転送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193504A JP2665081B2 (ja) | 1991-07-08 | 1991-07-08 | マイクロコンピュータのレジスタ間データ転送方式 |
| US07/909,868 US5303354A (en) | 1991-07-08 | 1992-07-07 | Data transfer system between registers for microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193504A JP2665081B2 (ja) | 1991-07-08 | 1991-07-08 | マイクロコンピュータのレジスタ間データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0511977A JPH0511977A (ja) | 1993-01-22 |
| JP2665081B2 true JP2665081B2 (ja) | 1997-10-22 |
Family
ID=16309153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193504A Expired - Fee Related JP2665081B2 (ja) | 1991-07-08 | 1991-07-08 | マイクロコンピュータのレジスタ間データ転送方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5303354A (ja) |
| JP (1) | JP2665081B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0670076A (ja) * | 1992-08-19 | 1994-03-11 | Toshiba Corp | ファクシミリ蓄積交換システム |
| JPH07219769A (ja) * | 1994-02-07 | 1995-08-18 | Mitsubishi Electric Corp | マイクロプロセッサ |
| JPH08117487A (ja) * | 1994-10-27 | 1996-05-14 | Sookoo Kk | 多数の洗濯物干ハンガーを装備した物干具 |
| EP0745941B1 (en) * | 1995-06-02 | 2003-08-06 | Sun Microsystems, Inc. | A system and method for providing a flexible memory hierarchy |
| EP0764907A1 (en) * | 1995-09-22 | 1997-03-26 | International Business Machines Corporation | Method and system for error recovery in a data processing system |
| US5854909A (en) * | 1995-09-29 | 1998-12-29 | Intel Corporation | Test and control access architecture for an integrated circuit |
| US6115730A (en) * | 1996-02-28 | 2000-09-05 | Via-Cyrix, Inc. | Reloadable floating point unit |
| KR100211073B1 (ko) * | 1996-08-30 | 1999-07-15 | 구본준 | 레지스터 파일 및 그 운영 시스템 |
| US6003112A (en) * | 1997-06-30 | 1999-12-14 | Intel Corporation | Memory controller and method for clearing or copying memory utilizing register files to store address information |
| JPH1165840A (ja) * | 1997-08-11 | 1999-03-09 | Sony Corp | 演算処理装置およびその方法 |
| US6606672B1 (en) * | 1998-06-03 | 2003-08-12 | Mustek Systems Inc. | Single-chip-based electronic appliance using a data bus for reading and writing data concurrently |
| US7398374B2 (en) * | 2002-02-27 | 2008-07-08 | Hewlett-Packard Development Company, L.P. | Multi-cluster processor for processing instructions of one or more instruction threads |
| US7085873B1 (en) * | 2002-06-21 | 2006-08-01 | Cypress Semiconductor Corp. | ATA device access system with surrogate registers corresponding to ATA registers |
| US7669041B2 (en) * | 2006-10-06 | 2010-02-23 | Stream Processors, Inc. | Instruction-parallel processor with zero-performance-overhead operand copy |
| US20180203694A1 (en) * | 2017-01-16 | 2018-07-19 | Intel Corporation | Execution Unit with Selective Instruction Pipeline Bypass |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100634A (en) * | 1978-01-26 | 1979-08-08 | Toshiba Corp | Computer |
| US4630195A (en) * | 1984-05-31 | 1986-12-16 | International Business Machines Corporation | Data processing system with CPU register to register data transfers overlapped with data transfer to and from main storage |
| US4853849A (en) * | 1986-12-17 | 1989-08-01 | Intel Corporation | Multi-tasking register set mapping system which changes a register set pointer block bit during access instruction |
| JPH0648461B2 (ja) * | 1987-07-09 | 1994-06-22 | 日本電気株式会社 | マイクロプログラムの転送レジスタ指定方式 |
| US4916601A (en) * | 1988-12-19 | 1990-04-10 | Bull Hn Information Systems Inc. | Means for transferring firmware signals between a control store and a microprocessor means through a reduced number of connections by transfer according to firmware signal function |
-
1991
- 1991-07-08 JP JP3193504A patent/JP2665081B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-07 US US07/909,868 patent/US5303354A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511977A (ja) | 1993-01-22 |
| US5303354A (en) | 1994-04-12 |
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|---|---|---|---|
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