JPH07219769A

JPH07219769A - マイクロプロセッサ

Info

Publication number: JPH07219769A
Application number: JP6013422A
Authority: JP
Inventors: Hideki Ando; 秀樹安藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-02-07
Filing date: 1994-02-07
Publication date: 1995-08-18
Also published as: US5684983A

Abstract

(57)【要約】【目的】複数の移動操作を同時に実行することができ
るマイクロプロセッサと、複数の移動操作のうちの１つ
を条件によって選択し、実行することができるマイクロ
プロセッサを提供する。【構成】２つのレジスタを読出すことができ、２つの
レジスタに書込むことができるレジスタ・ファイル１１
を設ける。２つの入力をそのまま出力する機能を持つＡ
ＬＵ１２を設ける。命令デコーダ４は、命令コードをデ
コードして、２つの移動元レジスタを示す信号ｄｒｅｇ
１，ｄｒｅｇ２と２つの移動先レジスタを示す信号ｓｒ
ｅｇ１，ｓｒｅｇ２をレジスタ・ファイル１１に与え
る。ＡＬＵ１２は、２つの移動元レジスタから読出され
たデータｓ１，ｓ２をそのまま出力し、２つの移動先レ
ジスタに書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマイクロプロセッサに
関し、特に、プログラムメモリのアドレスをプログラム
カウンタにより指定して命令情報を読出し、その命令情
報をデコードし、その命令情報に基づいて演算を実行す
るマイクロプロセッサに関する。

【０００２】

【従来の技術】図１８は、１サイクルに１つの命令しか
実行できない従来のマイクロプロセッサＥのハードウエ
ア構成を示すブロック図である。図において、このマイ
クロプロセッサＥは、複数のレジスタを含むレジスタ・
ファイル１と、算術論理演算装置（以下、ＡＬＵと記
す）２と、命令コードを保持する命令レジスタ３と、命
令コードをデコードする命令デコーダ４と、プログラム
・カウンタ５と、プログラムメモリ６と、コンディショ
ン・コードｃｃを格納するレジスタ７と、条件テスト回
路８とを含む。レジスタ７に蓄えられるコンディション
・コードｃｃは、ＡＬＵ２の演算結果が負数であること
を表わすサイン・フラグと、ＡＬＵ２の演算結果が０で
あることを表わすゼロ・フラグとを含む。

【０００３】プログラムカウンタ５がプログラムメモリ
６のアドレスを指定すると、そのアドレスの命令コード
がプログラムメモリ６から読出される。プログラムメモ
リ６から読出された命令コードは命令レジスタ３に保持
される。命令デコーダ４は、命令レジスタ３に保持され
ている命令コードをデコードし、ＡＬＵ２などに操作信
号を出力する。

【０００４】命令レジスタ３に保持されている命令コー
ドが演算命令である場合、命令デコーダ４は、ＡＬＵ２
での演算で使用される値を保持している２つのレジスタ
を示す信号ｓｒｅｇ１，ｓｒｅｇ２をレジスタ・ファイ
ル１に与え、それらのレジスタの値Ｓ１，Ｓ２をＡＬＵ
２に出力させる。また、ＡＬＵ２に所定の演算を行なわ
せる。さらに、ＡＬＵ２の演算結果ｒｅｓｕｌｔを書込
むレジスタ番号を示す信号ｄｒｅｇをレジスタ・ファイ
ル１に与え、ＡＬＵ２の演算結果ｒｅｓｕｌｔをそのレ
ジスタに書込ませる。

【０００５】命令レジスタ３に保持されている命令が分
岐命令である場合、命令デコーダ４は、条件テスト回路
８に分岐の条件（たとえば、ＡＬＵ２の演算結果が０で
ないこと、あるいはＡＬＵ２の演算結果が負数であるこ
と）を示す信号を与える。条件テスト回路８は、命令デ
コーダ４から与えられた条件とレジスタ７に格納されて
いるコンディション・コードｃｃから条件が成立してい
るかどうかをテストする。条件が成立している場合は、
命令デコーダ４からの分岐先アドレスがプログラムカウ
ンタ５にセットされる。また、条件が成立していない場
合は、現在のプログラムカウント値に１を加えた値がプ
ログラムカウンタ５にセットされる。

【０００６】このような命令は、外部からは記号言語で
入力される。たとえば、第１番目のレジスタｒ１と第２
番目のレジスタｒ２の内容を加算して第３番目のレジス
タｒ３に格納する加算命令は、ｒ３＝ｒ１＋ｒ２なる言
語で命令される。また、第１番目のレジスタｒ１の内容
を第２番目のレジスタｒ２に移動させる移動操作は、加
算命令を利用し、ｒ２＝ｒ１＋ｒ０なる言語で命令され
る。ただし、第０番目のレジスタｒ０は特別なレジスタ
であり、内容が０で書込むことができない読出専用のレ
ジスタである。移動操作の命令は、通常はｒ２＝ｒ１と
略記される。なお、一つの目的を達成するための一連の
命令をプログラムという。

【０００７】記号言語による命令は、機械言語に変換さ
れて、プログラムメモリ６の所定のアドレスに命令コー
ドとして格納される。上述した加算命令の場合、命令コ
ード５６は一般に、図１９に示すように、フィールドと
呼ばれる４つの部分から構成されている。これらのうち
ｏｐフィールドには、ＡＬＵ２での演算を指示するコー
ドが入る。上述した移動操作の命令では、加算を表わす
コードが入る。また、ｄｓｔフィールドには、ＡＬＵ２
の演算結果を格納するレジスタの番号を表わすコードが
入る。上述した移動操作の命令では、２を表わすコード
が入る。ｓｒｃ１，ｓｒｃ２フィールドには、ＡＬＵ２
での演算で使用されるレジスタの番号を表わすコードが
入る。上述した移動操作の命令では、１，０を表わすコ
ードがそれぞれ入る。

【０００８】次に、図１８のマイクロプロセッサＥと同
様の構成で、ＡＬＵ２が２つ存在し、レジスタ・ファイ
ル１から４つのレジスタの内容を読出すことができ、２
つのレジスタに書込むことができるマイクロプロセッサ
を仮定する。また、このマイクロプロセッサは、演算命
令を１サイクル、ロード命令を２サイクル、分岐命令を
１サイクルで実行でき、２つの演算命令と、１つのロー
ド命令と、１つの分岐命令のうち、２つの命令を同時に
実行できるものとする。

【０００９】図２０に、このように仮定したマイクロプ
ロセッサによって実行されるプログラムを例示する。こ
のプログラムは７つの命令ｉ１〜ｉ７を含む。命令ｉ
１，ｉ５にはそれぞれラベルＬ１，Ｌ３が付されてい
る。ラベルＬ２が付されている命令は省略されている。
命令ｉ１のｒ１＝ｌｏａｄｒ２は、ロード命令を表
し、第２番目のレジスタｒ２の内容をアドレスとしてデ
ータメモリ（図示せず）をアクセスし、そのアドレスに
格納されているデータを第１番目のレジスタｒ１に格納
する命令を表している。命令ｉ２のｎｏｐは、何も実行
しない命令を表している。このマイクロプロセッサはロ
ード命令を２サイクルで実行すると仮定したので、この
サイクルでは他の命令を実行できないのである。命令ｉ
３のｒ０＝ｒ１＋ｒ０は、第１番目のレジスタｒ１自身
の値によってコンディション・コードｃｃをセットする
命令を表している。

【００１０】命令ｉ４のｉｆ（ｃｃ！＝０）ｇｏｔｏ
Ｌ３は、分岐命令を表し、コンディション・コードｃ
ｃのゼロ・フラグがセットされていないとき、プログラ
ムがＬ３に移行し、そうでないときＬ２に移行する命令
を表している。すなわち、第１番目のレジスタｒ１の値
が０でないときプログラムがＬ３に移行し、そうでない
ときＬ２に移行する。命令ｉ５のｒ３＝ｒ４＋ｒ５は、
加算命令を表し、第４番目のレジスタｒ４と第５番目の
レジスタｒ５の内容を加算して第３番目のレジスタｒ３
に格納する命令を表している。命令ｉ６のｒ６＝ｒ３＋
ｒ７と、命令ｉ７のｒ８＝ｒ６＋ｒ９も同様である。命
令ｉ４でプログラムがＬ３に移行した場合、実行に要す
るサイクル数は７サイクルである。

【００１１】上述の例では、仮定したマイクロプロセッ
サは２つの命令を並列に実行できる能力を持つが、この
プログラムでは各命令を直列に実行するほかなく、ハー
ドウエアの能力が生かされていない。各命令を直列に実
行しなければならない理由は以下のとおりである。すな
わち、命令ｉ１の実行結果である第１番目のレジスタｒ
１の内容は命令ｉ３で使用されるので、命令ｉ３は命令
ｉ１が実行を終了するまで実行を開始できない。命令ｉ
４は命令ｉ３の結果を使用するので、命令ｉ３および命
令ｉ４は直列に実行しなければならない。また、命令ｉ
５の実行結果は命令ｉ６で、命令ｉ６の実行結果は命令
ｉ７で使用されるので、命令ｉ５，ｉ６，ｉ７は直列に
実行しなければならない。命令ｉ１，ｉ３，ｉ４と命令
ｉ５，ｉ６，ｉ７の間には、上記のようなレジスタ間の
依存関係はないが、命令ｉ５，ｉ６，ｉ７は、命令ｉ４
で分岐の方向がわからなければ実行すべきかどうかわか
らないので命令ｉ１，ｉ３と同時に実行することはでき
ない。もしも、命令ｉ４で分岐の方向がわかる前に実行
すると、レジスタｒ３，ｒ６，ｒ８の書込まれる以前の
値が失われることになり、プログラムが命令ｉ４を実行
した結果Ｌ２に移行し、それらのレジスタが参照された
場合、正しい結果が得られない。

【００１２】ところで、命令ｉ１，ｉ３，ｉ４と命令ｉ
５，ｉ６，ｉ７は、上記理由で同時に実行することがで
きないのであるが、命令ｉ５，ｉ６，ｉ７の書込レジス
タを、プログラムがＬ２に移行したときに、それ以降で
参照されないレジスタに変更すれば同時に実行すること
ができる。そして、実際に、プログラムがＬ３に移行し
た際に、本来結果を残しておくべきレジスタに値を移動
すればよい。この手法をレジスタ・リネーミングと呼
ぶ。

【００１３】図２１はレジスタ・リネーミングを用いた
場合のプログラムを示す図である。このプログラムは、
１０の命令ｉ１，ｉ５１；ｉ２，ｉ６１；ｉ３，ｉ７
１；ｉ４；ｉ５２，ｉ６２；ｉ７２を含み、６サイクル
で実行される。命令ｉ１，ｉ５１；ｉ５２，ｉ６２には
それぞれラベルＬ１，Ｌ３が付されている。ラベルＬ２
が付されている命令は省略されている。命令ｉ１，ｉ
２，ｉ３，ｉ４，ｉ５２，ｉ７２は仮定した２つのＡＬ
Ｕ２のうちの一方のＡＬＵ２で実行され、命令ｉ５１，
ｉ６１，ｉ７１，ｉ６２はもう一方のＡＬＵ２で実行さ
れる。命令ｉ１〜ｉ４は、図２０で示したプログラムと
同じであるので説明は省略される。命令ｉ１と同じサイ
クルで実行される命令ｉ５１のｒ１０＝ｒ４＋ｒ５は、
第４番目のレジスタｒ４と第５番目のレジスタｒ５の内
容を加算して第１０番目のレジスタｒ１０に格納する命
令を表わす。命令ｉ２と同じサイクルで実行される命令
ｉ６１のｒ１１＝ｒ１０＋ｒ７は、第１０番目のレジス
タｒ１０と第７番目のレジスタｒ７の内容を加算して第
１１番目のレジスタｒ１１に格納する命令を表わす。命
令ｉ３と同じサイクルで実行される命令ｉ７１のｒ１２
＝ｒ１１＋ｒ９は、第１１番目のレジスタｒ１１と第９
番目のレジスタｒ９の内容を加算して第１２番目のレジ
スタｒ１２に格納する命令を表わす。命令ｉ５２のｒ３
＝ｒ１０は、第１０番目のレジスタｒ１０の内容を第３
番目のレジスタｒ３に移動する命令を表わす。命令ｉ５
２と同じサイクルで実行される命令ｉ６２のｒ６＝ｒ１
１は、第１１番目のレジスタｒ１１の内容を第６番目の
レジスタｒ６に移動する命令を表わす。命令ｉ７２のｒ
８＝ｒ１２は、第１２番目のレジスタｒ１２の内容を第
８番目のレジスタｒ８に移動する命令を表わす。ここ
で、レジスタｒ１０，ｒ１１，ｒ１２は、プログラムの
Ｌ２，Ｌ３以降で参照されないレジスタとする。

【００１４】このプログラムでは、図２０のプログラム
の命令ｉ５の代わりに、１サイクル目の命令ｉ５１で演
算を行ないその結果をレジスタｒ１０に書込んでいる。
レジスタｒ１０は、プログラムのＬ２以降で参照されな
いレジスタなので、Ｌ２にプログラムが以降した場合、
ただ、参照されないだけでプログラムの実行に影響を及
ぼさない。プログラムがＬ３に移行した場合、レジスタ
ｒ１０の結果は、本来レジスタｒ３にあるべきであるの
で、命令ｉ５２でレジスタｒ１０の値をレジスタｒ３に
移動する。命令ｉ６，ｉ７についても同様である。この
プログラムでは、Ｌ３にプログラムが移行した際に要す
るサイクル数は６サイクルであり、図２０のプログラム
に比べて１サイクル短くなっている。

【００１５】図２２は２命令を並列に実行できると仮定
したマイクロプロセッサによって実行されるさらに他の
プログラムを示す図である。このプログラムは５サイク
ルの命令ｉ１〜ｉ５を含む。命令ｉ１，ｉ３，ｉ５には
それぞれラベルＬ１，Ｌ２，Ｌ３が付されている。ラベ
ルＬ４が付されている命令は省略されている。命令ｉ１
のｒ０＝ｒ２−ｒ１は、第２番目のレジスタｒ２の内容
から第１番目のレジスタｒ１の内容を減算して、その結
果によりコンディション・コードｃｃをセットする命令
を表している。命令ｉ２のｉｆ（ｃｃ＜０）ｇｏｔｏ
Ｌ３は、分岐命令を表し、コンディション・コードｃ
ｃのサイン・フラグがセットされているとき、プログラ
ムがＬ３に移行し、そうでないときプログラムがＬ２に
移行する命令を表している。すなわち、第１番目のレジ
スタｒ１の内容が第２番目のレジスタｒ２の内容よりも
大きいときはプログラムがＬ３に移行し、そうでないと
きＬ２に移行する。命令ｉ３のｒ４＝ｒ２は、第２番目
のレジスタｒ２の内容を第４番目のレジスタｒ４に移動
する命令を表している。命令ｉ４のｇｏｔｏＬ４は、
プログラムがＬ４に移行する命令を表している。命令ｉ
５のｒ４＝ｒ１は、第１番目のレジスタｒ１の内容を第
４番目のレジスタｒ４に移動する命令を表している。こ
のプログラムによれば第１番目のレジスタｒ１と第２番
目のレジスタｒ２の内容を比較して、大きい方を第４番
目のレジスタｒ４に格納することができる。しかし、こ
のプログラムにあっても、マイクロプロセッサはプログ
ラムの各命令を直列に実行する他なく、２つの命令を並
列に実行することができるというマイクロプロセッサの
能力が生かされていない。

【００１６】

【発明が解決しようとする課題】図２１のプログラムに
おいて２つの移動操作たとえば命令ｉ５２，ｉ６２を一
方のＡＬＵ２で同時に実行することができれば、３つの
命令ｉ５２，ｉ６２，ｉ７２を１つのサイクルで実行す
ることができる。また、図２２のプログラムにおいて、
条件（ｃｃ＜０）に応じて命令ｉ３，ｉ５による２つの
移動操作を選択して実行することができれば、４つの命
令ｉ２〜ｉ５を１つのサイクルで実行することができ
る。

【００１７】それゆえに、この発明の第１の目的は、複
数の移動操作を同時に実行することができるマイクロプ
ロセッサを提供することである。また、この発明の第２
の目的は、複数の移動操作のうちの１つを条件によって
選択し、実行することができるマイクロプロセッサを提
供することである。

【００１８】

【課題を解決するための手段】請求項１の発明のマイク
ロプロセッサは、プログラムメモリのアドレスをプログ
ラムカウンタにより指定して命令情報を読出し、その命
令情報をデコードし、その命令情報に基づいて演算を実
行するマイクロプロセッサにおいて、それぞれの間でデ
ータの移動が可能な複数のレジスタを含むレジスタファ
イル、前記命令情報をデコードして、複数対のレジスタ
間でデータを移動させるための複数移動制御信号と、複
数対の移動元および移動先レジスタを示す移動元および
移動先指示信号を出力する命令デコーダ、および前記複
数移動制御信号に応じて、前記複数の移動元指示信号に
基づいた複数の移動元レジスタから読出されたデータの
各々を、前記複数の移動先指示信号に基づいた複数の移
動先レジスタに移動させる演算制御手段を備えたことを
特徴としている。

【００１９】また、請求項１のマイクロプロセッサの前
記命令情報は、前記複数対のレジスタ間でデータを移動
させるための複数移動制御命令と、複数の移動元レジス
タの番号と、それと同数の移動先レジスタの番号を含む
こととしてもよい。

【００２０】また、請求項１のマイクロプロセッサの前
記命令情報は、前記複数対のレジスタ間でデータを移動
させるための複数移動制御命令と、前記複数の移動元レ
ジスタの番号と、１つの定数を含み、前記命令デコーダ
は、前記複数の移動元レジスタの番号と前記１つの定数
から前記複数の移動先レジスタの番号を演算することと
してもよい。

【００２１】また、請求項１のマイクロプロセッサの前
記命令情報は、前記複数対のレジスタ間でデータを移動
させるための複数移動制御命令と、前記複数の移動先レ
ジスタの番号と、１つの定数を含み、前記命令デコーダ
は、前記複数の移動先レジスタの番号と前記１つの定数
から前記複数の移動元レジスタの番号を演算することと
してもよい。

【００２２】また、請求項１のマイクロプロセッサの前
記演算制御手段は、前記複数移動制御信号に応じて、前
記複数の移動元指示信号に基づいた複数の移動元レジス
タから読出されたデータのうちの１つを除く他のデータ
を遮断するゲート、前記ゲートによって遮断されなかっ
た１つのデータを受け、該データが読出された移動元レ
ジスタに対応する移動先レジスタに該データを移動させ
る演算器、および前記ゲートによって遮断される前記他
のデータの各々を、各データが読出された移動元レジス
タに対応する移動先レジスタに移動させる出力端を備え
てもよい。

【００２３】また、請求項１のマイクロプロセッサの前
記演算制御手段は、前記命令情報に基づいた演算を実行
する演算器、前記演算器の出力と前記複数のレジスタか
ら読出されたデータのうちの１つのデータを受け、前記
複数移動制御信号に応じて、前記２つのデータを該デー
タが読出された移動元レジスタに対応する移動先レジス
タに移動させるセレクタ、および前記複数の移動元レジ
スタから読出されたデータのうち前記セレクタに入力さ
れる１つを除く他のデータの各々を、各データが読出さ
れた移動元レジスタに対応する移動先レジスタに移動さ
せる出力端を備えてもよい。

【００２４】また、請求項７の発明のマイクロプロセッ
サは、プログラムメモリのアドレスをプログラムカウン
タにより指定して命令情報を読出し、その命令情報をデ
コードし、その命令情報に基づいて演算を実行するマイ
クロプロセッサにおいて、それぞれの間でデータの移動
が可能な複数のレジスタを含むレジスタファイル、前記
命令情報をデコードして、条件に依存して複数対のレジ
スタから１対のレジスタを選択させ、該１対のレジスタ
間でデータを移動させるための条件付移動制御信号と、
複数対の移動元および移動先レジスタを示す移動元およ
び移動先指示信号と、前記条件を示す条件指示信号を出
力する命令デコーダ、および前記条件付移動制御信号と
前記条件指示信号に応じて、前記複数対の移動元および
移動先指示信号から１対の信号を選択し、該移動元指示
信号に基づいた移動元レジスタから読出されたデータ
を、該移動先指示信号に基づいた移動先レジスタに移動
させる演算制御手段を備えたことを特徴としている。

【００２５】また、請求項７のマイクロプロセッサの前
記命令情報は、前記条件に依存して複数対のレジスタか
ら１対のレジスタを選択させ、該１対のレジスタ間でデ
ータを移動させるための条件付移動制御命令と、前記複
数の移動元レジスタの番号と、それと同数の移動先レジ
スタの番号と、前記条件を含むこととしてもよい。

【００２６】また、請求項７のマイクロプロセッサの前
記命令情報は、前記条件に依存して複数対のレジスタか
ら１対のレジスタを選択させ、該１対のレジスタ間でデ
ータを移動させるための条件付移動制御命令と、前記複
数の移動元レジスタの番号と、前記１つの移動先レジス
タの番号と、前記条件を含むこととしてもよい。

【００２７】また、請求項７のマイクロプロセッサの前
記命令情報は、前記条件に依存して複数対のレジスタか
ら１対のレジスタを選択させ、該１対のレジスタ間でデ
ータを移動させるための条件付移動制御命令と、前記１
つの移動元レジスタの番号と、前記複数の移動先レジス
タの番号と、前記条件を含むこととしてもよい。

【００２８】また、請求項１１のマイクロプロセッサ
は、プログラムメモリのアドレスをプログラムカウンタ
により指定して命令情報を読出し、その命令情報をデコ
ードし、その命令情報に基づいて演算を実行するマイク
ロプロセッサにおいて、それぞれの間でデータの移動が
可能な複数のレジスタを含むレジスタファイル、前記命
令情報をデコードして、条件に依存して２対のレジスタ
から１対のレジスタを選択させ、該１対のレジスタ間で
データを移動させるための条件付移動制御信号と、２つ
の移動元レジスタを示す移動元指示信号と、１つの移動
先レジスタを示す移動先指示信号と、前記条件を示す条
件指示信号を出力する命令デコーダ、前記２つの移動元
指示信号に基づいた移動元レジスタから読出されたデー
タを受け、前記条件付移動制御信号に応じて前記２つの
データをパラメータとする所定の演算を行なった後、真
または偽信号に応じて前記２つのデータのうちの一方を
前記移動先指示信号に基づいた移動先レジスタに移動さ
せる演算制御手段、および前記演算制御手段の演算結果
が前記条件指示信号に基づいた条件を満たしているか否
かテストし、該テスト結果に応じて前記真または偽信号
を出力するテスト手段を備えたことを特徴としている。

【００２９】また、請求項１１のマイクロプロセッサの
前記命令情報は、前記条件に依存して２対のレジスタか
ら１対のレジスタを選択させ、該１対のレジスタ間でデ
ータを移動させるための条件付移動制御命令と、前記２
つの移動元レジスタの番号と、前記１つの移動先レジス
タの番号と、前記条件を含むこととしてもよい。

【００３０】また、請求項１１のマイクロプロセッサの
前記演算制御手段は、前記２つの移動元指示信号に基づ
いた移動元レジスタから読出されたデータを受け、前記
条件付移動制御信号に応じて前記２つのデータをパラメ
ータとする所定の演算を行なった後、前記２つのデータ
をそのまま出力させる演算器、および前記演算器から出
力された前記２つのデータを受け、前記真または偽信号
に応じて該２つのデータのうちの一方を前記移動先指示
信号に基づいた移動先レジスタに移動させるセレクタを
含むこととしてもよい。

【００３１】また、請求項１１のマイクロプロセッサの
前記演算制御手段は、前記２つの移動元指示信号に基づ
いた移動元レジスタから読出されたデータを受け、前記
条件付移動制御信号および真または偽信号に応じて前記
２つのデータのうちの一方を遮断するゲート、および前
記ゲートの出力を受け、前記条件付移動制御信号に応じ
て前記２つのデータをパラメータとする所定の演算を行
なった後、前記真または偽信号に応じて前記ゲートから
出力されたデータを前記移動先指示信号に基づいた移動
先レジスタに移動させる演算器を含むこととしてもよ
い。

【００３２】また、請求項１５の発明のマイクロプロセ
ッサは、プログラムメモリのアドレスをプログラムカウ
ンタにより指定して命令情報を読出し、その命令情報を
デコードし、その命令情報に基づいて演算を実行するマ
イクロプロセッサにおいて、それぞれの間でデータの移
動が可能な複数のレジスタを含むレジスタファイル、前
記命令情報をデコードして、条件に依存して２対のレジ
スタから１対のレジスタを選択させ、該１対のレジスタ
間でデータを移動させるための条件付移動制御信号と、
２つの移動元レジスタを示す移動元指示信号と、２つの
移動先レジスタを示す移動先指示信号と、前記条件を示
す条件指示信号を出力する命令デコーダ、真または偽信
号に応じて、前記２つの移動先指示信号のうちの一方を
選択する第１のセレクタ、前記２つの移動元指示信号に
基づいた移動元レジスタから読出されたデータを受け、
前記条件付移動制御信号に応じて前記２つのデータをパ
ラメータとする所定の演算を行なった後、真または偽信
号に応じて前記２つのデータのうちの一方を前記第１の
セレクタによって選択された移動先指示信号に基づいた
移動先レジスタに移動させる演算制御手段、および前記
演算制御手段の演算結果が前記条件指示信号に基づいた
条件を満たしているか否かテストし、該テスト結果に応
じて前記真または偽信号を出力するテスト手段を備えた
ことを特徴としている。

【００３３】また、請求項１５のマイクロプロセッサの
前記命令情報は、前記条件に依存して２対のレジスタか
ら１対のレジスタを選択させ、該１対のレジスタ間でデ
ータを移動させるための条件付移動制御命令と、前記２
つの移動元レジスタの番号と、前記２つの移動先レジス
タの番号と、前記条件を含むこととしてもよい。

【００３４】また、請求項１５のマイクロプロセッサの
前記演算制御手段は、前記２つの移動元指示信号に基づ
いた移動元レジスタから読出されたデータを受け、前記
条件付移動制御信号に応じて前記２つのデータをパラメ
ータとする所定の演算を行なった後、前記２つのデータ
をそのまま出力させる演算器、および前記演算器から出
力された前記２つのデータを受け、前記真または偽信号
に応じて該２つのデータのうちの一方を前記第１のセレ
クタによって選択された移動先指示信号に基づいた移動
先レジスタに移動させる第２のセレクタを含むこととし
てもよい。

【００３５】また、請求項１５のマイクロプロセッサの
前記演算制御手段は、前記２つの移動元指示信号に基づ
いた移動元レジスタから読出されたデータを受け、前記
条件付移動制御信号および真または偽信号に応じて前記
２つのデータのうちの一方を遮断するゲート、および前
記ゲートの出力を受け、前記条件付移動制御信号に応じ
て前記２つのデータをパラメータとする所定の演算を行
なった後、前記真または偽信号に応じて前記ゲートから
出力されたデータを前記第１のセレクタによって選択さ
れた移動先指示信号に基づいた移動先レジスタに移動さ
せる演算器を含むこととしてもよい。

【００３６】

【作用】この発明の第１のマイクロプロセッサにあって
は、命令デコーダは、複数移動制御信号と、複数対の移
動元および移動先指示信号とを出力する。応じて、演算
制御手段は、複数の移動元指示信号に基づいた複数の移
動元レジスタのデータを、複数の移動先指示信号に基づ
いた複数の移動先レジスタにそのまま移動させる。した
がって、複数の移動操作を同時に実行できる。

【００３７】また、この発明の第２のマイクロプロセッ
サにあっては、命令デコーダは、条件付移動制御信号
と、複数対の移動元および移動先指示信号と、条件指示
信号とを出力する。応じて、演算制御手段は、１対の移
動元および移動先指示信号を選択し、移動元指示信号に
基づいた移動元レジスタのデータを、移動先指示信号に
基づいた移動先レジスタに移動させる。したがって、複
数の移動操作のうちの１つを条件によって選択し実行で
きる。

【００３８】

【実施例】

「実施例１」図１は請求項１の発明の一実施例によるマ
イクロプロセッサＡのハードウエア構成を示すブロック
図である。このマイクロプロセッサＡにあっては、ＡＬ
Ｕ１２は、２つの出力ｒｅｓｕｌｔ１，ｒｅｓｕｌｔ２
を持つ。ｒｅｓｕｌｔ１は、従来のＡＬＵ２の出力と同
じであるが、ｒｅｓｕｌｔ２は、単純に、入力の１つｓ
２をそのまま出力する。レジスタ・ファイル１１は、従
来と同じく２つのレジスタの値Ｓ１，Ｓ２を読出すが、
２つのレジスタに書込むことができる。命令デコーダ４
は、２つの移動元レジスタを示す信号ｓｒｅｇ１，ｓｒ
ｅｇ２と、２つの移動先レジスタを示す信号ｄｒｅｇ
１，ｄｒｅｇ２をレジスタ・ファイル１１に与える。そ
の他の構成は図１８に示した従来のマイクロプロセッサ
Ｅと同じであるので説明は省略される。

【００３９】このようなマイクロプロセッサＡは、２つ
の移動操作を同時に実行することができる。２つの移動
操作を実行させるための命令コード５１は、図２に示す
ように、５つのフィールドを含む。たとえば、２つの移
動操作ｒ２＝ｒ１，ｒ４＝ｒ３を同時に実行させる場
合、ｏｐフィールドには、２つの移動操作を表わすコー
ドが入る。ｄｓｔ１フィールドおよびｄｓｔ２フィール
ドには、移動先のレジスタの番号すなわち２および４を
表わすコード入る。ｓｒｃ１フィールドおよびｓｒｃ２
フィールドには、移動元のレジスタの番号すなわち１お
よび３を表わすコードが入る。

【００４０】図３は図１に示したマイクロプロセッサＡ
のＡＬＵ１２の構成を示すブロック図である。このＡＬ
Ｕ１２は、図１８に示した従来のマイクロプロセッサＥ
のＡＬＵ２と、ＡＮＤゲート６１と、インバータゲート
６２とを含む。一方の移動元レジスタからのデータｓ１
は、ＡＬＵ２に与えられる。もう一方の移動元レジスタ
からのデータｓ２は、ｒｅｓｕｌｔ２として直接出力さ
れるとともに、ＡＮＤゲート６１の一方入力ノードに入
力される。命令デコーダ４からの「２つの移動操作を指
示する信号」は、ＡＬＵ２に与えられるとともに、イン
バータゲート６２を介してＡＮＤゲート６１の他方入力
ノードに与えられる。ＡＮＤゲート６１の出力はＡＬＵ
２に与えられる。ＡＬＵ２は、ｒｅｓｕｌｔ１を出力す
る。「２つの移動操作を指示する信号」が１になると、
インバータゲート６２の出力は０となり、ＡＮＤゲート
６１の出力は０になる。ＡＬＵ２は、「２つの移動操作
を指示する信号」に応答して、２つの入力ｓ１，ｓ２を
加算して出力する。したがって、ｒｅｓｕｌｔ１にはｓ
１がそのまま出力され、ｒｅｓｕｌｔ２にはｓ２がその
まま出力される。

【００４１】図４は図１に示したマイクロプロセッサＡ
のＡＬＵ１２の他の構成を示すブロック図である。この
ＡＬＵ１２は、図１８に示した従来のマイクロプロセッ
サＥのＡＬＵ２と、セレクタ３１とを含む。ＡＬＵ２
は、２つの移動元レジスタからのデータｓ１，ｓ２を受
ける。セレクタ３１は、一方の移動元レジスタからのデ
ータｓ１とＡＬＵ２の出力とを受ける。また、もう一方
の移動元レジスタからのデータｓ２はｒｅｓｕｌｔ２と
してそのまま出力される。セレクタ３１は、「２つの移
動操作を指示する信号」が０のときはＡＬＵ２の出力を
ｒｅｓｕｌｔ１として出力し、「２つの移動操作を指示
する信号」が１となったときは一方の移動元レジスタか
らのデータｓ１をｒｅｓｕｌｔ１として出力する。した
がって、「２つの移動操作を指示する信号」が１となっ
たときは、Ｓ１がｒｅｓｕｌｔ１としてそのまま出力さ
れ、Ｓ２がｒｅｓｕｌｔ２としてそのまま出力される。

【００４２】次に、動作について説明する。命令デコー
ダ４は、２つの移動元レジスタを示す信号ｓｒｅｇ１，
ｓｒｅｇ２をレジスタ・ファイル１に与え、それらのレ
ジスタの値ｓ１，ｓ２をＡＬＵ１２に出力させる。ま
た、命令デコーダ４は、ＡＬＵ１２に「２つの移動操作
を指示する信号」を出力して、レジスタ・ファイル１１
から入力されたｓ１，ｓ２をｒｅｓｕｌｔ１，ｒｅｓｕ
ｌｔ２としてそのまま出力させる。また、命令デコーダ
４は、ＡＬＵ１２の出力ｒｅｓｕｌｔ１，ｒｅｓｕｌｔ
２を移動させる移動先レジスタを示す信号ｄｒｅｇ１，
ｄｒｅｇ２をレジスタ・ファイル１１に与え、ＡＬＵ１
２の出力ｒｅｓｕｌｔ１，ｒｅｓｕｌｔ２をそれらのレ
ジスタに書込ませる。

【００４３】次に、図１のマイクロプロセッサＡと同様
の構成で、ＡＬＵ１２が２つ存在し、レジスタ・ファイ
ル１１から４つのレジスタの内容を読出すことができ、
４つのレジスタに書込むことができるマイクロプロセッ
サを仮定する。また、このマイクロプロセッサは、演算
命令を１サイクル、ロード命令を２サイクル、分岐命令
を１サイクルで実行でき、２つの演算命令と、１つのロ
ード命令と、１つの分岐命令のうち、２つの命令を同時
にできるものとする。図５は仮定したマイクロプロセッ
サによって実行されるプログラムを示す図である。この
プログラムは９つの命令ｉ１，ｉ５１；ｉ２，ｉ６１；
ｉ３，ｉ７１；ｉ４；ｉ５２−６２，ｉ７２を含み、５
サイクルで実行される。。命令ｉ１，ｉ２，ｉ３，ｉ
４，ｉ５２−６２は仮定した２つのＡＬＵ１２のうちの
一方のＡＬＵ１２で実行され、命令ｉ５１，ｉ６１，ｉ
７１，ｉ７２はもう一方のＡＬＵ１２で実行される。命
令ｉ１，ｉ５１；ｉ２，ｉ６１；ｉ３，ｉ７１；ｉ４は
図２１で示したプログラムと同じであるので説明は省略
される。

【００４４】命令ｉ５２−６２の（ｒ３＝ｒ１０；ｒ６
＝ｒ１１；）は、２つの移動操作を同時に実行する命令
を表しており、第１０番目のレジスタｒ１０の内容を第
３番目のレジスタｒ３に移動すると同時に、第１１番目
のレジスタｒ１１の内容を第６番目のレジスタｒ６に移
動する命令を表している。この命令ｉ５２−６２と命令
ｉ７２は１つのサイクルで同時に実行される。したがっ
て、図２１のプログラムに比べてさらに１サイクル短く
なっている。

【００４５】この実施例のマイクロプロセッサＡにおい
ては、命令デコーダ４は、「２つの移動操作を指示する
信号」、２つの移動元レジスタを示す信号ｓｒｅｇ１，
ｓｒｅｇ２、および２つの移動先レジスタを示す信号ｄ
ｒｅｇ１，ｄｒｅｇ２を出力する。レジスタ・ファイル
１１は、信号ｓｒｅｇ１，ｓｒｅｇ２に応じたレジスタ
の値ｓ１，ｓ２を出力する。ＡＬＵ２は、ｓ１，ｓ２を
ｒｅｓｕｌｔ１，ｒｅｓｕｌｔ２としてそのまま出力さ
せる。レジスタ・ファイル１１は、ｒｅｓｕｌｔ１，ｒ
ｅｓｕｌｔ２を信号ｄｒｅｇ１，ｄｒｅｇ２に応じたレ
ジスタに書込む。したがって、２つの移動操作を１つの
ＡＬＵ１２で同時に実行できる。ＡＬＵ１２が２つ存在
し、レジスタ・ファイル１１から４つのレジスタの内容
を読出すことができ、４つのレジスタに書込むことがで
きるマイクロプロセッサを仮定すれば、図２１に示した
プログラムの３つの命令ｉ５２，ｉ６２，ｉ７２を１サ
イクルで実行でき、レジスタ・リネーミングを活用でき
る。「実施例２」実施例１では、移動先のレジスタの指定を
命令コード５１内で行なっていたので、従来の命令コー
ド５６に比べて、命令コード５１のフィールドが１つ多
いという欠点があった。本実施例では、この欠点をなく
すため、２つの移動操作を次のルールで行なうこととす
る。すなわち、レジスタｒｘ，ｒｙからは、それぞれレ
ジスタｒｆ（ｘ，ｍ），レジスタｒｆ（ｙ，ｍ）にしか
データ移動できないこととする。ただし、ｆはハードウ
エアで規定された関数であり、ｍは命令コードで指定す
る定数である。

【００４６】命令コード５２は、図６に示すように、４
つのフィールドを含む。ｏｐフィールドには、２つの移
動操作を表わすコードが入る。ｍｏｄｉｆｉｅｒフィー
ルドには、定数ｍを表わすコードが入る。ｓｒｃ１フィ
ールドおよびｓｒｃ２フィールドには、ＡＬＵ１２での
演算で使用されるレジスタの番号を表わすコードが入
る。たとえば、関数ｆを排他的論理和としたとき、レジ
スタｒ２をレジスタｒ１０に移動するためには、定数ｍ
を８にする。この場合、同時に行なうことが許される移
動操作に使用されるレジスタは限られ、たとえばレジス
タｒ５はｒ１３にしか移動できない。

【００４７】

【数１】

【００４８】レジスタ・リネーミングでは、このルール
に合うように、移動する命令の書込レジスタを変更す
る。たとえば、上記の例と同様、関数ｆを排他的論理和
とし、図２０のプログラムで命令ｉ５，ｉ６を分岐命令
より先に実行することを決めた場合、次式を満たす
ｘ，ｙで、レジスタｒｘ，ｒｙが同時に空きレジスタ
（プログラムがＬ２に移行してもＬ３に移行しても参照
されないレジスタ）となる定数ｍを見つける。

【００４９】

【数２】

【００５０】たとえば、ｘ＝１１，ｙ＝１４，ｍ＝８は
上式を満たし、レジスタｒ１１，ｒ１４が空きレジ
スタであれば、ｒ１１，ｒ１４をレジスタｒ３，ｒ６の
リネーム用レジスタとして使用する。

【００５１】図７は上述した移動操作を含む命令を実行
するためのプログラムを示す図である。このプログラム
は９つの命令ｉ１，ｉ５３；ｉ２，ｉ６３；ｉ３，ｉ７
３；ｉ４；ｉ５４−６４，ｉ７４を含み、５サイクルで
実行される。命令ｉ５３，ｉ６３，ｉ５４−６４以外は
図５に示したプログラムと同じであるので説明は省略さ
れる。命令ｉ５３においてはレジスタｒ４とレジスタｒ
５の加算結果が、リネーム用レジスタとして予め定めら
れたレジスタｒ１１に格納される。命令ｉ６３において
はレジスタｒ１０とレジスタｒ７の内容の加算結果が、
リネーム用レジスタとして予め定められたレジスタｒ１
４に格納される。命令ｉ５４−６４においてはレジスタ
ｒ１１の内容がレジスタｒ３に移動され、レジスタｒ１
４の内容がレジスタｒ６に移動される。ただし、レジス
タｒ３，ｒ６の番号３，６は、レジスタｒ１１，ｒ１４
の番号１１，１４から演算された値である。

【００５２】図８は上述した演算を行なう命令デコーダ
４の構成を示すブロック図である。この命令デコーダ４
は、２つの演算部２０，２１を含む。演算部２０は、演
算ｄｒｅｇ１＝ｆ（ｓｒｃ１，ｍｏｄｉｆｉｅｒ）を実
行する。また、演算部２１は、演算ｄｒｅｇ２＝ｆ（ｓ
ｒｃ２，ｍｏｄｉｆｉｅｒ）を実行する。すなわち、演
算部２０は、命令コード５２のｍｏｄｉｆｉｅｒ領域及
びｓｒｃｌ領域の定数ｍ（上述の実施例では８）を表わ
すコード及び移動元のレジスタのレジスタ番号（上述の
例では１１）を表わすコードを受け、移動先のレジスタ
のレジスタ番号（上述の例ではレジスタ番号が３のレジ
スタ）を示す信号ｄｒｅｇ１を出力する。演算部２１
は、命令コード５２のｍｏｄｉｆｉｅｒ領域及びｓｒｃ
ｌ領域の定数ｍを表わすコード及び移動元のレジスタの
レジスタ番号（上述の例では１４）を表わすコードを受
けて、移動先のレジスタ（上述の例ではレジスタ番号が
６のレジスタ）を示す信号ｄｒｅｇ２を出力する。ま
た、ｓｒｃｌフィールド及びｓｒｃ２フィールドの移動
元のレジスタのレジスタ番号を表わすコードは従来と同
様にそのままデコードされ、移動元のレジスタ（上述の
例ではレジスタ番号が１１及び１４のレジスタ）を示す
信号ｓｒｅｇ１，ｓｒｅｇ２となる。

【００５３】この実施例においては、移動元レジスタの
番号を表わすコードと定数ｍを表わすコードから移動元
レジスタの番号を示す信号ｓｒｅｇ１，ｓｒｅｇ２、お
よび移動先レジスタの番号を示す信号ｄｒｅｇ１，ｄｒ
ｅｇ２を演算するので、従来の命令コード５６と同じフ
ィールド数の命令コード５２で２つの移動操作を命令で
きる。

【００５４】なお、この実施例では移動元のレジスタの
レジスタ番号を表わすコードおよび定数ｍｏｄｉｆｉｅ
ｒを表わすコードから移動先のレジスタを示す信号ｄｒ
ｅｇ１，ｄｒｅｇ２を演算することとしたが、逆に移動
先のレジスタのレジスタ番号を表わすコードおよび定数
ｍｏｄｉｆｉｅｒを表わすコードから移動元のレジスタ
を示す信号ｓｒｅｇ１，ｓｒｅｇ２を演算してもよい。
この場合命令コード５３は、図９に示すように、４つの
フィールドを含む。ｏｐフィールドには、複数の移動操
作を表わすコードが入る。ｍｏｄｉｆｉｅｒフィールド
には、定数ｍｏｄｉｆｉｅｒの値を表わすコードが入
る。ｄｓｔ１フィールドおよびｄｓｔ２フィールドに
は、移動先のレジスタのレジスタ番号を表わすコードが
入る。デコーダ４の演算部２０は、図１０に示すよう
に、命令コード５３のｍｏｄｉｆｉｅｒフィールドとｄ
ｓｔ１フィールドの内容を演算しデコードして移動元の
レジスタを示す信号ｓｒｅｇ１を出力する。また、演算
部２１は、命令コード５３のｍｏｄｉｆｉｅｒフィール
ドとｄｓｔ２フィールドの内容を演算しデコードして移
動元のレジスタを示す信号ｓｒｅｇ２を出力する。ま
た、ｄｓｔフィールドおよびｄｓｔ２フィールドの内容
はそのままデコードされて、移動先のレジスタを示す信
号ｄｒｅｇ１，ｄｒｅｇ２となる。「実施例３」図１１は請求項１０の発明の一実施例によ
るマイクロプロセッサＢのハードウエア構成を示すブロ
ック図である。このマイクロプロセッサＢは、図１で示
したマイクロプロセッサＡに２つのセレクタ３２，３３
を付加したものである。セレクタ３３は、条件テスト回
路８の出力に応じて、２つの移動先レジスタを示す信号
ｄｒｅｇ１，ｄｒｅｇ２のうちの１つを選択し、その選
択結果ｄｒｅｇをレジスタ・ファイル１に出力する。セ
レクタ３２は、条件テスト回路８の出力に応じて、ＡＬ
Ｕ１２の２つの出力ｒｅｓｕｌｔ１，ｒｅｓｕｌｔ２の
うちの１つを選択し、その選択結果ｒｅｓｕｌｔをレジ
スタ・ファイル１に出力する。

【００５５】なお、セレクタ３３を設けた結果、レジス
タ・ファイル１は図１８で示した従来のマイクロプロセ
ッサＥと同じものが用いられている。

【００５６】このマイクロプロセッサＢの命令コード５
４は、図１２に示すように、図２で示した命令コード５
１にｃｏｎｄフィールドを付加したものである。すなわ
ち、この命令コード５４は、ｏｐフィールド、ｄｓｔ１
フィールド、ｄｓｔ２フィールド、ｓｒｃ１フィール
ド、ｓｒｃ２フィールド及びｃｏｎｄフィールドを含
む。ｏｐフィールドには、条件によって移動操作を行な
う命令を表わすコードが入る。ｄｓｔ１フィールドおよ
びｄｓｔ２フィールドには、移動先のレジスタのレジス
タ番号を表わすコードが入る。ｓｒｃ１フィールドおよ
びｓｒｃ２フィールドには、移動元のレジスタのレジス
タ番号を表わすコードが入る。ｃｏｎｄフィールドに
は、条件（！＝０，＜０など）を表わすコードが入る。
コンディション・コードｃｃを参照し、もしも、ｃｏｎ
ｄフィールドのコードで表わされる条件が成立している
ときは、ｓｒｃ１フィールドのコードで表わされるレジ
スタの内容をｄｓｔ１フィールドのコードで表わされる
レジスタに移動する。条件が成立していないときは、ｓ
ｒｃ２フィールドのコードで表わされるレジスタの内容
をｄｓｔ２フィールドのコードで表わされるレジスタに
移動する。

【００５７】詳しく説明すると、条件によって移動操作
を行なう命令が実行される際、コンディション・コード
ｃｃの内容でｃｏｎｄフィールドのコードで表わされる
条件が成立するかどうかを、条件テスト回路８で評価
し、その評価結果が真であれば、セレクタ３２はｒｅｓ
ｕｌｔ１を、セレクタ３３はｄｒｅｇ１を選択し出力す
る。これにより、ｓｒｃ１フィールドのコードで表わさ
れるレジスタの内容のｄｓｔ１フィールドのコードで表
わされるレジスタへの移動が行なわれ、ｓｒｃ２フィー
ルドのコードで表わされるレジスタの内容のｄｓｔ２フ
ィールドのコードで表わされるレジスタへの移動は行な
われない。逆に、条件テスト回路８の評価結果が偽の場
合は、セレクタ３２はｒｅｓｕｌｔ２を、セレクタ３３
はｄｒｅｇ２を選択し出力し、ｓｒｃ２フィールドのコ
ードで表わされるレジスタの内容のｄｓｔ２フィールド
のコードで表わされるレジスタへの移動が行なわれ、ｓ
ｒｃ１フィールドのコードで表わされるレジスタの内容
のｄｓｔ１フィールドで示されるレジスタへの移動は行
なわれない。

【００５８】図２２で示した「レジスタｒ１とレジスタ
ｒ２の内容を比較して、大きい方をレジスタｒ４に格納
する」プログラムは、ここで示した方法を用いると、図
１３のようになる。このプログラムは２つの命令ｉ１，
ｉ９を含み、２サイクルで実行される。ｉ１にはラベル
Ｌ１が付されている。ラベルＬ４が付されている命令は
省略されている。命令ｉ１は図２２で示したプログラム
と同じであるので説明は省略される。

【００５９】命令ｉ９のｉｆ（ｃｃ＜０）ｒ４＝ｒ
１；ｅｌｓｅｒ４＝ｒ２は、コンディション・コード
ｃｃのサイン・フラグがセットされているとき、第１番
目のレジスタｒ１の内容を第４番目のレジスタｒ４に移
動し、そうでないときは第２番目のレジスタｒ２の内容
を第４番目のレジスタｒ４に移動することを表してい
る。このプログラムは２サイクルで実行でき、図２２の
場合に比べて１〜２サイクル短くなっている。

【００６０】この実施例のマイクロプロセッサＢにおい
ては、命令コード５４は、条件によって移動操作を行な
う命令を表わすコード、２対の移動元および移動先レジ
スタの番号を表わすコード、条件を表わすコードを含
み、これに応じて命令デコーダ４は、条件に応じて１対
の移動元および移動先レジスタを選択させ、両レジスタ
間で移動操作を実行させる。すなわち、２つの移動操作
のうちの１つを条件によって選択し実行できる。「実施例４」図１４は請求項７の発明の一実施例による
マイクロプロセッサＣのハードウエア構成を示すブロッ
ク図である。このマイクロプロセッサＣは、図１１で示
したマイクロプロセッサＢにおいて、移動操作の書込レ
ジスタを最初から１つに固定したものである。したがっ
て、マイクロプロセッサＢのセレクタ３３は、移動先を
選択する必要がないので、省略されている。この制限に
よって、このマイクロプロセッサＣでは、別々な移動先
を持つ２つの移動命令を１つの命令にすることはできな
いが、図１５に示すように、命令コード５５のフィール
ドをマイクロプロセッサＢの命令コード５４よりも１つ
少なくすることができる。図１３に示したプログラムで
は、命令コード５４の各フィールドは以下のようにな
る。ｏｐフィールドには、条件によって移動操作を行な
う命令を表わすコードが入る。ｄｓｔフィールドには、
移動先のレジスタのレジスタ番号すなわち４を表わすコ
ードが入る。ｓｒｃ１フィールドおよびｓｒｃ２フィー
ルドには、移動元のレジスタのレジスタ番号すなわち
１，２を表わすコードが入る。ｃｏｎｄフィールドに
は、条件すなわち＜０を表わすコードが入る。

【００６１】この実施例のマイクロプロセッサＣにおい
ては、移動先のレジスタを最初から１つに固定したの
で、図１１に示したマイクロプロセッサＢに比べハード
ウェア構成および命令コード５５の構成を簡単化でき
る。「実施例５」図１６は請求項１０の発明の他の実施例に
よるマイクロプロセッサＤのハードウエア構成を示すブ
ロック図である。このマイクロプロセッサＤは、図１１
に示したマイクロプロセッサＢにおけるＡＬＵ１２およ
びセレクタ３２をＡＬＵ２２で置換したものである。こ
のＡＬＵ２２は、条件テスト回路８の出力に応じて、出
力ｒｅｓｕｌｔを切換える。すなわち、条件テスト回路
８の出力する値が１（真）であるときはｒｅｓｕｌｔ＝
ｓ１＋０を出力し、条件テスト回路８の出力する値が０
（偽）であるときはｒｅｓｕｌｔ＝ｓ２＋０を出力す
る。

【００６２】これを実現するためには、従来のＡＬＵ２
の入力ｙ１，ｙ２を次のような論理とし、ＡＬＵ２で加
算を行なえばよい。

【００６３】

【表１】

【００６４】したがって、

【００６５】

【数３】

【００６６】となる。これを論理図で表わすと図１７の
ようになる。すなわち、ＡＬＵ２２は、ＡＬＵ２と、２
つのＡＮＤゲート７１，７２と、２つのＮＯＲゲート７
３，７４と、２つのインバータゲート７５，７６により
構成される。ＮＯＲゲート７３は、「条件テスト回路の
出力値」と、インバータ７５によって反転された「条件
付移動操作を指示する信号」を受ける。ＮＯＲゲート７
４は、インバータ７６によって反転された「条件テスト
回路の出力値」と、インバータ７５によって反転された
「条件付移動操作を指示する信号」を受ける。ＡＮＤゲ
ート７１は、一方の移動元レジスタからのデータｓ１
と、ＮＯＲゲート７３の出力を受ける。ＡＮＤゲート７
２は、もう一方の移動元レジスタのデータｓ２と、ＮＯ
Ｒゲート７４の出力を受ける。ＡＬＵ２は、ＡＮＤゲー
ト７１，７２の出力ｙ１，ｙ２を受け、レジスタファイ
ル１にｒｅｓｕｌｔを出力する。

【００６７】「条件付移動操作を指示する信号」が０の
ときは、インバータゲート７５の出力が１となり、ＮＯ
Ｒゲート７３，７４の出力は１となる。したがってＡＮ
Ｄゲート７１，７２は、移動元レジスタからのデータｓ
１，ｓ２をそのまま出力する。「条件付移動操作を指示
する信号」が１であって「条件テスト回路の出力値」が
１であるときは、ＮＯＲゲート７３の出力が１となり、
ＮＯＲゲート７４の出力が０となる。したがって、ＡＮ
Ｄゲート７１がデータｓ１を出力し、ＡＮＤゲート７２
の出力は０となる。「条件付移動操作を指示する信号」
が１であって「条件テスト回路の出力」が０であるとき
は、ＮＯＲゲート７３の出力が０となり、ＮＯＲゲート
７４の出力が１となる。したがって、ＡＮＤゲート７２
がデータｓ２をそのまま出力し、ＡＮＤゲート７１の出
力は０となる。

【００６８】ＡＬＵ２は、「条件付移動操作を指示する
信号」が０のときは通常の演算を行なう。また、「条件
付移動操作を指示する信号」が１になったときは、ＡＮ
Ｄゲート７１，７２の出力ｙ１，ｙ２を加算して出力す
る。したがって、「条件付移動操作を指示する信号」が
１である場合において、「条件テスト回路の出力値」が
１であるときはＡＬＵ２の出力はＳ１となり、「条件テ
スト回路の出力値」が０であるときはＡＬＵ２の出力は
Ｓ２となる。

【００６９】この実施例のマイクロプロセッサＤにおい
ては、従来のマイクロプロセッサＥのＡＬＵ２を用い
て、２つの移動操作のうちの１つを条件によって選択
し、実行できる。

【００７０】

【発明の効果】以上のように、この発明の第１のマイク
ロプロセッサにあっては、命令デコーダは、複数移動制
御信号と、複数対の移動元および移動先指示信号とを出
力し、演算制御手段は、複数の移動元指示信号に基づい
た複数の移動元レジスタのデータを、複数の移動先指示
信号に基づいた複数の移動先レジスタにそのまま移動さ
せる。したがって、複数の移動操作を同時に実行でき
る。特に、レジスタ・リネーミングによって生じる複数
の移動操作を一度に実行でき、レジスタ・リネーミング
による性能向上をさらに促進することができる。

【００７１】また、この発明の第２のマイクロプロセッ
サにあっては、命令デコーダは、条件付移動制御信号
と、複数対の移動元および移動先指示信号と、条件指示
信号とを出力し、演算制御手段は、１対の移動元および
移動先指示信号を選択し、移動元指示信号に基づいた移
動元レジスタのデータを、移動先指示信号に基づいた移
動先レジスタに移動させる。したがって、複数の移動操
作のうちの１つを条件によって選択し実行できる。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例によるマイクロプロ
セッサのハードウエア構成を示すブロック図である。

【図２】図１に示したマイクロプロセッサの命令コード
の構成を示すブロック図である。

【図３】図１に示したマイクロプロセッサのＡＬＵの構
成を示すブロック図である。

【図４】図１に示したマイクロプロセッサのＡＬＵの他
の構成を示すブロック図である。

【図５】図１に示したマイクロプロセッサと同様の構成
で２つの命令を並列に実行できると仮定したマイクロプ
ロセッサが実行するプログラムを示す図である。

【図６】請求項１の発明の他の実施例によるマイクロプ
ロセッサの命令コードを示すブロック図である。

【図７】図６に示した命令コードに対応する命令を含む
プログラムを示す図である。

【図８】図６に示した命令コードをデコードする命令デ
コーダの構成を示すブロック図である。

【図９】請求項１の発明のさらに他の実施例によるマイ
クロプロセッサの命令コードを示すブロック図である。

【図１０】図９に示した命令コードをデコードする命令
デコーダの構成を示すブロック図である。

【図１１】請求項１０の発明の一実施例によるマイクロ
プロセッサのハードウエア構成を示すブロック図であ
る。

【図１２】図１１に示したマイクロプロセッサの命令コ
ードの構成を示すブロック図である。

【図１３】図１２に示した命令コードに対応する命令を
含むプログラムを示す図である。

【図１４】請求項７の発明の一実施例によるマイクロプ
ロセッサのハードウエア構成を示すブロック図である。

【図１５】図１４に示したマイクロプロセッサの命令コ
ードの構成を示すブロック図である。

【図１６】請求項１０の発明の他の実施例によるマイク
ロプロセッサのハードウエア構成を示すブロック図であ
る。

【図１７】図１６に示したマイクロプロセッサのＡＬＵ
の構成を示すブロック図である。

【図１８】従来のマイクロプロセッサのハードウエア構
成を示すブロック図である。

【図１９】図１８に示したマイクロプロセッサの命令コ
ードの構成を示すブロック図である。

【図２０】図１８に示したマイクロプロセッサと同様の
構成で２つの命令を並列に実行できると仮定したマイク
ロプロセッサが実行するプログラムを示す図である。

【図２１】図１８に示したマイクロプロセッサと同様の
構成で２つの命令を並列に実行できると仮定したマイク
ロプロセッサが実行するレジスタ・リネーミングを用い
たプログラムを示す図である。

【図２２】図１８に示したマイクロプロセッサと同様の
構成で２つの命令を並列に実行できると仮定したマイク
ロプロセッサのさらに他のプログラムを示す図である。

【符号の説明】

１，１１レジスタ・ファイル２，１２，２２ＡＬＵ３命令レジスタ４命令デコーダ５プログラム・カウンタ６プログラムメモリ７コンディション・コードを格納するレジスタ８条件テスト回路３１，３２，３３セレクタ５１，５２，５３，５４，５５，５６命令コードｄｒｅｇ，ｄｒｅｇ１，ｄｒｅｇ２移動先のレジスタ
を示す信号ｓｒｅｇ１，ｓｒｅｇ２移動元のレジスタを示す信号

Claims

【特許請求の範囲】

【請求項１】プログラムメモリのアドレスをプログラ
ムカウンタにより指定して命令情報を読出し、その命令
情報をデコードし、その命令情報に基づいて演算を実行
するマイクロプロセッサにおいて、それぞれの間でデータの移動が可能な複数のレジスタを
含むレジスタファイル、前記命令情報をデコードして、複数対のレジスタ間でデ
ータを移動させるための複数移動制御信号と、複数対の
移動元および移動先レジスタを示す移動元および移動先
指示信号を出力する命令デコーダ、および前記複数移動
制御信号に応じて、前記複数の移動元指示信号に基づい
た複数の移動元レジスタから読出されたデータの各々
を、前記複数の移動先指示信号に基づいた複数の移動先
レジスタに移動させる演算制御手段を備えたことを特徴
とする、マイクロプロセッサ。
【請求項２】前記命令情報は、前記複数対のレジスタ
間でデータを移動させるための複数移動制御命令と、複
数の移動元レジスタの番号と、それと同数の移動先レジ
スタの番号を含むことを特徴とする、請求項１に記載の
マイクロプロセッサ。
【請求項３】前記命令情報は、前記複数対のレジスタ
間でデータを移動させるための複数移動制御命令と、前
記複数の移動元レジスタの番号と、１つの定数を含み、前記命令デコーダは、前記複数の移動元レジスタの番号
と前記１つの定数から前記複数の移動先レジスタの番号
を演算することを特徴とする、請求項１に記載のマイク
ロプロセッサ。
【請求項４】前記命令情報は、前記複数対のレジスタ
間でデータを移動させるための複数移動制御命令と、前
記複数の移動先レジスタの番号と、１つの定数を含み、前記命令デコーダは、前記複数の移動先レジスタの番号
と前記１つの定数から前記複数の移動元レジスタの番号
を演算することを特徴とする、請求項１に記載のマイク
ロプロセッサ。
【請求項５】前記演算制御手段は、前記複数移動制御信号に応じて、前記複数の移動元指示
信号に基づいた複数の移動元レジスタから読出されたデ
ータのうちの１つを除く他のデータを遮断するゲート、前記ゲートによって遮断されなかった１つのデータを受
け、該データが読出された移動元レジスタに対応する移
動先レジスタに該データを移動させる演算器、および前
記ゲートによって遮断される前記他のデータの各々を、
各データが読出された移動元レジスタに対応する移動先
レジスタに移動させる出力端を備えたことを特徴とす
る、請求項１ないし４のいずれかに記載のマイクロプロ
セッサ。
【請求項６】前記演算制御手段は、前記命令情報に基づいた演算を実行する演算器、前記演算器の出力と前記複数のレジスタから読出された
データのうちの１つのデータを受け、前記複数移動制御
信号に応じて、前記１つのデータを該データが読出され
た移動元レジスタに対応する移動先レジスタに移動させ
るセレクタ、および前記複数の移動元レジスタから読出
されたデータのうち前記セレクタに入力される１つを除
く他のデータの各々を、各データが読出された移動元レ
ジスタに対応する移動先レジスタに移動させる出力端を
備えたことを特徴とする、請求項１ないし４のいずれか
に記載のマイクロプロセッサ。
【請求項７】プログラムメモリのアドレスをプログラ
ムカウンタにより指定して命令情報を読出し、その命令
情報をデコードし、その命令情報に基づいて演算を実行
するマイクロプロセッサにおいて、それぞれの間でデータの移動が可能な複数のレジスタを
含むレジスタファイル、前記命令情報をデコードして、条件に依存して複数対の
レジスタから１対のレジスタを選択させ、該１対のレジ
スタ間でデータを移動させるための条件付移動制御信号
と、複数対の移動元および移動先レジスタを示す移動元
および移動先指示信号と、前記条件を示す条件指示信号
を出力する命令デコーダ、および前記条件付移動制御信
号と前記条件指示信号に応じて、前記複数対の移動元お
よび移動先指示信号から１対の信号を選択し、該移動元
指示信号に基づいた移動元レジスタから読出されたデー
タを、該移動先指示信号に基づいた移動先レジスタに移
動させる演算制御手段を備えたことを特徴とする、マイ
クロプロセッサ。
【請求項８】前記命令情報は、前記条件に依存して複
数対のレジスタから１対のレジスタを選択させ、該１対
のレジスタ間でデータを移動させるための条件付移動制
御命令と、前記複数の移動元レジスタの番号と、それと
同数の移動先レジスタの番号と、前記条件を含むことを
特徴とする、請求項７に記載のマイクロプロセッサ。
【請求項９】前記命令情報は、前記条件に依存して複
数対のレジスタから１対のレジスタを選択させ、該１対
のレジスタ間でデータを移動させるための条件付移動制
御命令と、前記複数の移動元レジスタの番号と、前記１
つの移動先レジスタの番号と、前記条件を含むことを特
徴とする、請求項７に記載のマイクロプロセッサ。
【請求項１０】前記命令情報は、前記条件に依存して
複数対のレジスタから１対のレジスタを選択させ、該１
対のレジスタ間でデータを移動させるための条件付移動
制御命令と、前記１つの移動元レジスタの番号と、前記
複数の移動先レジスタの番号と、前記条件を含むことを
特徴とする、請求項７に記載のマイクロプロセッサ。
【請求項１１】プログラムメモリのアドレスをプログ
ラムカウンタにより指定して命令情報を読出し、その命
令情報をデコードし、その命令情報に基づいて演算を実
行するマイクロプロセッサにおいて、それぞれの間でデータの移動が可能な複数のレジスタを
含むレジスタファイル、前記命令情報をデコードして、条件に依存して２対のレ
ジスタから１対のレジスタを選択させ、該１対のレジス
タ間でデータを移動させるための条件付移動制御信号
と、２つの移動元レジスタを示す移動元指示信号と、１
つの移動先レジスタを示す移動先指示信号と、前記条件
を示す条件指示信号を出力する命令デコーダ、前記２つの移動元指示信号に基づいた移動元レジスタか
ら読出されたデータを受け、前記条件付移動制御信号に
応じて前記２つのデータをパラメータとする所定の演算
を行なった後、真または偽信号に応じて前記２つのデー
タのうちの一方を前記移動先指示信号に基づいた移動先
レジスタに移動させる演算制御手段、および前記演算制
御手段の演算結果が前記条件指示信号に基づいた条件を
満たしているか否かテストし、該テスト結果に応じて前
記真または偽信号を出力するテスト手段を備えたことを
特徴とする、マイクロプロセッサ。
【請求項１２】前記命令情報は、前記条件に依存して
２対のレジスタから１対のレジスタを選択させ、該１対
のレジスタ間でデータを移動させるための条件付移動制
御命令と、前記２つの移動元レジスタの番号と、前記１
つの移動先レジスタの番号と、前記条件を含むことを特
徴とする、請求項１１に記載のマイクロプロセッサ。
【請求項１３】前記演算制御手段は、前記２つの移動元指示信号に基づいた移動元レジスタか
ら読出されたデータを受け、前記条件付移動制御信号に
応じて前記２つのデータをパラメータとする所定の演算
を行なった後、前記２つのデータをそのまま出力させる
演算器、および前記演算器から出力された前記２つのデ
ータを受け、前記真または偽信号に応じて該２つのデー
タのうちの一方を前記移動先指示信号に基づいた移動先
レジスタに移動させるセレクタを含むことを特徴とす
る、請求項１１または１２に記載のマイクロプロセッ
サ。
【請求項１４】前記演算制御手段は、前記２つの移動元指示信号に基づいた移動元レジスタか
ら読出されたデータを受け、前記条件付移動制御信号お
よび真または偽信号に応じて前記２つのデータのうちの
一方を遮断するゲート、および前記ゲートの出力を受
け、前記条件付移動制御信号に応じて前記２つのデータ
をパラメータとする所定の演算を行なった後、前記真ま
たは偽信号に応じて前記ゲートから出力されたデータを
前記移動先指示信号に基づいた移動先レジスタに移動さ
せる演算器を含むことを特徴とする、請求項１１または
１２に記載のマイクロプロセッサ。
【請求項１５】プログラムメモリのアドレスをプログ
ラムカウンタにより指定して命令情報を読出し、その命
令情報をデコードし、その命令情報に基づいて演算を実
行するマイクロプロセッサにおいて、それぞれの間でデータの移動が可能な複数のレジスタを
含むレジスタファイル、前記命令情報をデコードして、条件に依存して２対のレ
ジスタから１対のレジスタを選択させ、該１対のレジス
タ間でデータを移動させるための条件付移動制御信号
と、２つの移動元レジスタを示す移動元指示信号と、２
つの移動先レジスタを示す移動先指示信号と、前記条件
を示す条件指示信号を出力する命令デコーダ、真または偽信号に応じて、前記２つの移動先指示信号の
うちの一方を選択する第１のセレクタ、前記２つの移動元指示信号に基づいた移動元レジスタか
ら読出されたデータを受け、前記条件付移動制御信号に
応じて前記２つのデータをパラメータとする所定の演算
を行なった後、真または偽信号に応じて前記２つのデー
タのうちの一方を前記第１のセレクタによって選択され
た移動先指示信号に基づいた移動先レジスタに移動させ
る演算制御手段、および前記演算制御手段の演算結果が
前記条件指示信号に基づいた条件を満たしているか否か
テストし、該テスト結果に応じて前記真または偽信号を
出力するテスト手段を備えたことを特徴とする、マイク
ロプロセッサ。
【請求項１６】前記命令情報は、前記条件に依存して
２対のレジスタから１対のレジスタを選択させ、該１対
のレジスタ間でデータを移動させるための条件付移動制
御命令と、前記２つの移動元レジスタの番号と、前記２
つの移動先レジスタの番号と、前記条件を含むことを特
徴とする、請求項１５に記載のマイクロプロセッサ。
【請求項１７】前記演算制御手段は、前記２つの移動元指示信号に基づいた移動元レジスタか
ら読出されたデータを受け、前記条件付移動制御信号に
応じて前記２つのデータをパラメータとする所定の演算
を行なった後、前記２つのデータをそのまま出力させる
演算器、および前記演算器から出力された前記２つのデ
ータを受け、前記真または偽信号に応じて該２つのデー
タのうちの一方を前記第１のセレクタによって選択され
た移動先指示信号に基づいた移動先レジスタに移動させ
る第２のセレクタを含むことを特徴とする、請求項１５
または１６に記載のマイクロプロセッサ。
【請求項１８】前記演算制御手段は、前記２つの移動元指示信号に基づいた移動元レジスタか
ら読出されたデータを受け、前記条件付移動制御信号お
よび真または偽信号に応じて前記２つのデータのうちの
一方を遮断するゲート、および前記ゲートの出力を受
け、前記条件付移動制御信号に応じて前記２つのデータ
をパラメータとする所定の演算を行なった後、前記真ま
たは偽信号に応じて前記ゲートから出力されたデータを
前記第１のセレクタによって選択された移動先指示信号
に基づいた移動先レジスタに移動させる演算器を含むこ
とを特徴とする、請求項１５または１６に記載のマイク
ロプロセッサ。