JPH0821233B2 - 画像メモリおよび画像メモリからデータを読み出す方法 - Google Patents
画像メモリおよび画像メモリからデータを読み出す方法Info
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- JPH0821233B2 JPH0821233B2 JP2062035A JP6203590A JPH0821233B2 JP H0821233 B2 JPH0821233 B2 JP H0821233B2 JP 2062035 A JP2062035 A JP 2062035A JP 6203590 A JP6203590 A JP 6203590A JP H0821233 B2 JPH0821233 B2 JP H0821233B2
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- memory array
- serial access
- data
- serial
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は画像メモリに関するものである。
（従来の技術） エンジニアリングワークステーション（EWS）やコン
ピュータグラフィックス（CG）等の高速データ処理及び
その表示に適したメモリとして、近年デュアルポートビ
デオRAM（以下、DPRAMともいう）が注目されている。こ
のDPRAMは、ランダムアクセス可能なメモリアレイ（例
えばDRAM）を有しているランダムアクセスポート（以
下、RAMポートともいう）と、このRAMポートとは非同期
的に巡回的にシリアルアクセスされるシリアルアクセス
メモリを有しているシリアルアクセスポート（以下、SA
Mポートともいう）を備えている。DPRAMにおいては、RA
MポートとSAMポートとの間でデータを転送するのでこの
転送サイクル時のみRAMポートとSAMポートの間でタイミ
ングを同期させる必要がある。この転送サイクルにおけ
るタイミングを第６図を参照して説明する。RAMポート
のメモリアレイ１のある行Ｒのデータを、シリアルアク
セスを間断なく行っているSAMポートのシリアルアクセ
スメモリ２に転送する場合（第６図（ａ）参照）、▲
▼が立下がる前に転送を制御する外部信号▲▼
を立下げる（第６図（ｂ）の時刻T1参照）。
ピュータグラフィックス（CG）等の高速データ処理及び
その表示に適したメモリとして、近年デュアルポートビ
デオRAM（以下、DPRAMともいう）が注目されている。こ
のDPRAMは、ランダムアクセス可能なメモリアレイ（例
えばDRAM）を有しているランダムアクセスポート（以
下、RAMポートともいう）と、このRAMポートとは非同期
的に巡回的にシリアルアクセスされるシリアルアクセス
メモリを有しているシリアルアクセスポート（以下、SA
Mポートともいう）を備えている。DPRAMにおいては、RA
MポートとSAMポートとの間でデータを転送するのでこの
転送サイクル時のみRAMポートとSAMポートの間でタイミ
ングを同期させる必要がある。この転送サイクルにおけ
るタイミングを第６図を参照して説明する。RAMポート
のメモリアレイ１のある行Ｒのデータを、シリアルアク
セスを間断なく行っているSAMポートのシリアルアクセ
スメモリ２に転送する場合（第６図（ａ）参照）、▲
▼が立下がる前に転送を制御する外部信号▲▼
を立下げる（第６図（ｂ）の時刻T1参照）。
次に、通常のRAMサイクルと同様にローアドレス及び
カラムアドレスをそれぞれ▲▼及び▲▼の
立下がり（第６図（ｂ）の時刻T2及びT3参照）に同期し
て与えるが、通常のRAMサイクルとは異なり、ローアド
レスは転送すべきメモリアレイ１の行を示し、カラムア
ドレスは転送完了後の新しいシリアルサイクルを始める
位置となるTAPアドレスを示している。そして、信号▲
▼が立下がる時に外部信号▲▼が“L"レベル
であれば転送サイクルに入り、外部信号▲▼が立上
がった次のシリアルサイクル（第６図（ｂ）の時刻T6参
照）から転送されたデータをTAPアドレスを先頭にして
出力する。外部信号▲▼立上げタイミング（時刻
T5）は、シリアルクロック信号SCの立上げ時刻T4から次
の立上げ（時刻T6）までの間に行う必要が有り、その時
間間隔t1（＝T5−T4）およびt2（＝T6−T5）に制限があ
る。そしてシリアルクロック信号SCのサイクルタイムは
30〜40nsecであるため、時間間隔t1，t2に対する制約は
応用する上においてきついものである。そこで、これを
緩和するためにスプリット転送方式が考えられた。
カラムアドレスをそれぞれ▲▼及び▲▼の
立下がり（第６図（ｂ）の時刻T2及びT3参照）に同期し
て与えるが、通常のRAMサイクルとは異なり、ローアド
レスは転送すべきメモリアレイ１の行を示し、カラムア
ドレスは転送完了後の新しいシリアルサイクルを始める
位置となるTAPアドレスを示している。そして、信号▲
▼が立下がる時に外部信号▲▼が“L"レベル
であれば転送サイクルに入り、外部信号▲▼が立上
がった次のシリアルサイクル（第６図（ｂ）の時刻T6参
照）から転送されたデータをTAPアドレスを先頭にして
出力する。外部信号▲▼立上げタイミング（時刻
T5）は、シリアルクロック信号SCの立上げ時刻T4から次
の立上げ（時刻T6）までの間に行う必要が有り、その時
間間隔t1（＝T5−T4）およびt2（＝T6−T5）に制限があ
る。そしてシリアルクロック信号SCのサイクルタイムは
30〜40nsecであるため、時間間隔t1，t2に対する制約は
応用する上においてきついものである。そこで、これを
緩和するためにスプリット転送方式が考えられた。
このスプリット転送方式を第７図を参照して説明す
る。スプリット転送方式が用いられるSAMポートのシリ
アルアクセスメモリ２は第７図（ａ）に示すようにSAM
（Ｌ）とSAM（Ｕ）の２つに分けられている。この分割
されたSAM（Ｌ）とSAM（Ｕ）はRAPアドレスの最上位ビ
ット（以下、MSBともいう）の“0"と“1"にそれぞれ対
応しており、それぞれ独立にデータ転送を行うことがで
きる。今、SAM（Ｌ）がシリアルアクセスを受けている
ときに転送サイクルが生じてRAMポートのメモリアレイ
の行Ｒの転送を行う場合を考える。ローアドレスが行Ｒ
を表すことは第６図の場合と同様であるがTAPアドレス
のMSBは無視されてシリアルアクセスを受けていない側
のMSB（今の場合“1"）にセットされる。
る。スプリット転送方式が用いられるSAMポートのシリ
アルアクセスメモリ２は第７図（ａ）に示すようにSAM
（Ｌ）とSAM（Ｕ）の２つに分けられている。この分割
されたSAM（Ｌ）とSAM（Ｕ）はRAPアドレスの最上位ビ
ット（以下、MSBともいう）の“0"と“1"にそれぞれ対
応しており、それぞれ独立にデータ転送を行うことがで
きる。今、SAM（Ｌ）がシリアルアクセスを受けている
ときに転送サイクルが生じてRAMポートのメモリアレイ
の行Ｒの転送を行う場合を考える。ローアドレスが行Ｒ
を表すことは第６図の場合と同様であるがTAPアドレス
のMSBは無視されてシリアルアクセスを受けていない側
のMSB（今の場合“1"）にセットされる。
また、転送動作を行うのはセットされたMSB側のSAM
（Ｕ）であり、転送されたデータはシリアルアクセスが
進みSAM（Ｌ）からSAM（Ｕ）に移った時にMSBが新たに
セットされたTAPアドレスからアクセスされる。第７図
の場合、シリアルアクセスのシリアルアドレスが０〜12
7までに転送サイクルが生じるとシリアルアドレスが128
〜255であるSAM（Ｕ）が行Ｒの対応する部分から転送を
受ける、そしてシリアルアクセスが127まで進み次のSC
サイクルに入るとTAPアドレスがアクセスされ、更にシ
リアルアクセスが継続する。このようにシリアルアクセ
スが行われている分割されたシリアルアクセスメモリ部
と転送が行われる分割されたシリアルアクセスメモリ部
とが異なり、またTAPアドレスにアクセスする前サイク
ルのアドレスが決まっているため、第６図の場合のよう
なタイミングの制約が無い。
（Ｕ）であり、転送されたデータはシリアルアクセスが
進みSAM（Ｌ）からSAM（Ｕ）に移った時にMSBが新たに
セットされたTAPアドレスからアクセスされる。第７図
の場合、シリアルアクセスのシリアルアドレスが０〜12
7までに転送サイクルが生じるとシリアルアドレスが128
〜255であるSAM（Ｕ）が行Ｒの対応する部分から転送を
受ける、そしてシリアルアクセスが127まで進み次のSC
サイクルに入るとTAPアドレスがアクセスされ、更にシ
リアルアクセスが継続する。このようにシリアルアクセ
スが行われている分割されたシリアルアクセスメモリ部
と転送が行われる分割されたシリアルアクセスメモリ部
とが異なり、またTAPアドレスにアクセスする前サイク
ルのアドレスが決まっているため、第６図の場合のよう
なタイミングの制約が無い。
（発明が解決しようとする課題） さて、このようなスプリット転送方式を用いて表示画
面データを高速処理するデータバッファの構成方法を次
に考えてみる。
面データを高速処理するデータバッファの構成方法を次
に考えてみる。
DPRAMのランダムアクセスメモリとしてはDRAMが使わ
れる。このためDRAMのページモードを使用することによ
って同一行のデータなら、ローアドレスが変化する場合
の1/2〜1/3の時間でデータをアクセスすることが出来
る。また、この一行のデータはSAM部からシリアル出力
されるデータに対応し、このシリアルデータが表示画面
のピクセルデータとなるわけで、両面上これらピクセル
をどの様に配置するかが高速な画面処理では重要にな
る。画面処理上はなるべく正方形領域のピクセルが高速
に処理出来る方がいかなるパターン処理に対しても高速
になる。即ち、縦、横、斜めのいかなる方向にも高速な
画面処理が出来る。そこでページモードでアクセス出来
る一行のデータを表示画面のスキャン方向に対してどの
ように縦方向に割り当てるかが重要になる。
れる。このためDRAMのページモードを使用することによ
って同一行のデータなら、ローアドレスが変化する場合
の1/2〜1/3の時間でデータをアクセスすることが出来
る。また、この一行のデータはSAM部からシリアル出力
されるデータに対応し、このシリアルデータが表示画面
のピクセルデータとなるわけで、両面上これらピクセル
をどの様に配置するかが高速な画面処理では重要にな
る。画面処理上はなるべく正方形領域のピクセルが高速
に処理出来る方がいかなるパターン処理に対しても高速
になる。即ち、縦、横、斜めのいかなる方向にも高速な
画面処理が出来る。そこでページモードでアクセス出来
る一行のデータを表示画面のスキャン方向に対してどの
ように縦方向に割り当てるかが重要になる。
画面をスキャン方向に４コのDPRAM、縦方向に４コのD
PRAMで構成するいわゆるタイルとして４×４を採用した
場合を考えてみる。第８図は一行のデータが256ビッ
ト、シリアルアクセスメモリ（以下、SAMともいう）の
深さが256ビットであるスプリット転送方式のDPRAMを用
いた場合を示している。また、画面サイズは簡単のため
にスキャン方向に1536ピクセルとする。第８図（ａ）に
おいて、R0、R1、R2……はランダムアクセスメモリ（以
下、RAMという）の行を示し、これらのカラム方向の番
地が０〜127であるＬと番号が128〜255であるＵはスプ
リット転送における二分割されたSAMにそれぞれ転送さ
れるカラムを示す。スキャン方向の1536ピクセルは、こ
の方向が４個のデバイスM1、M2、M3、M4で構成されるの
で分割された部分SAMの３コ（＝1536/4×128））分のデ
ータに相当する。そこで部分SAMのＬとＵを縦方向のピ
クセルに割り当てると、一行のページモードによるアク
セスで、より正方形に近い領域を画面処理出来ることに
なる。すなわち、RAM部のデータをROL、R1U、R2L、RO
U、R1L、R2U……の順にスプリット転送する。SAM部から
はシリアルにデータが出力されたピクセルをスキャンし
て行くので、画面上のデータ構成は第８図（ｂ）の斜線
で示した領域が行R0のデータから成っている。この領域
はページモードで如何にでもアクセス出来る。したがっ
て、画面はページモードでアクセス出来るように第８図
（ｂ）に示す斜線のタイルで敷き詰められて高速な画面
処理が可能となる。
PRAMで構成するいわゆるタイルとして４×４を採用した
場合を考えてみる。第８図は一行のデータが256ビッ
ト、シリアルアクセスメモリ（以下、SAMともいう）の
深さが256ビットであるスプリット転送方式のDPRAMを用
いた場合を示している。また、画面サイズは簡単のため
にスキャン方向に1536ピクセルとする。第８図（ａ）に
おいて、R0、R1、R2……はランダムアクセスメモリ（以
下、RAMという）の行を示し、これらのカラム方向の番
地が０〜127であるＬと番号が128〜255であるＵはスプ
リット転送における二分割されたSAMにそれぞれ転送さ
れるカラムを示す。スキャン方向の1536ピクセルは、こ
の方向が４個のデバイスM1、M2、M3、M4で構成されるの
で分割された部分SAMの３コ（＝1536/4×128））分のデ
ータに相当する。そこで部分SAMのＬとＵを縦方向のピ
クセルに割り当てると、一行のページモードによるアク
セスで、より正方形に近い領域を画面処理出来ることに
なる。すなわち、RAM部のデータをROL、R1U、R2L、RO
U、R1L、R2U……の順にスプリット転送する。SAM部から
はシリアルにデータが出力されたピクセルをスキャンし
て行くので、画面上のデータ構成は第８図（ｂ）の斜線
で示した領域が行R0のデータから成っている。この領域
はページモードで如何にでもアクセス出来る。したがっ
て、画面はページモードでアクセス出来るように第８図
（ｂ）に示す斜線のタイルで敷き詰められて高速な画面
処理が可能となる。
ここで、スキャン方向のデータ構成についてもう少し
詳しく見ている。第９図に４コのDPRAMのシリアルデー
タからどのようにピクセルが構成されるかを示す。デバ
イスM1〜M4のSAM部からのデータは並直変換（第９図
（ａ）参照）をされてシリアル出力され画面のピクセル
を一点一点構成する。こうすることによって画面表示の
ためのシリアル出力の四分の一のスピードでSAMのシリ
アルアクセスをすればよく、SAMにかかる負担を軽減で
きる。このように並直変換を行ったときのピクセルデー
タはスキャン方向に順番にM1,M2,M3,M4のDPRAMからのデ
ータの繰り返しとなる（第９図（ｂ）参照）。第８図
（ｂ）に示すタイルのR0Lなどの枠はこの様なデータ構
成になっている。
詳しく見ている。第９図に４コのDPRAMのシリアルデー
タからどのようにピクセルが構成されるかを示す。デバ
イスM1〜M4のSAM部からのデータは並直変換（第９図
（ａ）参照）をされてシリアル出力され画面のピクセル
を一点一点構成する。こうすることによって画面表示の
ためのシリアル出力の四分の一のスピードでSAMのシリ
アルアクセスをすればよく、SAMにかかる負担を軽減で
きる。このように並直変換を行ったときのピクセルデー
タはスキャン方向に順番にM1,M2,M3,M4のDPRAMからのデ
ータの繰り返しとなる（第９図（ｂ）参照）。第８図
（ｂ）に示すタイルのR0Lなどの枠はこの様なデータ構
成になっている。
さて、ここで画面サイズが上述の場合とは異なる場合
を考えてみる。第10図はスキャン方向のピクセル数が10
24の場合である。タイルのサイズを上述と同じく４×４
とすると、1024ピクセルは２コ（＝1024/（４×128））
の部分SAM部に相当する。このとき、一行の分割データ
のＬとＵが縦方向のピクセル配置に対応する様にするに
は、第10図（ａ）に示すような順番でスプリット転送を
行う必要が有る。すなわち、R0L、R1U、ROU、R1L……の
順に転送すれば第10図（ｂ）の斜線領域を自由にページ
モードでアクセス出来るようになる。しかし、この時の
転送はSAMに対してＬとＵが交差することになり従来のD
PRAMではこのような転送を行うことができない。もちろ
んタイルの大きさを変えればこの画面サイズでも交差転
送無しにバッファを構成できるが、表面画面ごとにバッ
ファメモリーシステムの設計を変えなくてはならない。
又、スキャン方向のタイルの数は、第８図（ｂ）の場合
から分かるように必ず奇数でないと交差転送が生じるか
ら、必ずしも画面サイズに対して無駄の無いメモリ容量
の最適なタイルサイズを選択できるとは限らない。
を考えてみる。第10図はスキャン方向のピクセル数が10
24の場合である。タイルのサイズを上述と同じく４×４
とすると、1024ピクセルは２コ（＝1024/（４×128））
の部分SAM部に相当する。このとき、一行の分割データ
のＬとＵが縦方向のピクセル配置に対応する様にするに
は、第10図（ａ）に示すような順番でスプリット転送を
行う必要が有る。すなわち、R0L、R1U、ROU、R1L……の
順に転送すれば第10図（ｂ）の斜線領域を自由にページ
モードでアクセス出来るようになる。しかし、この時の
転送はSAMに対してＬとＵが交差することになり従来のD
PRAMではこのような転送を行うことができない。もちろ
んタイルの大きさを変えればこの画面サイズでも交差転
送無しにバッファを構成できるが、表面画面ごとにバッ
ファメモリーシステムの設計を変えなくてはならない。
又、スキャン方向のタイルの数は、第８図（ｂ）の場合
から分かるように必ず奇数でないと交差転送が生じるか
ら、必ずしも画面サイズに対して無駄の無いメモリ容量
の最適なタイルサイズを選択できるとは限らない。
本発明は上記事情を考慮してなされたものであって、
表示画面のサイズ毎にバッファメモリシステムを変える
必要のない画像メモリを提供することを目的とする。
表示画面のサイズ毎にバッファメモリシステムを変える
必要のない画像メモリを提供することを目的とする。
（課題を解決するための手段） 本発明による画像メモリは、ランダムアクセス可能なメ
モリアレイと、このメモリアレイとは非同期に巡回的に
シリアルアクセスされ2n（ｎ＞１）等分に分割されたシ
リアルアクセスメモリと、前記メモリアレイとシリアル
アクセスメモリとの間のデータ転送を行うデータ転送手
段と、メモリアレイの一行のデータによって表示画面の
タイルが構成されるように、シリアルアクセスメモリの
分割部分のシリアルアクセスの順番を決定するととも
に、各分割部分に前記メモリアレイから転送されるデー
タの行を決定する決定手段と、各分割部分のシリアルア
クセスの先頭番地及び最終番地の少なくとも一方を指定
する指定手段とを備え、転送手段はメモリアレイからシ
リアルアクセスメモリへのデータ転送を決定手段及び指
定手段の出力に基づいて行うことを特徴とする。
モリアレイと、このメモリアレイとは非同期に巡回的に
シリアルアクセスされ2n（ｎ＞１）等分に分割されたシ
リアルアクセスメモリと、前記メモリアレイとシリアル
アクセスメモリとの間のデータ転送を行うデータ転送手
段と、メモリアレイの一行のデータによって表示画面の
タイルが構成されるように、シリアルアクセスメモリの
分割部分のシリアルアクセスの順番を決定するととも
に、各分割部分に前記メモリアレイから転送されるデー
タの行を決定する決定手段と、各分割部分のシリアルア
クセスの先頭番地及び最終番地の少なくとも一方を指定
する指定手段とを備え、転送手段はメモリアレイからシ
リアルアクセスメモリへのデータ転送を決定手段及び指
定手段の出力に基づいて行うことを特徴とする。
又、本発明による画像メモリは、ランダムアクセス可
能なメモリアレイと、このメモリアレイとは非同期に巡
回的にシリアルアクセスされ2n（ｎ＞１）等分に分割さ
れたシリアルアクセスメモリと、シリアルアクセスメモ
リの分割部分とメモリアレイの１つの入出力単位をなす
メモリブロックとの間のデータ転送を行なうデータ転送
手段と、メモリブロックの同一行のデータによって表示
画面のタイルが構成されるようにシリアルアクセスメモ
リの分割部分のシリアルアクセスの順番を決定するとと
もに各分割部分に前記メモリブロックから転送されるデ
ータの行を決定する決定手段と、各分割部分のシリアル
アクセスの先頭番地及び最終番地の少なくとも一方を指
定する指定手段とを備え、転送手段はメモリアレイから
シリアルアクセスメモリへのデータ転送を前記決定手段
及び指定手段の出力に基づいて行うことを特徴とする。
能なメモリアレイと、このメモリアレイとは非同期に巡
回的にシリアルアクセスされ2n（ｎ＞１）等分に分割さ
れたシリアルアクセスメモリと、シリアルアクセスメモ
リの分割部分とメモリアレイの１つの入出力単位をなす
メモリブロックとの間のデータ転送を行なうデータ転送
手段と、メモリブロックの同一行のデータによって表示
画面のタイルが構成されるようにシリアルアクセスメモ
リの分割部分のシリアルアクセスの順番を決定するとと
もに各分割部分に前記メモリブロックから転送されるデ
ータの行を決定する決定手段と、各分割部分のシリアル
アクセスの先頭番地及び最終番地の少なくとも一方を指
定する指定手段とを備え、転送手段はメモリアレイから
シリアルアクセスメモリへのデータ転送を前記決定手段
及び指定手段の出力に基づいて行うことを特徴とする。
（作用） このように構成された本発明の画像メモリによれば、
メモリアレイの一行のデータによって表示画面のタイル
が構成されるように決定手段によってシリアルアクセス
メモリの分割部分のシリアルアクセスの順番及び各分割
部分にメモリアレイから転送されるデータの行が決定さ
れる。又、各分割部分のシリアルアクセスの先頭番地及
び最終番地の少なくとも一方が指定手段によって指定さ
れる。そしてメモリアレイからシリアルアクセスメモリ
へのデータ転送が決定手段及び指定手段の出力に基づい
てデータ転送手段によって行われ、これによりバッファ
メモリシステムを変えることなく各種サイズの表示画面
に対応することができる。
メモリアレイの一行のデータによって表示画面のタイル
が構成されるように決定手段によってシリアルアクセス
メモリの分割部分のシリアルアクセスの順番及び各分割
部分にメモリアレイから転送されるデータの行が決定さ
れる。又、各分割部分のシリアルアクセスの先頭番地及
び最終番地の少なくとも一方が指定手段によって指定さ
れる。そしてメモリアレイからシリアルアクセスメモリ
へのデータ転送が決定手段及び指定手段の出力に基づい
てデータ転送手段によって行われ、これによりバッファ
メモリシステムを変えることなく各種サイズの表示画面
に対応することができる。
又、上述のように構成された本発明の画像メモリによ
れば、メモリブロックの同一行のデータによって表示画
面のタイルが構成されるように決定手段によってシリア
ルアクセスメモリの分割部分のシリアルアクセスの順番
及び各分割部分にメモリブロックから転送されるデータ
の行が決定される。更に各分割部分のシリアルアクセス
の先頭番地及び最終番地の少なくとも一方が指定手段に
よって指定される。そしてメモリアレイからシリアルア
クセスメモリへのデータ転送が決定手段及び指定手段の
出力に基づいてデータ転送手段によって行われ、これに
よりバッファメモリシステムを変えることなく各種サイ
ズの表示画面に対応することができる。
れば、メモリブロックの同一行のデータによって表示画
面のタイルが構成されるように決定手段によってシリア
ルアクセスメモリの分割部分のシリアルアクセスの順番
及び各分割部分にメモリブロックから転送されるデータ
の行が決定される。更に各分割部分のシリアルアクセス
の先頭番地及び最終番地の少なくとも一方が指定手段に
よって指定される。そしてメモリアレイからシリアルア
クセスメモリへのデータ転送が決定手段及び指定手段の
出力に基づいてデータ転送手段によって行われ、これに
よりバッファメモリシステムを変えることなく各種サイ
ズの表示画面に対応することができる。
（実施例） 第１図に本発明による画像メモリの一実施例を示す。
この実施例の画像メモリは、ランダムアクセス可能な16
個のデバイスのメモリアレイ（以下、RAMともいう）1i
（ｉ＝1,…16）と、16個のデバイスのシリアルアクセス
メモリ（以下、SAMともいう）2i（ｉ＝1,…16）と、デ
ータ転送手段３と、決定手段４と、指定手段５とを備え
ており（第１図（ａ）参照）、スキャン方向に1024個の
ピクセルを有する表示画面10の表示データを記憶する。
各SAM2iはRAM2iとは非同期に巡回的にシリアルアクセス
され、この実施例では４分割されている。決定手段４
は、16個のRAM11，…116の１行のデータによって表示画
面10のタイルが構成されるように各SAM2iの分割部分の
シリアルアクセスの順番を決定するとともに各分割部分
にRAM1iから転送されるデータの行を決定する。指定手
段５を用いて各SAM2iの各分割部分のシリアルアクセス
の先頭番地又は最終番地を指定する。データ転送手段３
は、各RAM1iと各SAM2iとの間のデータ転送を行うが、各
RAM1iからSAM2iへのデータ転送については決定手段４及
び指定手段５の出力に基づいて行う。
この実施例の画像メモリは、ランダムアクセス可能な16
個のデバイスのメモリアレイ（以下、RAMともいう）1i
（ｉ＝1,…16）と、16個のデバイスのシリアルアクセス
メモリ（以下、SAMともいう）2i（ｉ＝1,…16）と、デ
ータ転送手段３と、決定手段４と、指定手段５とを備え
ており（第１図（ａ）参照）、スキャン方向に1024個の
ピクセルを有する表示画面10の表示データを記憶する。
各SAM2iはRAM2iとは非同期に巡回的にシリアルアクセス
され、この実施例では４分割されている。決定手段４
は、16個のRAM11，…116の１行のデータによって表示画
面10のタイルが構成されるように各SAM2iの分割部分の
シリアルアクセスの順番を決定するとともに各分割部分
にRAM1iから転送されるデータの行を決定する。指定手
段５を用いて各SAM2iの各分割部分のシリアルアクセス
の先頭番地又は最終番地を指定する。データ転送手段３
は、各RAM1iと各SAM2iとの間のデータ転送を行うが、各
RAM1iからSAM2iへのデータ転送については決定手段４及
び指定手段５の出力に基づいて行う。
次に上記実施例の動作を説明する。なお、各RAM1
iの、SAM2iの４分割された分割部分に対応する一行のカ
ラム部分をP0,P1,P2,P3とし、これらのカラム部分P0,P
1,P2,P3は各々64ビットから構成されているものとす
る。すると表示画面10のスキャン方向のピクセルは４個
（＝1024/（４×64））の分割されたSAMに相当すること
になる。そこで決定手段４によって各RAM1iからSAM2iへ
のデータ転送の順序をR0P0,R1P1,R2P2,R3P3,R0P1,R1P2,
R2P3,R3P0,R0P2,R1P3,R2P0,R3P1,R0P3,R1P0,R2P1,R3P2
と決定する。ここでR0,R1,R2,R3はRAM1iの行を示し、例
えばROPOはRAM1iの行R0のカラム部分P0を直す。なお指
定手段５によってSAM2iの各分割部分のシリアルアクセ
スの先頭番地又最終番地が指定されるがこの実施例の場
合は後述するように画面がきっちりタイルで埋め尽くせ
るため、指定手段５の出力が無視される。決定手段４に
よって上述のようにRAM1iからSAM2iへのデータ転送の順
序が決定されると、この決定された順序に基づいてデー
タ転送手段３によってデータが転送される。そして各SA
M2iから表示画面10へのデータ転送は次のようにして行
われる。まず、RAM1i（ｉ＝1,…４）からSAM2i（ｉ＝1,
…４）に転送された４個のR0P0のデータを第９図に示す
ように並直変換して表示画面10に転送する。その後、RA
M1i（ｉ＝1,…４）からSAM2i（ｉ＝1,…４）に転送され
た４個のR1P1のデータを並直変換して表示画面10に送
る。このように、決定手段４によって決定されたデータ
転送の順序に従って、RAM1i（ｉ＝1,…４）からSAM2
i（ｉ＝1,…４）に転送された４個のRJPK（J,K＝0,…
３）のデータを表示画面10に転送することを繰り返す。
そしてこの転送完了後、同様にして決定手段４によって
決定されたデータ転送の順序に従ってRAM1i（ｉ＝5,…
８）からSAM2i（ｉ＝5,…８）に転送されたデータを表
示画面10に転送し、これをRAM1i（ｉ＝13,…16）からSA
M2i（ｉ＝13,…16）に転送されたデータを表示画面に転
送するまで繰り返す。すると16個のRAM1i（ｉ＝1,…1
6）の一行のデータによってタイル（第１図（ｂ）に示
す斜線部）が構成されることになる。したがってこのタ
イルはページモードで高速にアクセスできることにな
る。上記実施例では、表示画面10のサイズがスキャン方
向で1024個のピクセルからなる場合を示したが、この画
面サイズがいくらであっても64ビットに分割されたSAM2
iの幾つかでスキャン方向のピクセルを構成でき、しか
も転送が各部分で独立に行うことができるので交差した
転送を行う必要が無いことになる。
iの、SAM2iの４分割された分割部分に対応する一行のカ
ラム部分をP0,P1,P2,P3とし、これらのカラム部分P0,P
1,P2,P3は各々64ビットから構成されているものとす
る。すると表示画面10のスキャン方向のピクセルは４個
（＝1024/（４×64））の分割されたSAMに相当すること
になる。そこで決定手段４によって各RAM1iからSAM2iへ
のデータ転送の順序をR0P0,R1P1,R2P2,R3P3,R0P1,R1P2,
R2P3,R3P0,R0P2,R1P3,R2P0,R3P1,R0P3,R1P0,R2P1,R3P2
と決定する。ここでR0,R1,R2,R3はRAM1iの行を示し、例
えばROPOはRAM1iの行R0のカラム部分P0を直す。なお指
定手段５によってSAM2iの各分割部分のシリアルアクセ
スの先頭番地又最終番地が指定されるがこの実施例の場
合は後述するように画面がきっちりタイルで埋め尽くせ
るため、指定手段５の出力が無視される。決定手段４に
よって上述のようにRAM1iからSAM2iへのデータ転送の順
序が決定されると、この決定された順序に基づいてデー
タ転送手段３によってデータが転送される。そして各SA
M2iから表示画面10へのデータ転送は次のようにして行
われる。まず、RAM1i（ｉ＝1,…４）からSAM2i（ｉ＝1,
…４）に転送された４個のR0P0のデータを第９図に示す
ように並直変換して表示画面10に転送する。その後、RA
M1i（ｉ＝1,…４）からSAM2i（ｉ＝1,…４）に転送され
た４個のR1P1のデータを並直変換して表示画面10に送
る。このように、決定手段４によって決定されたデータ
転送の順序に従って、RAM1i（ｉ＝1,…４）からSAM2
i（ｉ＝1,…４）に転送された４個のRJPK（J,K＝0,…
３）のデータを表示画面10に転送することを繰り返す。
そしてこの転送完了後、同様にして決定手段４によって
決定されたデータ転送の順序に従ってRAM1i（ｉ＝5,…
８）からSAM2i（ｉ＝5,…８）に転送されたデータを表
示画面10に転送し、これをRAM1i（ｉ＝13,…16）からSA
M2i（ｉ＝13,…16）に転送されたデータを表示画面に転
送するまで繰り返す。すると16個のRAM1i（ｉ＝1,…1
6）の一行のデータによってタイル（第１図（ｂ）に示
す斜線部）が構成されることになる。したがってこのタ
イルはページモードで高速にアクセスできることにな
る。上記実施例では、表示画面10のサイズがスキャン方
向で1024個のピクセルからなる場合を示したが、この画
面サイズがいくらであっても64ビットに分割されたSAM2
iの幾つかでスキャン方向のピクセルを構成でき、しか
も転送が各部分で独立に行うことができるので交差した
転送を行う必要が無いことになる。
次に、画面がきっちりタイルで埋め尽くせない場合に
は、各分割部分での転送の指定手段５によって指定され
たTAPアドレスの制御をきちんと行なう必要がある。次
にこれを説明する。
は、各分割部分での転送の指定手段５によって指定され
たTAPアドレスの制御をきちんと行なう必要がある。次
にこれを説明する。
第２図と第３図に転送データとTAPアドレスの関係の
一例を示す。まず、第２図はシリアルアクセスが新しい
分割SAMに進んだときその部分での先頭シリアルアドレ
スをTAPアドレスが指定する方式の場合である。行R0か
らデータが転送されているシリアルアドレス０〜63のSA
M（P0）のアクセス中に、SAM（P2）にあるTAP0を指定す
る行R2からの転送が入ると、SAM（P2）のみで転送が行
われ、シリアルアドレス63の次はTAP0にシリアルアクセ
スが飛ぶ。次に、シリアルアドレスTAP0〜191のSAM（P
2）のアクセス中に、SAM（P1）にあるTAP2を指定する行
R0からの転送が入ると、SAM（P1）のみで転送が行わ
れ、シリアルアドレス191の次はTAP2にシリアルアクセ
スが飛ぶ。次に、シリアルアドレスTAP2〜127のSAM（P
1）のアクセス中に、SAM（P3）にあるTAP1を指定する行
R1からの転送が入ると、SAM（P3）のみで転送が行わ
れ、シリアルアドレスが127の次はTAP1にシリアルアク
セスが飛ぶ。そしてSAM（P3）のアクセス中に転送が無
ければシリアルアドレス255の次はアドレス０へとアク
セスが循環していく。
一例を示す。まず、第２図はシリアルアクセスが新しい
分割SAMに進んだときその部分での先頭シリアルアドレ
スをTAPアドレスが指定する方式の場合である。行R0か
らデータが転送されているシリアルアドレス０〜63のSA
M（P0）のアクセス中に、SAM（P2）にあるTAP0を指定す
る行R2からの転送が入ると、SAM（P2）のみで転送が行
われ、シリアルアドレス63の次はTAP0にシリアルアクセ
スが飛ぶ。次に、シリアルアドレスTAP0〜191のSAM（P
2）のアクセス中に、SAM（P1）にあるTAP2を指定する行
R0からの転送が入ると、SAM（P1）のみで転送が行わ
れ、シリアルアドレス191の次はTAP2にシリアルアクセ
スが飛ぶ。次に、シリアルアドレスTAP2〜127のSAM（P
1）のアクセス中に、SAM（P3）にあるTAP1を指定する行
R1からの転送が入ると、SAM（P3）のみで転送が行わ
れ、シリアルアドレスが127の次はTAP1にシリアルアク
セスが飛ぶ。そしてSAM（P3）のアクセス中に転送が無
ければシリアルアドレス255の次はアドレス０へとアク
セスが循環していく。
第３図はシリアルアクセスが新しい分割SAMに進んだ
ときその部分での最終シリアルアドレスをTAPアドレス
が指定する場合を示したものである。行R0からのデータ
が転送されたシリアルアドレス０〜63のSAM（P0）のア
クセス中に、SAM（P2）にあるTAP0を指定する行R2から
の転送が入ると、SAM（P2）のみで転送が行われ、アド
レスが63は次はアドレス128にシリアルアクセスが飛
ぶ。次に、シリアルアドレス128〜TAP0のSAM（P2）のア
クセス中に、SAM（P1）にあるTAP2を指定する行R3から
の転送が入ると、SAM（P1）のみで転送が行われ、シリ
アルアドレスがTAP0の次はアドレス64にシリアルアクセ
スが飛ぶ。次に、シリアルアドレス64〜TAP2のSAM（P
1）のアクセス中に、SAM（P3）にあるTAP1を指定する行
R1からの転送が入ると、SAM（P3）のみで転送が行わ
れ、シリアルアドレスTAP2の次はアドレス192にシリア
ルアクセスが飛ぶ。TAP1の次はアドレス０へとアクセス
が循環している。
ときその部分での最終シリアルアドレスをTAPアドレス
が指定する場合を示したものである。行R0からのデータ
が転送されたシリアルアドレス０〜63のSAM（P0）のア
クセス中に、SAM（P2）にあるTAP0を指定する行R2から
の転送が入ると、SAM（P2）のみで転送が行われ、アド
レスが63は次はアドレス128にシリアルアクセスが飛
ぶ。次に、シリアルアドレス128〜TAP0のSAM（P2）のア
クセス中に、SAM（P1）にあるTAP2を指定する行R3から
の転送が入ると、SAM（P1）のみで転送が行われ、シリ
アルアドレスがTAP0の次はアドレス64にシリアルアクセ
スが飛ぶ。次に、シリアルアドレス64〜TAP2のSAM（P
1）のアクセス中に、SAM（P3）にあるTAP1を指定する行
R1からの転送が入ると、SAM（P3）のみで転送が行わ
れ、シリアルアドレスTAP2の次はアドレス192にシリア
ルアクセスが飛ぶ。TAP1の次はアドレス０へとアクセス
が循環している。
TAPアドレスが先頭の場合と最終の場合について別々
に示したが、各転送の指定のときにどちらのTAP方式を
採るか選択出来るようにしておけば無論両者を混合して
行うことが出来る。以上のようなTAPアドレスコントロ
ールが出来れば、任意の両面サイズの表示画面に対応で
きる。第４図に示したようにタイルでスキャン方向がぴ
ったり埋め尽くせない場合、一番端のタイルにおいて
は、CASE1（第４図（ａ）参照）のように先頭TAPアドレ
スを適当に選んでやるか、CASE2（第４図（ｂ）参照）
のように最終TAPアドレスを適当に選んでやればピクセ
ル数とシリアルアクセス数をぴったり一致させることが
出来る。または、第５図に示すようにタイルのサイズ自
体を変えてタイルでスキャン方向がぴったり埋め尽くせ
るようにすることも出来る。この場合、CASE1（第５図
（ａ）参照）のように先頭TAPアドレスを適当に選んで
やるか、CASE2（第５図（ｃ）参照）のように最終TAPア
ドレスを適当に選んでやれば、タイルの変更されたピク
セル数にぴったりのシリアルアクセス数の分割SAMを構
成出来る。これらの場合において、スキャン方向のタイ
ル数は偶数でも奇数でもよく何の制約も無いので、画面
サイズに最適のメモリー容量の構成を採ることが出来
る。
に示したが、各転送の指定のときにどちらのTAP方式を
採るか選択出来るようにしておけば無論両者を混合して
行うことが出来る。以上のようなTAPアドレスコントロ
ールが出来れば、任意の両面サイズの表示画面に対応で
きる。第４図に示したようにタイルでスキャン方向がぴ
ったり埋め尽くせない場合、一番端のタイルにおいて
は、CASE1（第４図（ａ）参照）のように先頭TAPアドレ
スを適当に選んでやるか、CASE2（第４図（ｂ）参照）
のように最終TAPアドレスを適当に選んでやればピクセ
ル数とシリアルアクセス数をぴったり一致させることが
出来る。または、第５図に示すようにタイルのサイズ自
体を変えてタイルでスキャン方向がぴったり埋め尽くせ
るようにすることも出来る。この場合、CASE1（第５図
（ａ）参照）のように先頭TAPアドレスを適当に選んで
やるか、CASE2（第５図（ｃ）参照）のように最終TAPア
ドレスを適当に選んでやれば、タイルの変更されたピク
セル数にぴったりのシリアルアクセス数の分割SAMを構
成出来る。これらの場合において、スキャン方向のタイ
ル数は偶数でも奇数でもよく何の制約も無いので、画面
サイズに最適のメモリー容量の構成を採ることが出来
る。
最後に、転送サイクルで指定したTAPアドレスがシリ
アルアクセスを実行している分割SAM内にある場合の対
処方法について考えておく。この場合にはシリアルアク
セスが行われている部分SAMと転送が行われる部分SAMが
一致してしまうため、以下のような３つの方法が考えら
れる。
アルアクセスを実行している分割SAM内にある場合の対
処方法について考えておく。この場合にはシリアルアク
セスが行われている部分SAMと転送が行われる部分SAMが
一致してしまうため、以下のような３つの方法が考えら
れる。
1.転送時のタイミング規定を第６図の場合と同じにして
RAMとSAMのデータ転送を行なう。
RAMとSAMのデータ転送を行なう。
2.転送は無視される。
3.TAPアドレスのビットの内、分割されたSAM部分を指定
するビットの内容が無視されて、シリアルアクセスを実
行している次の分割SAMのビットの値がセットされる。
するビットの内容が無視されて、シリアルアクセスを実
行している次の分割SAMのビットの値がセットされる。
ここで、次の分割SAMとは転送サイクルが入らないで
シリアルアクセスを続けた場合に順次にアクセスされる
分割SAMのことである。
シリアルアクセスを続けた場合に順次にアクセスされる
分割SAMのことである。
以上の説明ではSAMを四分割した場合を例にとってき
たが、分割数は２のｎ乗（ｎ＞１）であればよいことは
勿論である。
たが、分割数は２のｎ乗（ｎ＞１）であればよいことは
勿論である。
また、RAMの一つの入出力単位の一行のデータが分割
されて部分SAMのデータとして転送される場合を主に示
したが、各部分SAMにそれぞれが一つの入出力単位とな
るRAMを対応させても良い。この場合、行は各部分RAMで
同一のアドレスの行が選択されるが、もちろん転送は選
択的に制御できるようにする。この場合はRAMのビット
構成とSAMのビット構成が異なることになる。（例え
ば、RAMが×16に対してSAMは×４など） 〔発明の効果〕 以上説明したように本発明によれば、バッファメモリ
システムを変えることなく各種サイズの表示画面に対応
することができる。
されて部分SAMのデータとして転送される場合を主に示
したが、各部分SAMにそれぞれが一つの入出力単位とな
るRAMを対応させても良い。この場合、行は各部分RAMで
同一のアドレスの行が選択されるが、もちろん転送は選
択的に制御できるようにする。この場合はRAMのビット
構成とSAMのビット構成が異なることになる。（例え
ば、RAMが×16に対してSAMは×４など） 〔発明の効果〕 以上説明したように本発明によれば、バッファメモリ
システムを変えることなく各種サイズの表示画面に対応
することができる。
第１図は本発明による画像メモリの一実施例を示すブロ
ック図、第２図及び第３図は転送データとTAPアドレス
の関係を説明する説明図、第４図は表示画面サイズがタ
イルによってピッタリ埋め尽くせない場合の本発明の画
像メモリのタイルの処理方法を説明する説明図、第５図
は表示画面サイズにタイルサイズを合わせる、本発明の
画像メモリを用いた処理方法を説明する説明図、第６図
は従来のデータ転送方式を説明する説明図、第７図は従
来のスプリット転送方式を説明する説明図、第８図は従
来のスプリット転送方式で出来るだけ正方形ピクセル領
域をページモードサイクルでアクセスできるようにした
転送方式を説明する説明図、第９図は４つのデバイスの
SAMポートとスキャン方向のピクセルの対応を説明する
説明図、第10図は従来のスプリット転送方式で出来るだ
け正方形ピクセル領域をページモードサイクルでアクセ
スできるようにした転送方法を用いた場合の従来の画像
メモリの問題点を説明する説明図である。 1i（ｉ＝1,…16）…メモリアレイ、2i（ｉ＝1,…16）…
シリアルアクセスメモリ、３…データ転送手段、４…決
定手段、５…指定手段、10…表示画面。
ック図、第２図及び第３図は転送データとTAPアドレス
の関係を説明する説明図、第４図は表示画面サイズがタ
イルによってピッタリ埋め尽くせない場合の本発明の画
像メモリのタイルの処理方法を説明する説明図、第５図
は表示画面サイズにタイルサイズを合わせる、本発明の
画像メモリを用いた処理方法を説明する説明図、第６図
は従来のデータ転送方式を説明する説明図、第７図は従
来のスプリット転送方式を説明する説明図、第８図は従
来のスプリット転送方式で出来るだけ正方形ピクセル領
域をページモードサイクルでアクセスできるようにした
転送方式を説明する説明図、第９図は４つのデバイスの
SAMポートとスキャン方向のピクセルの対応を説明する
説明図、第10図は従来のスプリット転送方式で出来るだ
け正方形ピクセル領域をページモードサイクルでアクセ
スできるようにした転送方法を用いた場合の従来の画像
メモリの問題点を説明する説明図である。 1i（ｉ＝1,…16）…メモリアレイ、2i（ｉ＝1,…16）…
シリアルアクセスメモリ、３…データ転送手段、４…決
定手段、５…指定手段、10…表示画面。
Claims (4)
- 【請求項１】ランダムアクセス可能なメモリアレイと、 このメモリアレイとは非同期に巡回的にシリアルアクセ
スされ2n（ｎ＞１）等分に分割されたシリアルアクセス
メモリと、 前記メモリアレイとシリアルアクセスメモリとの間のデ
ータ転送を行うデータ転送手段と、 前記メモリアレイの一行のデータによって表示画面のタ
イルが構成されるように、前記シリアルアクセスメモリ
の分割部分のシリアルアクセスの順番を決定するととも
に、各分割部分に前記メモリアレイから転送されるデー
タの行を決定する決定手段と、 各分割部分のシリアルアクセスの先頭番地及び最終番地
の少なくとも一方を指定する指定手段と を備え、前記転送手段は前記メモリアレイからシリアル
アクセスメモリへのデータ転送を前記決定手段及び指定
手段の出力に基づいて行うことを特徴とする画像メモ
リ。 - 【請求項２】ランダムアクセス可能なメモリアレイと、 このメモリアレイとは非同期に巡回的にシリアルアクセ
スされ2n（ｎ＞１）等分に分割されたシリアルアクセス
メモリと、 前記シリアルアクセスメモリの分割部分と前記メモリア
レイの１つの入出力単位をなすメモリブロックとの間の
データ転送を行なうデータ転送手段と、 前記メモリブロックの同一行のデータによって表示画面
のタイルが構成されるように前記シリアルアクセスメモ
リの分割部分のシリアルアクセスの順番を決定するとと
もに各分割部分に前記メモリブロックから転送されるデ
ータの行を決定する決定手段と、 各分割部分のシリアルアクセスの先頭番地及び最終番地
の少なくとも一方を指定する指定手段と を備え、前記データ転送手段は前記メモリアレイからシ
リアルアクセスメモリへのデータ転送を前記決定手段及
び指定手段の出力に基づいて行うことを特徴とする画像
メモリ。 - 【請求項３】複数のRAM領域に分割され、各々の分割RAM
領域がマトリックス状に配列された複数のメモリセルを
有し、前記セルのうち同一行のものは同時にアクセスさ
れるランダムアクセスメモリアレイと、 複数のSAM領域に分割され、この分割SAM領域は前記ラン
ダムアクセスメモリアレイとは非同期に連続的にアクセ
スされ、前記分割SAM領域の総計は前記分割RAM領域の総
計に対応して前記RAM領域のマトリックスの一行のセル
に対応するデータを一時的に記憶するシリアルアクセス
メモリアレイと、 前記ランダムアクセスメモリアレイと前記シリアルアク
セスメモリアレイとの間のデータ転送を行うデータ転送
手段と、 を備え、前記分割SAM領域のシリアルアクセスは、現在
のシリアルアクセスが境界のアドレスに達したとき他の
分割SAM領域にジャンプすることを特徴とする画像メモ
リ。 - 【請求項４】第１乃至第４の部分に分割された第１のラ
ンダムアクセスメモリアレイA1と、第５乃至第８の部分
に分割された第２のランダムアクセスメモリアレイA2
と、第９乃至第12の部分に分割された第３のランダムア
クセスメモリアレイA3と、第13乃至第16の部分に分割さ
れた第４のランダムアクセスメモリアレイA4と、第１の
シリアルアクセスメモリアレイB1と、第２のシリアルア
クセスメモリアレイB2と、第３のシリアルアクセスメモ
リアレイB3と、第４のシリアルアクセスメモリアレイB4
と、を有し、前記第１乃至第４のランダムアクセスメモ
リアレイの各々はマトリックス状に配列された複数のメ
モリセルを有して同一行のメモリセルは同時にアクセス
され、前記第１乃至第４のシリアルアクセスメモリアレ
イの各々は前記第１乃至第４のランダムアクセスメモリ
アレイの１つに対応して前記ランダムアクセスメモリア
レイの１行のメモリセルに対応するデータを一時的に記
憶する画像メモリからデータを読み出す方法において、 前記第１のランダムアクセスメモリアレイA1の第１の部
分から第１のシリアルアクセスメモリアレイB1にデータ
を転送するステップと、 前記第１のシリアルアクセスメモリアレイB1からデータ
を読み出している間に前記第２のランダムアクセスメモ
リアレイA2の第２の部分から前記第２のシリアルアクセ
スメモリアレイB2にデータを転送するステップと、 前記第２のシリアルアクセスメモリアレイB2からデータ
を読み出している間に前記第３のランダムアクセスメモ
リアレイA3の第３の部分から前記第３のシリアルアクセ
スメモリアレイB3にデータを転送するステップと、 前記第３のシリアルアクセスメモリアレイB3からデータ
を読み出している間に前記第４のランダムアクセスメモ
リアレイA4の第４の部分から前記第４のシリアルアクセ
スメモリアレイB4にデータを転送するステップと、 前記第４のシリアルアクセスメモリアレイB4からデータ
を読み出している間に前記第２のランダムアクセスメモ
リアレイA2の第１の部分から前記第２のシリアルアクセ
スメモリアレイB2にデータを転送するステップと、 前記第２のシリアルアクセスメモリアレイB2からデータ
を読み出している間に前記第３のランダムアクセスメモ
リアレイA3の第２の部分から前記第３のシリアルアクセ
スメモリアレイB3にデータを転送するステップと、 前記第３のシリアルアクセスメモリアレイB3からデータ
を読み出している間に前記第４のランダムアクセスメモ
リアレイA4の第３の部分から前記第４のシリアルアクセ
スメモリアレイB4にデータを転送するステップと、 前記第４のシリアルアクセスメモリアレイB4からデータ
を読み出している間に前記第１のランダムアクセスメモ
リアレイA1の第４の部分から前記第１のシリアルアクセ
スメモリアレイB1にデータを転送するステップと、 前記第１のシリアルアクセスメモリアレイB1からデータ
を読み出している間に前記第３のランダムアクセスメモ
リアレイA3の第１の部分から前記第３のシリアルアクセ
スメモリアレイB3にデータを転送するステップと、 前記第３のシリアルアクセスメモリアレイB3からデータ
を読み出している間に前記第４のランダムアクセスメモ
リアレイA4の第２の部分から前記第４のシリアルアクセ
スメモリアレイB4にデータを転送するステップと、 前記第４のシリアルアクセスメモリアレイB4からデータ
を読み出している間に前記第１のランダムアクセスメモ
リアレイA1の第３の部分から前記第１のシリアルアクセ
スメモリアレイB1にデータを転送するステップと、 前記第１のシリアルアクセスメモリアレイB1からデータ
を読み出している間に前記第２のランダムアクセスメモ
リアレイA2の第４の部分から前記第２のシリアルアクセ
スメモリアレイB2にデータを転送するステップと、 前記第２のシリアルアクセスメモリアレイB2からデータ
を読み出している間に前記第４のランダムアクセスメモ
リアレイA4の第１の部分から前記第４のシリアルアクセ
スメモリアレイB4にデータを転送するステップと、 前記第４のシリアルアクセスメモリアレイB4からデータ
を読み出している間に前記第１のランダムアクセスメモ
リアレイA1の第２の部分から前記第１のシリアルアクセ
スメモリアレイB1にデータを転送するステップと、 前記第１のシリアルアクセスメモリアレイB1からデータ
を読み出している間に前記第２のランダムアクセスメモ
リアレイA2の第３の部分から前記第２のシリアルアクセ
スメモリアレイB2にデータを転送するステップと、 前記第２のシリアルアクセスメモリアレイB2からデータ
を読み出している間に前記第３のランダムアクセスメモ
リアレイA3の第４の部分から前記第３のシリアルアクセ
スメモリアレイB3にデータを転送するステップと、 を備えていることを特徴とする方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062035A JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| KR1019910003713A KR950000497B1 (ko) | 1990-03-13 | 1991-03-08 | 화상메모리 |
| DE69126055T DE69126055T2 (de) | 1990-03-13 | 1991-03-13 | Bildspeicher |
| EP91103835A EP0447937B1 (en) | 1990-03-13 | 1991-03-13 | Image memory |
| US08/264,233 US5581733A (en) | 1990-03-13 | 1994-06-22 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
| US08/757,570 US5893167A (en) | 1990-03-13 | 1996-11-27 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access |
| US09/280,565 US6134637A (en) | 1990-03-13 | 1999-03-30 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
| US09/655,939 US6389521B1 (en) | 1990-03-13 | 2000-09-06 | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062035A JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263683A JPH03263683A (ja) | 1991-11-25 |
| JPH0821233B2 true JPH0821233B2 (ja) | 1996-03-04 |
Family
ID=13188509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062035A Expired - Lifetime JPH0821233B2 (ja) | 1990-03-13 | 1990-03-13 | 画像メモリおよび画像メモリからデータを読み出す方法 |
Country Status (5)
| Country | Link |
|---|---|
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