JP3288327B2

JP3288327B2 - 映像メモリ回路

Info

Publication number: JP3288327B2
Application number: JP03198299A
Authority: JP
Inventors: 恭太郎奥津
Original assignee: エヌイーシービューテクノロジー株式会社
Priority date: 1999-02-09
Filing date: 1999-02-09
Publication date: 2002-06-04
Anticipated expiration: 2019-02-09
Also published as: JP2000232623A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置に供給さ
れる映像を記憶するメモリに適用するのに適した映像メ
モリ回路に関する。

【０００２】

【従来の技術】表示装置に供給される映像を記憶する映
像メモリとして、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）
の使用が盛んになっている。ＳＤＲＡＭを用いると、制
御信号のタイミング設計が容易になったり、バースト転
送が可能であることから高速データ転送を行うことがで
きる利点がある。また、近年、ＳＤＲＡＭを内蔵した画
像メモリ回路をＡＳＩＣ化することも盛んに行われてい
る。

【０００３】ＳＤＲＡＭは、通常、複数のバンクで構成
され、各バンクは共通の行アドレス（ローアドレス）お
よび列アドレス（カラムアドレス）でアクセスされる。
よって、ローアドレスおよびカラムアドレスが共通化さ
れている複数のバンクのデータを同時にアクセスするこ
とはできない。そこで、メモリ容量の効率的利用による
ＬＳＩの小型化やアクセス速度を向上させるために、種
々のアドレッシング方式が提案されている。例えば、特
開平８−１８６８２６号公報には、奇数行の画像データ
と偶数行の画像データとを異なるバンクに記憶させる方
式が記載されている。また、特開平１０−１９１２３６
号公報には、隣接するブロックの画像データを必ず異な
るバンクに記憶させる方式が記載されている。

【０００４】

【発明が解決しようとする課題】しかし、それらの方式
は映像信号の符号化回路または復号回路に適用されてい
るものであって、表示装置に供給される映像の画素デー
タを記憶するための方式ではない。表示装置に供給され
る映像の画素データを記憶する映像メモリ回路では、使
用される表示装置の表示能力にマッチさせるための処理
等を施す必要がある。そして、そのような処理も高速に
行われるようなＳＤＲＡＭの効率的なアドレッシング方
式を提供することが強く望まれている。

【０００５】本発明は、そのような要請に応えるための
ものであって、映像メモリとしてのＳＤＲＡＭに対して
高速にデータの読み書きを行えるとともに、表示装置の
表示能力にマッチさせるための処理等も高速化すること
ができる映像メモリ回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明による映像メモリ
回路は、共通の行アドレスおよび列アドレスでアクセス
される複数のバンクを有するバンク構成を２つ有するＳ
ＤＲＡＭセルと、映像のそれぞれの奇数ラインの前半の
画素データを一方のバンク構成の一のバンクに書き込む
とともに後半の画素データを他方のバンク構成の一のバ
ンクに書き込み、それぞれの偶数ラインの前半の画素デ
ータを他方のバンク構成の他のバンクに書き込むととも
に後半の画素データを一方のバンク構成の他のバンクに
書き込む制御を行うメモリ制御手段とを備えたものであ
る。

【０００７】メモリ制御手段は、ＳＤＲＡＭセルにおけ
る双方のバンク構成から奇数ラインまたは偶数ラインの
前半および後半の画素データを並行して読み出す制御を
行うように構成されている。従って、ＳＤＲＡＭセルか
ら表示装置側への映像データの供給を高速化することが
できる。

【０００８】メモリ制御手段は、１バーストで、奇数ラ
インまたは偶数ラインの前半および後半の画素データを
ＳＤＲＡＭセルに対してアクセスするように構成されて
いてもよい。そのような構成によれば、１水平ラインの
画素データを１バーストで転送することができる。

【０００９】映像メモリ回路は垂直補間ラインを生成す
る垂直補間回路を備え、メモリ制御手段が、垂直補間処
理時にはＳＤＲＡＭセルにおける双方のバンク構成から
奇数ラインおよび偶数ラインの前半または後半の画素デ
ータを並行して読み出す制御を行うように構成されてい
てもよい。そのような構成によれば、垂直補間回路に同
時に隣接ラインの画素データが供給されるので、補間処
理も高速化することができる。

【００１０】映像メモリ回路は入力画素データを一旦保
管するライトＦＩＦＯを備え、ライトＦＩＦＯとＳＤＲ
ＡＭセルとの間に、双方のバンク構成に同時に画素デー
タを供給しうる本数のデータラインが設置されている構
成であってもよい。そのような構成によれば、データ入
力速度に関わりなく、ＳＤＲＡＭセルに対するアクセス
の高速化を実現できる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明による映像メモリ
回路の一構成例を示すブロック図である。図１に示され
た構成では、入力データは一旦ライトＦＩＦＯ１に入力
される。データ書き込み時には、メモリ制御回路２は、
メモリアレイ５のバンクを指定する信号を出力するとと
もに、ＣＰＵ回路２０の指示に応じて、バースト転送開
始アドレスであるローアドレスおよびカラムアドレスを
メモリセル５に設定する。なお、ＣＰＵ回路２０とは、
映像データを発生する装置に備えられているＣＰＵを含
む回路である。

【００１２】また、メモリ制御回路２は、メモリアドレ
ス切替／制御回路４を書き込み制御状態に設定する。メ
モリアドレス切替／制御回路４は、ライトクロックをカ
ウントするライトカウンタ３の出力をメモリアレイ５に
供給する。そして、ライトＦＩＦＯ１内のデータは、ラ
イトクロックに同期して読み出され、メモリアレイ５に
供給される。

【００１３】バースト転送開始アドレスが設定される
と、以後、ライトカウンタ３の出力でアドレッシングさ
れるので、メモリ制御回路２は、バースト転送が終了す
るまでアドレス信号を出力する必要はない。

【００１４】読み出し時には、メモリ制御回路２は、メ
モリアレイ５のバンクを指定する信号を出力するととも
に、バースト転送開始アドレスであるローアドレスおよ
びカラムアドレスをメモリセル５に設定し、メモリアド
レス切替／制御回路４を読み出し制御状態に設定する。
メモリアドレス切替／制御回路４は、リードクロックを
カウントするリードカウンタ６の出力をメモリアレイ５
に供給する。そして、メモリアレイ５内のデータは、リ
ードカウンタ６の値に応じて読み出される。

【００１５】従って、バースト転送開始アドレスが設定
されると、以後、リードカウンタ６の出力でアドレッシ
ングされるので、メモリ制御回路２は、バースト転送が
終了するまでアドレス信号を出力する必要はない。

【００１６】図１に示すように、メモリアレイ５は、２
バンク（０，１）×２ブロック（Ａ，Ｂ）で構成され
る。ＡブロックのバンクＡ０とバンクＡ１は、ローアド
レスおよびカラムアドレスが共通化されているので同時
にアクセスすることはできない。また、Ｂブロックのバ
ンクＢ０とバンクＢ１は、ローアドレスおよびカラムア
ドレスが共通化されているので同時にアクセスすること
はできない。

【００１７】次に、図２および図３の説明図を参照して
具体的なアドレッシング方法について説明する。図２に
示すように、各バンクＡ０，Ａ１，Ｂ０，Ｂ１が５１２
（ロー）×２５６（カラム）×６４ビット構成のものを
例にする。また、映像データの１画素は３２ビット構成
であるとする。よって、１アドレスに２画素分のデータ
が入出力される。

【００１８】そして、この例では、映像の奇数ラインの
前半の画素データはバンクＡ０に入出力され、映像の奇
数ラインの後半の画素データがバンクＢ０に入出力され
る。また、映像の偶数ラインの前半の画素データはバン
クＢ１に入出力され、映像の偶数ラインの後半の画素デ
ータがバンクＡ１に入出力される。この例では映像デー
タの水平方向の画素数は１０２４であるとする。また、
垂直方向では５１２×２＝１０２４ラインの画素データ
を扱うことができる。従って、前半の画素データは０〜
５１１画素のデータであり、後半の画素データは５１２
〜１０２３画素のデータである。

【００１９】また、メモリアレイ５に入力するデータを
転送するデータライン幅は６４×２、メモリアレイ５か
ら出力されるデータを転送するデータライン幅は６４×
２で構成される。

【００２０】すると、図３に示すように、偶数ラインの
画素データをメモリアレイ５に書き込む場合、１水平ラ
インの前半の画素データと後半の画素データを同時にメ
モリアレイ５に書き込むことができる。具体的には、偶
数ラインの前半の画素データはバンクＢ１に書き込ま
れ、偶数ラインの後半の画素データはバンクＡ１に書き
込まれる。

【００２１】例えば、１水平ラインの前半の第０画素
（３２ビット）のデータと第１画素（３２ビット）のデ
ータを含む６４ビットのデータと、後半の第５１２画素
（３２ビット）のデータと第５１３画素（３２ビット）
のデータを含む６４ビットのデータとを同時に書き込む
ことができる。以下、前半の第ｎ画素のデータと第（ｎ
＋１）画素のデータを含む６４ビットのデータと、後半
の第（ｎ＋５１２）画素のデータと第（ｎ＋１＋５１
２）画素のデータを含む６４ビットのデータとが同時に
メモリアレイ５に書き込まれる。ここで、ｎ＝２〜５１
０である。

【００２２】また、奇数ラインの画素データをメモリア
レイ５に書き込む場合にも、１ラインの前半の画素デー
タと後半の画素データを同時にメモリアレイ５に書き込
むことができる。具体的には、奇数ラインの前半の画素
データはバンクＡ０に書き込まれ、奇数ラインの後半の
画素データはバンクＢ０に書き込まれる。

【００２３】メモリアレイ５において、バンクＡ０およ
びバンクＢ１が前半の画素データが転送されるデータラ
インに接続され、バンクＢ０およびＡ１が後半の画素デ
ータが転送されるデータラインに接続される。そして、
バースト転送の単位を２５６とすれば、１水平ラインの
画素データを１バーストでメモリアレイ５に書き込むこ
とができる。

【００２４】なお、図３に示すように、ライトＦＩＦＯ
１は、６４ビット×２のデータを同時に出力できるよう
に形成される。そして、ライトＦＩＦＯ１には、前半の
第ｎ画素のデータと第（ｎ＋１）画素のデータを含む６
４ビットのデータと、後半の第（ｎ＋５１２）画素のデ
ータと第（ｎ＋１＋５１２）画素のデータを含む６４ビ
ットのデータとが同時出力可能なようにデータ設定され
る。ここで、ｎ＝０〜５１０である。また、ライトＦＩ
ＦＯ１において、ある４画素分のデータ（１２８ビッ
ト）が同時出力されると、次の４画素分のデータが出力
段に転送される。

【００２５】このような書き込み制御を可能にするため
に、メモリ制御回路２は、奇数ラインである第１ライン
の書き込みを行うときには、バンクＡ０およびバンクＢ
０を指定する制御信号をメモリアレイ５に与え、ローア
ドレスとして「０」を与える。従って、メモリアレイ５
において、バンクＡ０およびバンクＢ０の第０行がデー
タを書き込める状態になる。上述したように、１バース
トで、バンクＡ０は前半の０〜５１１画素のデータを順
次格納し、同時に、バンクＢ０は後半の５１２〜１０２
３画素のデータを順次格納する。ここで、ローアドレス
は「０」から始まるとする。従って、第１ラインのデー
タは、バンクＡ０およびバンクＢ０のローアドレス
「０」の領域に格納される。

【００２６】メモリ制御回路２は、偶数ラインである第
２ラインの書き込みを行うときには、バンクＢ１および
バンクＡ１を指定する制御信号をメモリアレイ５に与
え、ローアドレスとして「０」を与える。従って、メモ
リアレイ５において、バンクＢ１およびバンクＡ１の第
０行がデータを書き込める状態になる。上述したよう
に、１バーストで、バンクＢ１は前半の０〜５１１画素
のデータを順次格納し、同時に、バンクＡ１は後半の５
１２〜１０２３画素のデータを順次格納する。ローアド
レスは「０」から始まるとしているので、第２ラインの
データは、バンクＢ１およびバンクＡ１のローアドレス
「０」の領域に格納される。

【００２７】以後、メモリ制御回路２は、バンクＡ０お
よびバンクＢ０に奇数ラインの画素データが書き込ま
れ、バンクＢ１およびバンクＡ１に偶数ラインの画素デ
ータが書き込まれるように、バンクの切り替えとローア
ドレスの更新を行う。

【００２８】メモリアレイ５からデータを読み出すとき
には、メモリ制御回路２は、メモリアドレス切替／制御
回路４を読み出し制御状態に設定する。奇数ラインであ
る第１ラインの読み出しを行うときには、バンクＡ０お
よびバンクＢ０を指定する制御信号をメモリアレイ５に
与え、ローアドレスとして「０」を与える。従って、メ
モリアレイ５において、バンクＡ０およびバンクＢ０の
第０行からデータが読み出される。すなわち、１バース
トで、バンクＡ０から前半の０〜５１１画素のデータが
順次出力され、同時に、バンクＢ０から後半の５１２〜
１０２３画素のデータが順次出力される。

【００２９】メモリ制御回路２は、偶数ラインである第
２ラインの読み出しを行うときには、バンクＢ１および
バンクＡ１を指定する制御信号をメモリアレイ５に与
え、ローアドレスとして「０」を与える。従って、メモ
リアレイ５において、バンクＢ１およびバンクＡ１の第
０行からデータが読み出される。すなわち、１バースト
で、バンクＢ１から前半の０〜５１１画素のデータが順
次出力され、同時に、バンクＡ１から後半の５１２〜１
０２３画素のデータが順次される。

【００３０】以後、メモリ制御回路２は、バンクＡ０お
よびバンクＢ０から奇数ラインの画素データが読み出さ
れ、バンクＢ１およびバンクＡ１から偶数ラインの画素
データが読み出されるように、バンクの切り替えとロー
アドレスの更新を行う。

【００３１】以上のように、この実施の形態では、ロー
アドレスおよびカラムアドレスが共通化されているバン
クＡ０およびバンクＡ１からなるＡブロックと、ローア
ドレスおよびカラムアドレスが共通化されているバンク
Ｂ０およびバンクＢ１からなるＢブロックとでメモリア
レイ５を構成し、映像データのうちの奇数ラインの前半
の画素データがバンクＡ０に格納されるとともに奇数ラ
インの後半の画素データがバンクＢ０に格納され、映像
データのうちの偶数ラインの前半の画素データがバンク
Ｂ１に格納されるとともに偶数ラインの後半の画素デー
タがバンクＡ１に格納されるように制御回路を構成した
ので、各水平ラインの画素データを１バーストで読み書
きできる。すなわち、高速で画素データを読み書きでき
る映像メモリ回路を構成できる。

【００３２】また、以上のように構成された映像メモリ
回路では、映像の補間処理を高速に実行することができ
る。入力データによるドット数に対して表示装置のドッ
ト数が多いような場合には、データの補間処理を行うと
表示装置の性能をフルに活用することができる。図１に
示された垂直補間回路７は、メモリアレイ５から出力さ
れた画素データを用いて補間ラインを生成する回路であ
る。

【００３３】補間ラインを生成するには、隣り合った上
下のラインの画素データを使用することが好ましい。例
えば、垂直補間回路７は、上下のラインの画素データの
平均値を補間ラインの画素データとする。従って、上下
のラインを同時に入力できれば、補間処理を高速化する
ことができ、その結果、映像表示処理を高速化すること
ができる。

【００３４】この実施の形態では、映像における第ｎ
（ｎは奇数とする）ラインの画素データと第（ｎ＋１）
ラインの画素データとを用いて補間処理を行うときに
は、メモリ制御回路２は、まず、バンクＡ０およびバン
クＢ１を指定する制御信号をメモリアレイ５に与え、ロ
ーアドレスとして「ｎ−１」を与える。

【００３５】ここで、奇数ラインについては、第ｎライ
ンのデータは、ローアドレス（ｎ−１）に格納されてい
るとする。例えば、第１ラインのデータはローアドレス
「０」の領域に格納されている。また、偶数ラインにつ
いては、第（ｎ＋１）ラインのデータは、ローアドレス
（ｎ−１）に格納されているとする。例えば、第２ライ
ンのデータはローアドレス「０」の領域に格納されてい
る。

【００３６】従って、バンクＡ０およびバンクＢ１が指
定され、ローアドレスとして「ｎ−１」が与えられれ
ば、バンクＡ０およびバンクＢ１の第（ｎ−１）行から
データが読み出される。なお、ローアドレスは「０」か
ら始まっているとしている。すなわち、図４に示すよう
に、１バーストで、バンクＡ０から映像における第ｎラ
イン（奇数ライン）の０〜５１１画素のデータが順次出
力され、同時に、バンクＢ１から直後の第（ｎ＋１）ラ
インの０〜５１１画素のデータが順次出力される。

【００３７】また、バンクＢ０およびバンクＡ１を指定
する制御信号をメモリアレイ５に与えると、バンクＢ０
およびバンクＡ１の第（ｎ−１）行からデータが読み出
される。すなわち、図４に示すように、１バーストで、
バンクＢ０から映像における第ｎライン（奇数ライン）
の５１２〜１０２３画素のデータが順次出力され、同時
に、バンクＡ１から直後のラインの５１２〜１０２３画
素のデータが順次出力される。

【００３８】従って、１バーストで、上下のラインの対
応する画素データが垂直補間回路７に出力される。垂直
補間回路７は、上下のラインの画素データから補間ライ
ンの画素を生成しリードＦＩＦＯ８に出力する。補間処
理を行わないときには、垂直補間回路７は、メモリアレ
イ５からの画素データをそのままリードＦＩＦＯ８に出
力する。なお、リードＦＩＦＯ８に設定された画素デー
タは、表示装置側に読み出される。

【００３９】以上のように、映像データのうちの奇数ラ
インの前半の画素データがバンクＡ０に格納されるとと
もに奇数ラインの後半の画素データがバンクＢ０に格納
され、映像データのうちの偶数ラインの前半の画素デー
タがバンクＢ１に格納されるとともに偶数ラインの後半
の画素データがバンクＡ１に格納されているので、映像
における隣り合う奇数ラインの画素データと偶数ライン
の画素データとを同時にメモリアレイ５から読み出すこ
とができる。その結果、垂直補間処理を高速に実行でき
る。

【００４０】ここで、参考例を図５および図６に示す。
図５に示された構成は、バンクＡ０に奇数ラインの前半
の画素データが書き込まれ、バンクＡ１に奇数ラインの
後半が書き込まれる構成である。また、バンクＢ０に偶
数ラインの前半の画素データが書き込まれるとともにバ
ンクＢ１に偶数ラインの後半が書き込まれる構成であ
る。このような構成では、バンクＡ０とＡ１を同時にア
クセスできず、また、バンクＢ０とバンクＢ１を同時に
アクセスできないことから、各水平ラインの画素データ
を転送するのに膨大な時間がかかってしまう。

【００４１】図６に示された構成は、バンクＡ０に奇数
ラインの前半の画素データが書き込まれるとともにバン
クＢ０に奇数ラインの後半が書き込まれ、バンクＡ１に
偶数ラインの前半の画素データが書き込まれるとともに
バンクＢ１に偶数ラインの後半が書き込まれる構成であ
る。このような構成でも、１バーストで１水平ラインの
画素データを読み書きすることができる。しかし、垂直
補間処理を行おうとすると、まず、バンクＡ０の画素デ
ータを読み出し、次に、隣接ラインの対応する画素デー
タをバンクＡ１から読み出すことになる。すなわち、上
下ラインの対応する画素データを１バーストで読み出す
ことができない。

【００４２】

【発明の効果】以上のように、本発明によれば、映像メ
モリ回路を、共通の行アドレスおよび列アドレスでアク
セスされる複数のバンクを有するバンク構成を２つ有す
るＳＤＲＡＭセルと、映像のそれぞれの奇数ラインの前
半の画素データを一方のバンク構成の一のバンクに書き
込むとともに後半の画素データを他方のバンク構成の一
のバンクに書き込み、それぞれの偶数ラインの前半の画
素データを他方のバンク構成の他のバンクに書き込むと
ともに後半の画素データを一方のバンク構成の他のバン
クに書き込む制御を行うメモリ制御手段とを備えた構成
にしたので、映像メモリとしてのＳＤＲＡＭに対して高
速にデータの読み書きを行えるとともに、表示装置の表
示能力にマッチさせるための処理等も高速化することが
できる効果がある。

【図面の簡単な説明】

【図１】本発明による映像メモリ回路の一構成例を示
すブロック図である。

【図２】ＳＤＲＡＭを構成する各バンクと画素データ
との関係の一例を示す説明図である。

【図３】ＳＤＲＡＭを構成する各バンクに対するデー
タアクセス処理を説明するための説明図である。

【図４】補間処理時の各バンクに対するデータアクセ
ス処理を説明するための説明図である。

【図５】ＳＤＲＡＭを構成する各バンクと画素データ
との関係の参考例を示す説明図である。

【図６】ＳＤＲＡＭを構成する各バンクと画素データ
との関係の他の参考例を示す説明図である。

【符号の説明】

１ライトＦＩＦＯ２メモリ制御回路３ライトカウンタ４メモリアドレス切替／制御回路５メモリアレイ６リードカウンタ７垂直補間回路８リードＦＩＦＯ２０ＣＰＵ回路

Claims

(57)【特許請求の範囲】

【請求項１】共通の行アドレスおよび列アドレスでア
クセスされる複数のバンクを有するバンク構成を２つ有
するシンクロナスＤＲＡＭセル（５）と、映像のそれぞれの奇数ラインの前半の画素データを一方
のバンク構成（Ａ）の一のバンク（Ａ０）に書き込むと
ともに後半の画素データを他方のバンク構成（Ｂ）の一
のバンク（Ｂ０）に書き込み、それぞれの偶数ラインの
前半の画素データを他方のバンク構成（Ｂ）の他のバン
ク（Ｂ１）に書き込むとともに後半の画素データを一方
のバンク構成（Ａ）の他のバンク（Ａ１）に書き込む制
御を行うメモリ制御手段（２）とを備えた映像メモリ回
路。
【請求項２】メモリ制御手段（２）は、シンクロナス
ＤＲＡＭセルにおける双方のバンク構成（Ａ，Ｂ）から
奇数ラインまたは偶数ラインの前半および後半の画素デ
ータを並行して読み出す制御を行う請求項１記載の映像
メモリ回路。
【請求項３】メモリ制御手段（２）は、１バースト
で、奇数ラインまたは偶数ラインの前半および後半の画
素データをシンクロナスＤＲＡＭセル（５）に対してア
クセスする請求項２記載の映像メモリ回路。
【請求項４】垂直補間ラインを生成する垂直補間回路
（７）を備え、メモリ制御手段（２）は、垂直補間処理時に、シンクロ
ナスＤＲＡＭセル（５）における双方のバンク構成
（Ａ，Ｂ）から奇数ラインおよび偶数ラインの前半また
は後半の画素データを並行して読み出して前記垂直補間
回路（７）に供給する制御を行う請求項１から請求項３
のうちのいずれか１項に記載の映像メモリ回路。
【請求項５】入力画素データを一旦保管するライトＦ
ＩＦＯ（１）を備え、ライトＦＩＦＯ（１）とシンクロナスＤＲＡＭセル
（５）との間には、双方のバンク構成（Ａ，Ｂ）に同時
に画素データを供給しうる本数のデータラインが設置さ
れている請求項１から請求項４のうちのいずれか１項に
記載の映像メモリ回路。