CN102016809A - 存储器控制装置、存储器系统、半导体集成电路和存储器控制方法 - Google Patents

Abstract

本发明涉及存储器控制装置、存储器系统、半导体集成电路和存储器控制方法。本发明的存储器控制装置(101)，包括：指令生成部(102)，根据包含表示图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及指令发出部(105)，将由指令生成部(102)生成的多个存取指令向存储器(0)发出。指令生成部(102)具有组判断部(104)，该组判断部根据与存取请求对应的物理地址，判断包含要存取的数据的存储体属于哪个组，在要存取的数据跨属于不同的组的两个存储体而连续时，生成在属于不同的组中的两个存储体之间共用预取缓冲器的第一存取指令和第二存取指令的对。

Description

存储器控制装置、存储器系统、半导体集成电路和存储器控制方法

技术领域

本发明涉及在图像处理系统中高效进行数据传送的存储器控制装置、存储器系统、半导体集成电路和存储器控制方法。

背景技术

一般来说，在包含面向民用的图像处理装置的信息处理装置中，为了存储庞大的数据，使用大容量且低成本的DRAM。尤其是，近年的图像处理装置，由于针对MPEG2或H.264等HD(High Definition)图像处理的应对、同时多信道处理、高像质的3D图形处理等，不仅需要满足存储器容量，还需要具有较高数据传送能力的DRAM。为了实现较高的数据传送能力，已知如下方法：(1)提高总线的动作频率的方法，(2)扩宽存储器的总线宽度的方法，(3)或者并用上述(1)、(2)方法的方法。

另一方面，在对DRAM进行存取时，需要事先指定要存取的存储体行(bank row)，来进行激活处理。此外，在同一存储体中，在变更所存取的行时，需要对暂时存取了的行进行预充电处理，并对新存取的行进行激活处理。在这些激活处理期间、预充电处理期间，不能对相应的存储体进行存取，所以在同一存储体内，切换行时，发生不可存取期间，数据总线上产生空闲。在此，为了弥补该缺点，在一般的DRAM存取控制中，在向某个特定的存储体传送数据的数据传送执行中，通过执行其他存储体的激活处理和预充电处理，隐蔽上述不可存取期间，进行在与DRAM之间的数据总线上始终能够传送数据的、存储体交错存取(bank interleave)的控制。为了使得该存储体交错存取有效工作，需要加长针对同一存储体的连续数据传送时间，并利用向该存储体以外存储体传送的数据传送来对某个存储体的上述不可存取期间进行隐蔽。

作为针对该不可存取期间引起的的传送效率低下问题的现有的解决方法，有专利文献1所记载的方法。在该方法中，根据计数器0、1的信号，以特定的定时(timing)交替地分时存取存储器A、B，由此利用其他存储器的数据传送时间来隐蔽在单一存储器中所产生的不可存取期间，由此实现总线的存取效率的提高。但是，在上述现有技术中，由于即使使用多个存储器，能够同时存取的存储器为1个，所以系统所能够使用的最大存储器带域被限定在1个存储器所具有的存储器带域。

图1A是示出现有技术中的DRAM的种类、动作频率和突发脉冲(burst)长度的图。该图涉及4种DRAM，即SDR(Single Data Rate)SDRAM(Synchronous DRAM)、DDR(Double Data Rate)SDRAM、DDR2SDRAM、DDR3 SDRAM(以下，简称为SDR、DDR、DDR2、DDR3)。图示了该4个DRAM各自的内部总线动作频率和数据总线动作频率。此外，数据总线具有32比特、64比特等多比特的总线宽度，但是在该图中为了简化说明，只示出了与1比特对应的部分。

SDR包括存储器核和输入输出(I/O)缓冲器。存储器核对应于1个存储器单元阵列，经由输入输出缓冲器向数据总线输入输出由行地址和列地址指定的存储器单元阵列的1比特的数据。SDR的内部总线动作频率(133MHz)与外部数据总线动作频率(133MHz)相同。

DDR、DDR2、DDR3的各个存储器核大致与SDR的存储器核相同。

内部总线的动作频率的上限是根据存储器核的动作频率的上限来决定的。即，作为存储器单元而使用的电容器能够响应的上限的频率可以考虑为大致200MHz，存储器核的动作频率也不会超过大致200MHz。针对于此，对存储器进行存取的主机逐年高速化。在DDR、DDR2、DDR3中，作为使得DRAM高速化的方法，在输入输出缓冲器和存储器核之间并行地输入输出多个比特的数据，在输入输出缓冲器和数据总线之间串行地输入输出数据。

DDR的输入输出缓冲器在与存储器核之间以133MHz的动作频率并行地输入输出2比特的数据，在与数据总线之间实质上以2倍的频率266MHz串行地输入输出数据。DDR中的最小突发脉冲长度(也称作基本突发脉冲长度)成为2。

DDR2的输入输出缓冲器在与存储器核之间以133MHz的动作频率并行地输入输出4比特的数据，在与数据总线之间实质上以4倍的频率533MHz串行地输入输出数据。DDR2中的最小突发脉冲长度成为4。

DDR3的输入输出缓冲器在与存储器核之间以133MHz的动作频率并行地输入输出8比特的数据，在与数据总线之间实质上以8倍的频率1066MHz串行地输入输出数据。DDR3中的最小突发脉冲长度成为8。但是在DDR3中，为了维持与DDR2之间的兼容性，通过丢弃输入输出缓冲器中所保持的8比特中的后一半4比特，来得到支持突发脉冲长度4的功能(突发脉冲突变(bust chop)功能)。

这样，SDRAM为了解决内部总线的动作频率的高速化困难的这一问题，通过将输入输出缓冲器进行多比特化，实现外部数据总线的动作频率的高速化即存储器区域的扩展。

图1B是假定了在一般的DRAM中使存储体交错存取有效工作的情形的数据配置的一例的图。对在位于第一存储体中的、以同一行地址连续的数据且基本突发脉冲长度(在SDRAM中为1，在DDR中为2，在DDR2中为4，在DDR3中为8等)×总线宽度来表示的N字节的数据(以后称作基本存取单位)后面、配置位于第二存储体中的由上述基本存取单位构成的数据进行。以后同样对位于第M存储体中的以同一行地址连续的数据进行配置。在通过这样进行存储器存取的情况下，多个存储体均匀出现，所以能够高效实施存储体交错存取。在图1B中，作为一例示出了存储体数为2的情形。此外，在一般的DRAM中，不能进行小于等于上述基本的突发脉冲长度的传送(若请求一次存取，则一定会发生基本突发脉冲长度×总线宽度的数据的输入输出)，所以基本存取单位和最小存取单位成为相同。

图2示出针对如图1B那样配置的数据串发生对不需要的数据的存取的情况的一例。如图2所示，在被请求存取的数据区域(后面称作存取请求区域)被请求了基本存取单位的中间的N字节的情况下，由于最小存取单位与基本存取单位相同，所以需要对包含存取请求区域的所有的基本存取单位请求数据，结果需要进行如图2所示的2N字节(后面称作存取必要区域)的存取。结果针对存取必要区域2N字节，存取请求区域只是为N字节，所以作为其差值的N字节的量成为不需要的数据，数据传送效率降低。

专利文献1：日本特开平9-190376号公报

但是，在作为更高级别的图像压缩技术的MPEG4或H.264等中，相对于现有的图像压缩技术，为了在确保更高的像质的同时实现低比特率和高压缩率，以4×4、8×8那样的小像素单位为解码处理单位进行解码处理的情况变多。为了对这样小的像素进行解码处理，需要从存储器取得更小的像素数据，但是为了实现更高的数据传送能力，假设实施扩展存储器的总线宽度的方法，则一次取得的数据量变多，所以针对不需要的数据的存取变多，数据传送效率降低。此外，即使实施提高动作频率的方法，例如若从DDR2的动作频带提高到DDR3的动作频带，则系统的最大频带提高的另一方面，1个指令单位的最小突发脉冲长度增加，1个存取中的最小数据量增加，结果针对不需要的数据的存取增加，同样数据传送效率降低。

但是，在通常的DRAM中，针对一次存取，虽然对一个存储体进行总线宽度×基本突发脉冲长度量的数据传送，但在进一步改良的DRAM中，将位于DRAM内部的存储体分为多个组(例如组A、B)，在将与某个组(例如组A)之间的传送进行一半之后，能够插入向其不同的组(例如组B)的传送，能够实现原来的一半的突发脉冲长度的存取。例如，在基本突发脉冲长度为8、存储体数为8的改良DRAM中，每4个存储体分为两个组A、B，首先对组A的存储体0进行4个突发脉冲的数据传送之后，能够对组B的存储体0(或1、2、3)进行4个突发脉冲的数据传送。之后，能够进行针对组A的存储体0(或1、2、3)的数据传送等，能够进行比基本突发脉冲长度短的传送。但是，为了有效应用这样的改良DRAM，在与现有技术同样只考虑存储体的控制中，数据传送效率几乎得不到提高，或者在单纯考虑组的控制中，也有针对同一组的传送连续的情形，数据传送效率降低。

发明内容

本发明解决上述现有技术的问题，其目的在于提供一种使用了具有分成多个组的存储体的改良DRAM的实现数据传送的高效化的存储器控制装置、存储器系统、半导体集成电路和存储器控制方法。

为了解决上述技术问题，本发明的存储器控制装置，用于控制对存储器的存取，该存储器具备包含多个存储体的第一组、包含多个存储体的第二组、N比特的预取缓冲器，其中N为2以上的整数，该存储器存储图像数据并按突发脉冲长度N来被进行突发脉冲存取，上述存储器控制装置包括：指令生成部，根据包含表示上述图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及指令发出部，向上述存储器发出由指令生成部生成的上述多个存取指令，上述指令生成部具有组判断部，该组判断部根据与上述存取请求对应的物理地址，判断包含要存取的数据的存储体属于哪个组，在要存取的数据跨属于不同的组的两个存储体而连续时，生成包括第一存取指令和第二存取指令的上述多个存取指令，上述第一存取指令是指示利用上述预取缓冲器的一半来对属于上述第一组的存储体进行存取的指令，上述第二存取指令是指示利用上述预取缓冲器的剩下的一半而与上述第一存取指令共用上述预取缓冲器、来对属于上述第二组的存储体进行存取的指令。

根据该结构，通过使用改良了的存储器，并使得原来的基本突发脉冲长度的一半的突发脉冲长度的存取成对，能够提高数据传送的效率，其中上述改良的存储器具有能够在属于不同组的两个存储体间共用的预取缓冲器。

在此，上述存储器控制装置也可以与包含上述存储器的多个存储器连接，上述指令生成部还具备存储器判断部，该存储器判断部根据与上述存取请求对应的物理地址来判断要存取的数据属于上述多个存储器中的哪一个，在根据组判断部的判断和存储器判断部的判断，要存取的数据属于1个存储器且跨属于不同的组的两个存储体而连续时，上述指令生成部生成包括上述第一存取指令和上述第二存取指令的上述多个存取指令。

根据该结构，能够按照存储器和组来分别存取来自主机的指令，能够提高存取效率。

在此，也可以将上述图像数据的行方向上连续的S个像素作为数据块，各个数据块属于与包含与相应数据块邻接的数据块的组不同的组，S为大于等于2的整数。

根据该结构，能够生成与数据块的边界相同数量的对(第一和第二存取指令)。

在此，上述数据块也可以是以上述突发脉冲长度N来被进行突发脉冲存取的数据的一半大小。

根据该结构，能够排除非成对的存取指令，并只生成指令对(第一及第二存取指令)，成为实质上重复突发脉冲长度N/2的存取，能够提高数据传送效率。

在此，上述数据块也可以是最小存取单位。

根据该结构，能够排除非成对的存取指令，并只生成指令对(第一及第二存取指令)，成为实质上重复突发脉冲长度N/2的存取，能够提高数据传送效率。

在此，也可以是列方向上邻接的M个上述数据块属于相同的组，属于不同于包含在列方向上与该M个数据块邻接的其他M个数据块的组的组，M为2以上的整数。

根据该结构，尤其是在矩形区域的存取中，即使在从存取目的地所在的行向其他行转移时，也能增加可以在属于不同组的两个存储体之间共用预取缓冲器的情形。

在此，通过上述第二存取指令被存取的行也可以是从通过上述第一存取指令被存取的行起列方向上第M行。在此，上述M也可以是2。

根据该结构，即使在为矩形区域的场读取时，或者是帧读取时，都能够增加共用预取缓冲器的情形。

此外，本发明的存储器系统具有存储器和上述的存储器控制装置，该存储器存储图像数据、并按突发脉冲长度N来被进行突发脉冲存取，N为2以上的整数，上述存储器具备包含多个存储体的第一组、包含多个存储体的第二组、N比特的预取缓冲器，上述预取缓冲器具有第一动作模式和第二动作模式，该第一动作模式从一个存储体预取N比特的数据，该第二动作模式从属于不同的组的存储体各预取N/2比特的数据。

此外，本发明的存储器控制方法，用于控制对存储器的存取，该存储器具备包含多个存储体的第一组、包含多个存储体的第二组、N比特的预取缓冲器，其中N为2以上的整数，该存储器存储图像数据并按突发脉冲长度N来被进行突发脉冲存取，该存储器控制方法包括：指令生成步骤，根据包含表示上述图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及指令发出步骤，向上述存储器发出由指令生成部生成的上述多个存取指令，在上述指令生成步骤中，根据与上述存取请求对应的物理地址，判断要存取的数据是否跨属于不同的组的两个存储体而连续，并根据判断结果生成上述第一存取指令和上述第二存取指令，上述第一存取指令是指示利用上述预取缓冲器的一半来对属于上述第一组的存储体进行存取的指令，上述第二存取指令是指示利用上述预取缓冲器的剩下的一半而与上述第一存取指令共用上述预取缓冲器、来对属于上述第二组的存储体进行存取的指令。

根据上述的本发明的存储器控制方法，具备：指令生成部，接受来自主机的存储器存取请求，并生成针对存储器的存取指令；组判断部，在上述指令生成部，判断由位于存储器内的多个组构成的存储体属于哪个组；指令发出部，将在上述指令生成部生成的存储器指令向存储器发出；以及数控控制部，按照上述指令发出部发出的指令顺序进行数据的传送，并行进行针对多个组的存取。

根据该结构，将必要的数据比较均等地配置到不同的组，在对小的像素数据存取时，利用原来的基本突发脉冲长度的一半的存取来切换组，由此进行数据传送的高效化。

发明的效果：

在本发明的存储器控制装置和方法中，由于作为系统整体需要更高的频带而使用具有更高的数据传送能力的DRAM的情况下，使用存储体被分为多个组的改良DRAM，将必要的数据比较均等地配置到不同的组中，并切换组来进行存取，由此能够以更少的数据传送能力来实现进行小的像素单位的处理的H.264等图像处理技术。由此，即使不使用进一步更高性能的存储器模块，也能够实现数据传送效率高的系统。

本申请的技术背景信息

将于2008年4月22日提出的申请号为2008-111185的日本专利申请的说明书、附图以及权利要求范围中所公开的所有内容通过参考包含到本申请中。

附图说明

图1A是示出现有技术中的DRAM的种类、动作频率和突发脉冲长度的图。

图1B是示出在现有技术中的DRAM中适用于存储体交错存取并示出数据配置的图。

图2是示出在图1B的数据配置中发生对不需要的数据的存取的一例的图。

图3A是示出本发明的实施方式1中的存储器中所包含的改良DRAM的构成例的框图。

图3B是示出本发明的实施方式1的存储器数据配置例的图。

图4示出在上述图3B的数据配置中发生了与上述图2相同的存取请求时的存取必要区域。

图5A是示出本发明的实施方式1中的存储器控制装置的结构的框图。

图5B是示出本发明的实施方式1的存储器存取控制方法的流程图。

图6是示出现有技术中的存储器控制方法中的时序图例的图。

图7是示出本发明的实施方式1的存储器控制方法中的时序图例的图。

图8是示出本发明的实施方式1的存储器控制方法中的帧缓冲器结构的图。

图9是示出本发明的实施方式1的存储器控制方法中的图像存取方法的图。

图10是示出本发明的实施方式1的存储器控制方法中的帧缓冲器结构例的图。

图11是示出本发明的实施方式1的存储器控制方法中的图像存取方法的图。

图12是示出本发明的实施方式1的存储器控制方法中的图像存取方法的图。

图13是示出本发明的实施方式2的存储器控制装置的结构的框图。

图14是示出本发明的实施方式2的存储器控制方法的流程图。

图15是示出本发明的实施方式2的帧缓冲器结构例的图。

图16是示出本发明的实施方式2的图像存取时的时序图例的图。

图17是示出用于应用本发明的系统结构例的图。

图18是示出搭载了本发明的系统LSI以及设置系统(set system)的应用例的图。

附图说明

101存储器控制装置

102指令生成部

103设备判断部

104组判断部

105指令发出部

106数据控制部

107主机

108地址变换部

201DRAM

202预取缓冲器

203P-S变换部

具体实施方式

下面，参照附图来说明本发明的实施方式。

(实施方式1)

实施方式1的存储器控制装置对存储器的存取进行控制，该存储器包括：包含多个存储体的第一组；包含多个存储体的第二组；N比特预取缓冲器，N为2以上的整数。该存储器存储图像数据并按突发脉冲长度N被进行突发脉冲存取。

首先，说明存储器控制装置所存取的存储器的结构例。

图3A是示出本发明的实施方式1的存储器控制装置所存取的存储器中包含的DRAM的结构例的框图。此外，数据总线具有32比特、64比特等多比特的总线宽度，但是在该图中为了简化说明，只示出了对应于1比特的部分。例如，在存储器的数据总线为32比特的情况下，存储器只要是将该图的DRAM并列32个的结构就可以。

该图的DRAM201包括：包括4个存储体A0～A3的第一组A；包括4个存储体B0～B3的第二组B；N(该图中N为8)比特的预取缓冲器202；以及并行串行变换部(以下P-S变换部)203，是对DDR3进行了改良的DRAM201(以下称作改良DRAM)。

存储器A0～A3、B0～B3分别相当于1个存储器单元阵列，对预取缓冲器202输入输出由行地址和列地址指定的存储器单元阵列的1比特的数据。各存储体的动作频率为133MHz就可以。

预取缓冲器202具有包含第一动作模式和第二动作模式的至少两个动作模式。

如图中的虚线箭头和括号所示，第一动作模式是与DDR3同样的通常的存取模式。即，在第一动作模式中，预取缓冲器202在与由地址指定的1个存储体之间以133MHz的动作频率并行地输入输出8比特的数据，并经由P-S变换部203在与数据总线之间以8倍的频率1066MHz串行地输入输出数据。

如图中的实线箭头和括号所示，第二动作模式是由属于第一组的1个存储体和属于第二组的1个存储体各共用一半的预取缓冲器202的模式。即，在第二动作模式中，预取缓冲器202在第一组内的1个存储体和预取缓冲器202的一半(例如高位4比特)之间以133MHz的动作频率并行地输入输出数据，同时，在第二组内的1个存储体和预取缓冲器202的剩下一半(例如低位4比特)之间以133MHz的动作频率并行地输入输出数据。此外，在第二动作模式中，预取缓冲器202经由P-S变换部203在与数据总线之间以8倍的频率1066MHz串行地输入输出8比特的数据。

改良DRAM是按第一动作模式动作还是按第二动作模式动作，是通过从主机经由存储器存取控制装置而对改良DRAM赋予的存取指令(下面称作存储器指令)来决定的。根据1个存储器指令来执行第一动作模式。

根据成对的两个存储器指令(下面称作第一存储器指令和第二存储器指令)来执行第二动作模式。

第一存储器指令是指示利用上述预取缓冲器的一半来对属于上述第一组中的存储体进行存取的指令。

第二存储器指令是指示利用上述预取缓冲器剩下的一半而与上述第一存储器指令共用上述预取缓冲器、来对属于第二组的存储体进行存取的指令。

这样，改良DRAM通过支持第二动作模式，使得两个存储器指令共用预取缓冲器202，该两个存储器指令指示以基本突发脉冲长度N(在此，N＝8)的一半的突发脉冲长度N/2(在此为4)进行存取。其结果，与以基本突发脉冲长度N进行存取的第一动作模式相比，在第二动作模式中，削减无用的数据，能够提高数据总线的使用效率。此外，存储器内的组的数量可以是2个，也可以是3个，只要是排他性地包含存储体的组就可以是多个。此外，组内的存储体数量可以是1个以上。

图3B是示出假设了在上述改良DRAM中特别以由两个组构成的DRAM为一例使得存储体交错存取有效的情形的、数据配置的一例的图。如下交替配置了数据：在位于第1组中的、以同一行地址连续的数据且以基本突发脉冲长度×总线宽度/2表示的N/2字节的数据后面，接续位于第二组中的、以同一行地址连续的数据且以基本突发脉冲长度×总线宽度/2表示的N/2字节的数据。在上述改良DRAM中，由于若组不同则能够以比基本存取单位短的传送来覆盖别的组的传送，例如，若组数为2，并能够以1/2中断基本存取单位，则最小存取单位成为基本存取单位/2。

此外，在此设组数为2，但是以2以上的组数来构成也可以。

图4示出在上述图3B的数据配置中发生了与上述图2相同的存取请求时的存取必要区域。由于最小存取单位是基本存取单位/2，所以可知存取请求区域和存取必要区域成为相同，不会产生不需要的数据存取。

图5A是示出本发明的实施方式1的存储器控制装置的结构的框图。该图的存储器控制装置101包括指令生成部102、设备判断部103、数据控制部106。指令生成部102具备地址变换部108和组判断部104。

在图5A中，主机107对存储器控制装置101发出对存储器进行存取的指令(下面成为主机指令)，指令生成部102接受由上述主机107发出的主机指令，生成对存储器发出的指令(下面称作存储器指令)，并向指令发出部105传送存储器指令。在位于上述指令生成部102中的组判断部104中，判断根据上述主机107的主机指令所生成的存储器指令是否是针对位于存储器中的多个组中的某个组的存取。若上述主机指令为针对同一单位区域的存储，则包含对同一存储器的存取且对多个组(例如组A和组B)的存取。在包括上述组判断部104的指令生成部102所生成的存储器指令，被按组划分后传送给上述指令发出部105。上述指令发出部105针对由上述指令生成部102所生成的存储器指令，控制针对存储器的ACTIVATE(激活)、READ(读)、WRITE(写)、PRECHARGE(预取)等指令发出控制以及基于存储器的AC规格等的存储器指令发出定时。在数据控制部106中，接受从上述指令发出部105向存储器0发出的存储器指令的指令发出顺序信息，在针对存储器的写入存取时，从主机107接受数据，并按照指令发出顺序信息传送到存储器0，在从存储器读取的读取存取时，接受来自存储器0的数据，并按照指令发出顺序信息向主机107传送数据。

图5B是示出本发明的存储器控制装置中的存储器存取控制方法的流程图。对主机指令包含表示图像数据中的矩形区域的逻辑地址的情况进行说明。

存储器存取控制方法大体分为两个动作。第一为，指令生成部102根据包含表示图像数据中的矩形区域的逻辑地址的存取请求(主机指令)来生成包含物理地址的多个存取指令(存储器指令)(步骤51～58)。第二为，指令发出部105和数据控制部106将由指令生成部102生成的多个存储器指令发给存储器，传送被存取的数据(步骤57～步骤60)。

更具体而言，地址变换部108在内部保持逻辑地址和物理地址的对应表或变换规则，若接受到上述的包含逻辑地址的主机指令，则将表示矩形的逻辑地址变换为多个物理地址(步骤51)。

例如，在逻辑地址表示与图9的“必要的数据”对应的矩形区域的情况下，地址变换部108变换为4套(set)物理地址。即，第一套成为指向数据块0、8、4中的施加了阴影线的部分的物理地址。第二套成为指向数据块1、9、5中的施加了阴影线的部分的物理地址。第三套成为指向数据块2、10、0中的施加了阴影线的部分的物理地址。第四套成为指向数据块3、11、7中的施加了阴影线的部分的物理地址。

组判断部104判断与被变换的物理地址的套对应的存储体属于哪个组(步骤52)。并且，在物理地址的套所表示的要存取的数据跨属于不同的组的两个存储体而连续的情况下，指令生成部102生成第一存取指令和第二存取指令的对(步骤53、54)，否则，生成非成对的1个存储器指令(步骤53、55)。在此，第一存取指令和第二存取指令的对如前面所说明，各共用一半的预取缓冲器202。

在未处理的物理地址的套剩下的情况下，指令生成部102返回步骤53，在未处理的物理地址的套没有剩下的情况下，进入步骤57(步骤56)。

指令发出部105对应于由指令生成部102所生成的各存储器指令，来对针对存储器的各个指令(ACTIVATE、READ、WRITE、PRECHARGE等)的发出控制和发出定时进行控制。在数据控制部106中，从指令发出部105接受存储器指令的指令发出顺序信息，在为针对存储器的写入存取时，从主机107接受数据，并按照指令发出顺序信息向存储器0传送数据，在对存储器读取存取时，从存储器0接受数据，并按照指令发出顺序信息向主机107传送数据。

图6作为比较例，是现有技术中所示的图2中的读取存取请求时的、存储器总线上的时序图例。在此，将所存取的DRAM设为具有32比特的总线宽度的DDR2，以基本突发脉冲长度为4的情况为例进行说明。如图2所示，在从基本存取单位的中间被请求N比特的情况下，为了读取第二存储体的基本存取单位，在t7发出Read0。接着，为了读取第一存储体的基本存取单位，在t9发出Read1。数据取得如下进行：在t10和t11的定时，取得第二存储体的基本存取单位的读取数据，在t12和t13的定时，取得第一存储体的基本存取单位的读取数据。但是，由于位于存取请求区域的数据只是t11和t12的定时的数据，所以针对主机的输出数据为输出t11和t12的定时的数据就足够。结果，在利用从t10到t13取得的读取数据中有效的数据只在t11和t12，传送效率为50％。

图7是发生图4中的读取存取请求时的、存储器总线上的时序图例。在此，与图6同样，以将所存取的DRAM设为具有32比特的总线宽度的DDR2，以基本突发脉冲长度为4的情况为例进行说明。如图4所示，在从基本存取单位的中间被请求N比特的情况下，为了读取第二组的基本存取单位，在t7发出Read0。接着，在上述改良DRAM中，若组不同，则能够通过比基本存取单位短的传送来覆盖别的组的传送，所以为了读取第一组的基本存取单位，在t8发出Read1。数据取得如下进行：在t10的定时，取得第二存储体的基本存取单位的读取数据，在t11的定时，取得第一存储体的基本存取单位的读取数据。由于存取请求区域和存取必要区域为同一个，所以针对主机的输出数据直接输出t10和t11的定时的数据就足够。结果，在利用t10和t11取得的读取数据中有效的数据同样在t10和t11，所以传送速率成为100％。

此外，在此将所使用的上述改良DRAM的总线宽度设为32比特、基本突发脉冲宽度为4来进行了说明，但是不限定于上述总线宽度和基本突发脉冲长度，若基本突发脉冲长度为2以上，则可以是任一种。

图8示出利用位于上述改良DRAM上的数据来构成了帧缓冲器时的数据配置例。帧缓冲器具有二维数据。图8示出如下情况下的数据的配置方法：在针对存储器的数据传送中，将以最小存取单位进行存取的数据作为称作数据块的单位，使用具有两个组A、B的上述改良DRAM，具有使用1个存储器0的系统结构。在此，将具有不同的组A、B的单位区域在水平方向上以“A、B、A、B”的顺序重复配置了组A和组B，在垂直方向上以带状配置了同一组A或组B。

图9示出针对采用了上述图8的数据配置方法的帧缓冲器进行矩形像素数据的存取时的一例。在对图9中被示为“必要的数据”的矩形的像素数据进行存取时，针对DRAM的最小存取单位是确定的，所以即使是针对任意数据的存取，进行存取的数据需要一直到如图9所示的数据块的边界为止进行存取，结果成为对表示为“实际被传送的数据”的矩形的像素数据进行存取。

图10示出在利用位于上述改良DRAM上的数据来构成了帧缓冲器时的数据配置中、不同于图8的另外一例。帧缓冲器具有二维数据。图10中示出了如下情况下的数据的配置方法：在针对存储器的数据传送中，与图8同样，将以最小存取单位进行存取的数据作为称作数据块的单位，使用具有两个组A、B的上述改良DRAM，具有使用1个存储器0的系统结构。在此，将具有不同的组A、B的单位区域在水平方向上以“A、B、A、B”的顺序重复配置了组A和组B，在垂直方向上如“A、B、A、B”那样格子状地配置了组A或组B。

图11示出在针对采用了上述图8的数据配置方法的帧缓冲器有图11所示的数据请求的情况下实际被传送的数据增大、数据传送效率恶化的一例。在上述改良DRAM中，若组不同，则能够以比基本存取单位短的传送来覆盖别的组的传送，所以例如能够用数据块8来覆盖数据块0，以数据块9来覆盖数据块1。同样，能够以数据块2覆盖10，以数据块3覆盖11，但是另一方面，需要能够覆盖数据块4、5、6和7的组B的传送，所以数据块12、13、14和15也成为实际被传送的数据，结果导致数据传送效率降低。

此外，在此，虽然以数据块8覆盖数据块0这样的组合来重复覆盖，但是只要是组不同的数据块彼此之间的组合，则可以是任意数据块彼此之间的组合。

图12示出针对采用了上述图10的数据配置方法的帧缓冲器有与上述图11相同的数据请求时实际被传送的数据的一例。在上述改良DRAM中，若组不同，则能够以比基本存取单位短的传送来覆盖别的组的传送，例如，能够用数据块1来覆盖数据块0，以数据块3来覆盖数据块2。同样，若按数据块9覆盖8、数据块11覆盖10、数据块5覆盖4、数据块7覆盖6那样进行传送，则能够比图8所示的数据配置更高地提高传送效率。

此外，在此，虽然以数据块1覆盖数据块0这样的组合来重复覆盖，但是只要是组不同的数据块彼此之间的组合，则可以是任意数据块彼此之间的组合。

此外，将存储器0中的图像数据的行方向上连续的S(S为2以上的整数)个像素作为数据块，各个数据块可以属于不同于包含与该数据块邻接的数据块的组的组。若这样，则能够生成与数据块的边界相同数量的对(第一及第二存取指令)。

在此，上述数据块也可以是被以上述突发脉冲长度N来进行突发脉冲存取的数据的一半的大小。若这样，则能够排除非成对的存取指令，只生成对(第一及第二存取指令)，实质上成为重复突发脉冲长度N/2的存取，能够提高数据传送效率。

此外，上述数据块也可以是最小存取单位。若这样，则能够排除非成对的存取指令，只生成对(第一及第二存取指令)，实质上成为重复突发脉冲长度N/2的存取，能够提高数据传送效率。

在此，列方向上邻接的M(M为2以上的整数)个上述数据块属于相同的组，也可以属于与包含在列方向上与该M个数据块邻接的其他M个数据块的组不同的组中。若这样，在特别是矩形区域的存取中从存取目的地所在的行向其他行转移时，也能够增加在属于不同的组的两个存储体之间共用预取缓冲器的情形。

在此，通过第二存取指令被存取的行可以是从通过上述第一存取指令被存取的行到列方向上第M行。

此外，M也可以是2。若这样，则即使在矩形区域的场读取的情况下，以及帧读取的情况下，都能够增加共用预取缓冲器的情形。

此外，本发明的存储器系统包括：存储器，存储图像数据，并以突发脉冲长度N(N为2以上的整数)来被进行突发脉冲读取；以及上述的存储器控制装置。上述存储器具有包含多个存储体的第一组、包含多个存储体的第二组以及N比特的预取缓冲器，上述预取缓冲器包括第一动作模式和第二动作模式，该第一动作模式从一个存储体预取N比特的数据，该第二动作模式从属于不同的组的存储体各预取N/2比特的数据。

(实施方式2)

在本发明的实施方式2中，与实施方式1相同的构成要素使用相同的附图标记，并省略说明。

图13是示出本发明的实施方式2的存储器控制装置的结构的框图。

在图13中，主机107对主机控制装置101发出对存储器进行存取的指令(下面称作主机指令)，指令生成部102接受由上述主机107发出的主机指令，生成对存储器发出的指令(下面称作存储器指令)，向指令发出部105传送存储器指令。在位于上述指令生成部102中的设备判断部103中，判断根据上述主机107的主机指令所生成的存储器指令是针对存储器0和1双方的存取还是针对其中某一个的存取，同样，在位于上述指令生成部102中的组判断部104中，判断根据上述主机107的主机指令所生成的存储器指令是针对位于存储器中的多个组中的哪个组的存取。若上述主机指令为针对同一单位区域的存储，则包含对同一存储器的存取且对多个组(例如组A和组B)的存取。在包含上述设备判断部103和上述组判断部104的指令生成部102所生成的存储器指令，被按每个设备和每个组来划分之后传送到上述指令发出部105。上述指令发出部105对由上述指令生成部102所生成的存储器指令，控制针对存储器的ACTIVATE、READ、WRITE、PRECHARGE等指令发出控制和基于存储器的AC规格等的存储器指令发出定时。在数控控制部106中，从上述指令发出部105接受向存储器0和1发出的存储器指令的指令发出顺序信息，在为针对存储器的写入存取时，从主机107接受数据，并按照指令发出顺序信息传送给存储器0和1，在从存储器读取的读取存取时，从存储器0和1接受数据，并按照指令发出顺序信息向主机107传送数据。

图14是本发明的实施方式2的存储器控制方法的流程图。

在图14中，在步骤01，在上述指令生成部接受来自上述主机107的存取请求，上述设备判断部103和上述组判断部104判断是存储器0和存储器1中的哪一个的存取，或者是对多个组中的哪一个组的存取，并生成与各个存储器和组对应的存储器指令。在步骤02，在上述指令发出部，判断所生成的存储器指令是否是对同一单位区域的存取，在是对同一单位区域的存取的情况下进入步骤03，在不是的情况下进入步骤05。从下面的步骤03到08为止，在上述指令发出部中进行。在步骤03中，对多个存储器0、1同时输出具有对组A的共同的地址的存储器指令，在步骤04，对存储器0、1同时输出具有对组B的共同的地址的存储器指令。在步骤05，输出与存储器0的组A对应的地址，在步骤06，输出与存储器1的组A对应的地址。在步骤07，输出与存储器0的组B对应的地址，在步骤08，输出与存储器1的组B对应的地址。在步骤09，在上述数据控制部判断是否是针对存储器的写入，若为对存储器的写入，则进入步骤10，否则(从存储器读出)进入步骤11。在步骤10，从主机107接受向存储器传送的数据，并按照指令发出顺序信息来向存储器0和存储器1输出数据。在步骤11，从存储器0和存储器1接受数据，并按照指令发出顺序信息向主机传送数据。

上述步骤01中的存储器指令生成处理大致与图5B的步骤51～步骤56相同，但是以下的点不同。即，在根据组判断部104的判断和设备判断部103的判断，要存取的数据属于1个存储器且跨属于不同的组的两个存储体而连续的情况下，指令生成部102生成第一存储器指令和第二存储器指令的对。

图15示出利用位于存储器上的数据来构成了帧缓冲器的情况的数据配置例。帧缓冲器具有二维的数据，在水平方向上配置A1个像素数据、在垂直方向上配置了A2个像素数据。图15示出如下情况下的数据的配置方法：在针对存储器的数据传送中，将以最小存取大小存取的数据作为称作数据块这样的单位，使用具有两个组A、B的DRAM，具有使用两个存储器0、1的系统结构。在此，将具有不同的组A、B的单位区域在水平方向上以“A、B、B、A”的顺序重复配置了组A和组B，在垂直方向上各配置2行组A和组B。在对这样的帧缓冲器存取矩形的像素数据时，针对DRAM的最小存取大小已确定，所以即使是针对任意数据的存取，进行存取的数据需要一直到如图15所示的数据块的边界为止进行存取。

图16是取得图15中的矩形的像素数据时的、存储器总线上的时序图例。在对矩形的像素数据进行存取时，在对单位区域的存取中，对存储器0和存储器1同时使CS成为有效状态，同时对共同的地址进行存取。此外，针对不是单位区域的存取，针对存储器0和存储器1错开时间来使CS成为有效状态，并对不同的地址分别进行存取。

根据上述的结构，通过具备位于指令生成部中的设备判断部和组判断部，能够针对来自主机的指令，按照设备和组来分别进行存取，能够提高存取效率。

此外，在本实施方式中，将从指令发出部向存储器0和存储器1输出的指令线设置成共用，但是也可以分别独立地设置指令线，也可以仅共用一部分指令线，例如仅共用地址的高位比特或仅共用地址的低位比特。

此外，关于帧缓冲器中的数据配置，不仅可以应用本实施方式的数据配置，还可以采用如下数据配置：对横方向交替配置组A的数据块和组B的数据块，对纵方向配置同一组同一存储体同一行的数据。在该情况下，DRAM的列地址可以在横方向上连续，在使数据块数量的列地址在横方向上前进之后与下一行的数据块连续，也可以跳过1行而与隔一行的数据块连续。此外，在使数据块数量的列地址在横方向上前进之后对隔一行的数据块配置了连续的列地址的情况下，与本实施方式同样，也可以采取在图像存取中，在对数据块进行存取之后，对跳过1行而与隔一行的数据块进行存取的方法。在该情况下，在本实施方式中，虽然是每两行成为不同的组的数据配置，但是由于是同一存储体同一行的数据，所以与通常针对每个数据块发出指令来进行存取的方式相比，也可以使得多个数据块数量的突发脉冲长度延长来进行存取。

此外，在上述各实施方式中，说明了预取缓冲器202在属于两个不同的组的两个存储体之间被共用的结构，但是也可以在属于3个以上的不同的组中的3个以上的存储体之间共用。该情况下，若将共用N比特的预取缓冲器202的存储体的数量设为m个，则只要所共用的各存储体各使用N/m比特的预取缓冲器202就可以。

此外，图17中，作为应用本发明的系统结构，示出了蓝光记录系统的系统结构例。图17为将本发明应用于媒体处理用LSI中的存储器控制电路的例子。该图的存储器控制电路对应于图5A或图13的存储器控制装置。此外，虽然作为实施例而例举了媒体处理用LSI的存储器控制电路，但是也可以应用于DMA控制电路内的调节电路，也可以应用于光盘控制电路中的调节电路。

此外，图18为搭载了本发明的系统LSI和设置系统的应用例。该图的系统LSI相当于图17中的媒体处理用LSI。这样的本发明不仅能够应用于系统LSI，还能够应用于便携式电话机、广播接收装置、存储再现装置、数字电视机、车载终端、汽车等多种制品中。

产业上的使用

本发明的存储器控制方法作为进行图像处理控制的系统中的存储器控制电路而有用。此外，这些也可以用于电视机或录像机、录音机、摄像机、便携式电话机等数字AV家电系统或个人计算机等中的图像处理系统中。

Claims (11)

1.一种存储器控制装置，用于控制对存储器的存取，该存储器具备包含多个存储体的第一组、包含多个存储体的第二组、N比特的预取缓冲器，其中N为2以上的整数，该存储器存储图像数据并按突发脉冲长度N来被进行突发脉冲存取，其特征在于，该存储器控制装置包括：

指令生成部，根据包含表示上述图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及

指令发出部，向上述存储器发出由指令生成部生成的上述多个存取指令，

上述指令生成部具有组判断部，该组判断部根据与上述存取请求对应的物理地址，判断包含要存取的数据的存储体属于哪个组，上述指令生成部在要存取的数据跨属于不同的组的两个存储体而连续时，生成包括第一存取指令和第二存取指令的上述多个存取指令，

上述第一存取指令是指示利用上述预取缓冲器的一半来对属于上述第一组的存储体进行存取的指令，

上述第二存取指令是指示利用上述预取缓冲器的剩下的一半而与上述第一存取指令共用上述预取缓冲器、来对属于上述第二组的存储体进行存取的指令。

2.根据权利要求1所述的存储器控制装置，其特征在于，

上述存储器控制装置与包含上述存储器的多个存储器连接，

上述指令生成部还具备存储器判断部，该存储器判断部根据与上述存取请求对应的物理地址来判断要存取的数据属于上述多个存储器中的哪一个，

在根据组判断部的判断和存储器判断部的判断，要存取的数据属于1个存储器且跨属于不同的组的两个存储体而连续时，上述指令生成部生成包括上述第一存取指令和上述第二存取指令的上述多个存取指令。

3.根据权利要求1或2所述的存储器控制装置，其特征在于，

将上述图像数据的行方向上连续的S个像素作为数据块，各个数据块分别属于与包含与相应数据块邻接的数据块的组不同的组，S为2以上的整数。

4.根据权利要求3所述的存储器控制装置，其特征在于，

上述数据块是以上述突发脉冲长度N来被进行突发脉冲存取的数据的一半大小。

5.根据权利要求3所述的存储器控制装置，其特征在于，

上述数据块是最小存取单位。

6.根据权利要求3所述的存储器控制装置，其特征在于，

列方向上邻接的M个上述数据块属于相同的组，属于不同于包含在列方向上与该M个数据块邻接的其他M个数据块的组的组，M为2以上的整数。

7.根据权利要求6所述的存储器控制装置，其特征在于，

通过上述第二存取指令被存取的行是从通过上述第一存取指令被存取的行起列方向上第M行。

8.根据权利要求6或7所述的存储器控制装置，其特征在于，

上述M是2。

9.一种存储器系统，具有存储器和存储器控制装置，该存储器存储图像数据、并按突发脉冲长度N来被进行突发脉冲存取，N为2以上的整数，其特征在于，

上述存储器具备包含多个存储体的第一组、包含多个存储体的第二组、N比特的预取缓冲器，

上述预取缓冲器具有第一动作模式和第二动作模式，该第一动作模式从一个存储体预取N比特的数据，该第二动作模式从属于不同的组的存储体各预取N/2比特的数据，

上述存储器控制装置包括：

指令生成部，根据包含表示上述图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及

指令发出部，向上述存储器发出由指令生成部生成的上述多个存取指令，

上述指令生成部具有组判断部，该组判断部根据与上述存取请求对应的物理地址，判断要存取的数据是否跨属于不同的组的两个存储体而连续，上述指令生成部根据组判断部的判断结果来生成包括第一存取指令和第二存取指令的上述多个存取指令，

上述第一存取指令是指示利用上述预取缓冲器的一半来对属于上述第一组的存储体进行存取的指令，

上述第二存取指令是指示利用上述预取缓冲器的剩下的一半而与上述第一存取指令共用上述预取缓冲器、来对属于上述第二组的存储体进行存取的指令。

10.一种半导体集成电路，其特征在于，

形成了权利要求1～8中任一项所述的存储器控制装置。

11.一种存储器控制方法，用于控制对存储器的存取，该存储器具备包含多个存储体的第一组、包含多个存储体的第二组、N比特的预取缓冲器，其中N为2以上的整数，该存储器存储图像数据并按突发脉冲长度N来被进行突发脉冲存取，其特征在于，该存储器控制方法包括：

指令生成步骤，根据包含表示上述图像数据中的矩形区域的逻辑地址的存取请求，来生成包含物理地址的多个存取指令；以及

指令发出步骤，向上述存储器发出由指令生成部生成的上述多个存取指令，

在上述指令生成步骤中，根据与上述存取请求对应的物理地址，判断要存取的数据是否跨属于不同的组的两个存储体而连续，并根据判断结果生成上述第一存取指令和上述第二存取指令，

上述第一存取指令是指示利用上述预取缓冲器的一半来对属于上述第一组的存储体进行存取的指令，

上述第二存取指令是指示利用上述预取缓冲器的剩下的一半而与上述第一存取指令共用上述预取缓冲器、来对属于上述第二组的存储体进行存取的指令。

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