JP2000066950A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Japan
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- cell array
- memory
- read
- bits
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Abstract
(57)【要約】
【課題】 動き補償を行うため過去の画像を読み出す際
に、必要なデータのみを読み出すことで実効メモリバン
ド幅を向上させることが可能な半導体記憶装置を提供す
る。 【解決手段】 メモリバンクＡにセルアレイＣＡ１０〜
ＣＡ１３がビット毎に配置され、メモリバンクＢにセル
アレイＣＡ２０〜ＣＡ２３が同様にビット毎に対応して
配置されている。バンクＡとバンクＢとにおいて、対応
するビットのセルアレイ間でセンスアンプＳＡ０〜ＳＡ
３が共有されている。そして、アドレスの下位２ビット
がバンク制御回路ＢＣＬに入力され、バンクＡとバンク
Ｂのいずれのセルアレイがセンスアンプを用いるかを選
択制御する。
に、必要なデータのみを読み出すことで実効メモリバン
ド幅を向上させることが可能な半導体記憶装置を提供す
る。 【解決手段】 メモリバンクＡにセルアレイＣＡ１０〜
ＣＡ１３がビット毎に配置され、メモリバンクＢにセル
アレイＣＡ２０〜ＣＡ２３が同様にビット毎に対応して
配置されている。バンクＡとバンクＢとにおいて、対応
するビットのセルアレイ間でセンスアンプＳＡ０〜ＳＡ
３が共有されている。そして、アドレスの下位２ビット
がバンク制御回路ＢＣＬに入力され、バンクＡとバンク
Ｂのいずれのセルアレイがセンスアンプを用いるかを選
択制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、動画を符号化する
際に用いられる半導体記憶装置に関する。
際に用いられる半導体記憶装置に関する。
【０００２】
【従来の技術】動画圧縮の国際標準規格であるＭＰＥＧ
（Moving Picture Experts Group）では、連続する２枚
の画像における時間に対する相関関係を用いて動画の圧
縮を行う。例えば、過去の画像と現在の画像とにおいて
被写体が全て静止している場合は、過去の画像内の各画
素と現在の画像内の各々の同じ位置の各画素との差をと
ると、「０」になる。このような関係を用いて現在の画
像を表すことで、画像情報量を減らして圧縮率を上げる
ことが可能である。
（Moving Picture Experts Group）では、連続する２枚
の画像における時間に対する相関関係を用いて動画の圧
縮を行う。例えば、過去の画像と現在の画像とにおいて
被写体が全て静止している場合は、過去の画像内の各画
素と現在の画像内の各々の同じ位置の各画素との差をと
ると、「０」になる。このような関係を用いて現在の画
像を表すことで、画像情報量を減らして圧縮率を上げる
ことが可能である。
【０００３】一部の被写体が動いている場合は、過去の
画像に対して現在の画像の被写体が移動する速度を推定
し、この速度を用いて現在の画像の予測画像を作成して
過去の画像との差をとる。このような操作を、動き補償
と称する。動き補償は、被写体を単位として行うのが理
想である。しかし、このような操作を行うと被写体の輪
郭を抽出する演算量が多くなり、ハードウェアの演算速
度や容量に対する要求が厳しくなり、高価になる。そこ
で、一般にはマクロブロックと称される例えば１６×１
６画素の面積を持つ矩形領域を単位として動き補償を行
っている。そして、順次過去の画像を用いて現在の画像
を生成していくために、ＤＲＡＭ（Dynamic Random Acc
ess Memory）等の半導体記憶装置に過去の画像情報を格
納している。
画像に対して現在の画像の被写体が移動する速度を推定
し、この速度を用いて現在の画像の予測画像を作成して
過去の画像との差をとる。このような操作を、動き補償
と称する。動き補償は、被写体を単位として行うのが理
想である。しかし、このような操作を行うと被写体の輪
郭を抽出する演算量が多くなり、ハードウェアの演算速
度や容量に対する要求が厳しくなり、高価になる。そこ
で、一般にはマクロブロックと称される例えば１６×１
６画素の面積を持つ矩形領域を単位として動き補償を行
っている。そして、順次過去の画像を用いて現在の画像
を生成していくために、ＤＲＡＭ（Dynamic Random Acc
ess Memory）等の半導体記憶装置に過去の画像情報を格
納している。
【０００４】次に、動き補償を行う際に必要な半導体記
憶装置に対するアクセスについて述べる。先ず、現在の
画像におけるマクロブロックに対し、過去の画像のどの
位置の１６×１６画素の矩形領域を使用して予測画像を
作成するかを決定する。このような操作を、動き検出と
称する。過去の画像情報は、上述のようにＤＲＡＭに保
存されており、このなかから１６×１６画素の矩形領域
を位置をずらしながら順に読み出していくことになる。
憶装置に対するアクセスについて述べる。先ず、現在の
画像におけるマクロブロックに対し、過去の画像のどの
位置の１６×１６画素の矩形領域を使用して予測画像を
作成するかを決定する。このような操作を、動き検出と
称する。過去の画像情報は、上述のようにＤＲＡＭに保
存されており、このなかから１６×１６画素の矩形領域
を位置をずらしながら順に読み出していくことになる。
【０００５】このときに、読み出す過去の画像情報はそ
のデータ量が非常に多いため、読み出し速度が圧縮性能
を律速する可能性がある。そこで、読み出し速度を高速
化するため、ＤＲＡＭ中から複数の画素を並列して同時
に読み出せるように、ＤＲＡＭを多ビットで構成しーつ
の番地に複数の画素を保存するようにしている。
のデータ量が非常に多いため、読み出し速度が圧縮性能
を律速する可能性がある。そこで、読み出し速度を高速
化するため、ＤＲＡＭ中から複数の画素を並列して同時
に読み出せるように、ＤＲＡＭを多ビットで構成しーつ
の番地に複数の画素を保存するようにしている。
【０００６】図９に、ＤＲＡＭにおけるワード構成のー
例を示す。水平方向に連続して配列された８画素をーつ
の番地に割り当てることにより、８画素分のデータをー
ワードとしてまとめてアクセスする。ここで、データの
取扱いを容易にするため、ワードの境界を８×８画素の
矩形領域を有するマクロブロックの境界に整合させるこ
ととする。
例を示す。水平方向に連続して配列された８画素をーつ
の番地に割り当てることにより、８画素分のデータをー
ワードとしてまとめてアクセスする。ここで、データの
取扱いを容易にするため、ワードの境界を８×８画素の
矩形領域を有するマクロブロックの境界に整合させるこ
ととする。
【０００７】ところが、動き検出により推定される予測
画像として最適なマクロブロックの位置は、１画素単位
で任意の値を取ることができる。このため、マクロブロ
ックの境界と上述したワードの境界とが必ずしも整合す
るとは限らない。例えば、図１０に示されたように、読
み出すべき領域が４つのマクロブロックの境界線に跨が
る場合がある。ＤＲＡＭはその構造上、ワード単位でア
クセスしなければならないので、図１０に示されたよう
に読み出す必要のない余分な領域まで読み出すことにな
る。この結果、１度に読み出し可能な有効なデータ量が
減少することになり、単位時間当たりに読み書きが可能
なデータ量としての実効メモリバンド幅の低下を招く。
画像として最適なマクロブロックの位置は、１画素単位
で任意の値を取ることができる。このため、マクロブロ
ックの境界と上述したワードの境界とが必ずしも整合す
るとは限らない。例えば、図１０に示されたように、読
み出すべき領域が４つのマクロブロックの境界線に跨が
る場合がある。ＤＲＡＭはその構造上、ワード単位でア
クセスしなければならないので、図１０に示されたよう
に読み出す必要のない余分な領域まで読み出すことにな
る。この結果、１度に読み出し可能な有効なデータ量が
減少することになり、単位時間当たりに読み書きが可能
なデータ量としての実効メモリバンド幅の低下を招く。
【０００８】そこで、ＤＲＡＭへのデータの格納順序を
工夫することにより、実効メモリバンド幅の向上を図る
手法について述べる。図１１に示されたように、８画素
を１単位として画面上のラスタスキャン順にＤＲＡＭに
格納する。ここで、図中に示されたｎ（ｎは０以上の整
数）、ｎ＋１、ｎ＋２、ｎ＋３、…ｎ＋２３９という値
は、ＤＲＡＭにおけるアドレスとする。この場合は、例
えば画面の横幅が１９２０画素でＤＲＡＭの１頁の大き
さが３２ワードであるとすると、矩形領域の読み出しに
おいて行毎に頁が切り替わることになる。ＤＲＡＭのア
クセス速度は、頁が変わる都度遅くなるので実効メモリ
バンド幅が低下する。
工夫することにより、実効メモリバンド幅の向上を図る
手法について述べる。図１１に示されたように、８画素
を１単位として画面上のラスタスキャン順にＤＲＡＭに
格納する。ここで、図中に示されたｎ（ｎは０以上の整
数）、ｎ＋１、ｎ＋２、ｎ＋３、…ｎ＋２３９という値
は、ＤＲＡＭにおけるアドレスとする。この場合は、例
えば画面の横幅が１９２０画素でＤＲＡＭの１頁の大き
さが３２ワードであるとすると、矩形領域の読み出しに
おいて行毎に頁が切り替わることになる。ＤＲＡＭのア
クセス速度は、頁が変わる都度遅くなるので実効メモリ
バンド幅が低下する。
【０００９】そこで、図１２に示されたようにマクロブ
ロックが１つの頁に収まるように格納する。そして、こ
のマクロブロック内で画面上のラスタスキャン順に格納
する。この図１２に示されたｎ、ｎ＋１、ｎ＋２、ｎ＋
３、…は、ＤＲＡＭのアドレスとする。このように格納
することで、頁が切り替わる回数が最大で３回まで減少
し、メモリバンド幅の利用効率が改善される。
ロックが１つの頁に収まるように格納する。そして、こ
のマクロブロック内で画面上のラスタスキャン順に格納
する。この図１２に示されたｎ、ｎ＋１、ｎ＋２、ｎ＋
３、…は、ＤＲＡＭのアドレスとする。このように格納
することで、頁が切り替わる回数が最大で３回まで減少
し、メモリバンド幅の利用効率が改善される。
【００１０】さらに、図１３に示されるようにＤＲＡＭ
を複数のバンクＡ及びＢを有する構成とし、隣り合うマ
クロブロックを異なるバンクに格納することとする。こ
れにより、参照画像として読み出す際に頁が切り替わる
位置でバンクも切り替わるので、ＤＲＡＭをバンクイン
ターリーブ動作させることが可能になり、より実効メモ
リバンド幅が向上する。ここで、バンクインターリーブ
動作とは、あるバンクのデータの読み書きを行いなが
ら、同時に次にアクセスすべきバンクのプリチャージ及
びアクティベートを行うことで、頁切り替えのオーバヘ
ッドを隠す動作をいう。
を複数のバンクＡ及びＢを有する構成とし、隣り合うマ
クロブロックを異なるバンクに格納することとする。こ
れにより、参照画像として読み出す際に頁が切り替わる
位置でバンクも切り替わるので、ＤＲＡＭをバンクイン
ターリーブ動作させることが可能になり、より実効メモ
リバンド幅が向上する。ここで、バンクインターリーブ
動作とは、あるバンクのデータの読み書きを行いなが
ら、同時に次にアクセスすべきバンクのプリチャージ及
びアクティベートを行うことで、頁切り替えのオーバヘ
ッドを隠す動作をいう。
【００１１】ところで、このようにバンクを複数有する
ＤＲＡＭでは、ＤＲＡＭの面積が増えるのでコストが増
加する。そこで、図１４に示されるように隣接するバン
クＡ及びＢの間でセンスアンプＳＡ０〜ＳＡ３を共有す
ることにより、面積の削減を図ることが行われている。
ＤＲＡＭでは、ＤＲＡＭの面積が増えるのでコストが増
加する。そこで、図１４に示されるように隣接するバン
クＡ及びＢの間でセンスアンプＳＡ０〜ＳＡ３を共有す
ることにより、面積の削減を図ることが行われている。
【００１２】バンクＡはビット０、１、２、３毎にセル
アレイＣＡ１０、ＣＡ１１、ＣＡ１２、ＣＡ３を有し、
同様にバンクＢはビット０、１、２、３毎にセルアレイ
ＣＡ２０、ＣＡ２１、ＣＡ２２、ＣＡ２３を有する。こ
こで、第１頁目のビット０のデータがバンクＡのセルア
レイＣＡ１０の１行目に格納され、同第１頁目のビット
１のデータがバンクＡのセルアレイＣＡ１１の１行目に
格納され、同第１頁目のビット２のデータがバンクＡの
セルアレイＣＡ１２の１行目に格納され、同第１頁目の
ビット３のデータがバンクＡのセルアレイＣＡ１３の１
行目に格納される。さらに、第２頁目のビット０のデー
タがバンクＡのセルアレイＣＡ１０の２行目に格納さ
れ、同第２頁目のビット１のデータがバンクＡのセルア
レイＣＡ１１の２行目に格納され、同第２頁目のビット
２のデータがバンクＡのセルアレイＣＡ１２の２行目に
格納され、同第２頁目のビット３のデータがバンクＡの
セルアレイＣＡ１３の２行目に格納される。
アレイＣＡ１０、ＣＡ１１、ＣＡ１２、ＣＡ３を有し、
同様にバンクＢはビット０、１、２、３毎にセルアレイ
ＣＡ２０、ＣＡ２１、ＣＡ２２、ＣＡ２３を有する。こ
こで、第１頁目のビット０のデータがバンクＡのセルア
レイＣＡ１０の１行目に格納され、同第１頁目のビット
１のデータがバンクＡのセルアレイＣＡ１１の１行目に
格納され、同第１頁目のビット２のデータがバンクＡの
セルアレイＣＡ１２の１行目に格納され、同第１頁目の
ビット３のデータがバンクＡのセルアレイＣＡ１３の１
行目に格納される。さらに、第２頁目のビット０のデー
タがバンクＡのセルアレイＣＡ１０の２行目に格納さ
れ、同第２頁目のビット１のデータがバンクＡのセルア
レイＣＡ１１の２行目に格納され、同第２頁目のビット
２のデータがバンクＡのセルアレイＣＡ１２の２行目に
格納され、同第２頁目のビット３のデータがバンクＡの
セルアレイＣＡ１３の２行目に格納される。
【００１３】ローデコーダＲＤはローアドレスを入力さ
れてデコードし、ローデコード信号をバンクＡ及びＢの
それぞれのセルアレイに出力する。同様にカラムデコー
ダＣＤは、カラムアドレスを入力されてデコードし、カ
ラムデコード信号をバンクＡ及びＢのそれぞれのセルア
レイに出力する。
れてデコードし、ローデコード信号をバンクＡ及びＢの
それぞれのセルアレイに出力する。同様にカラムデコー
ダＣＤは、カラムアドレスを入力されてデコードし、カ
ラムデコード信号をバンクＡ及びＢのそれぞれのセルア
レイに出力する。
【００１４】バンクイネーブル信号がバンクＡのセルア
レイＣＡ１０〜ＣＡ１３のイネーブル端子ＥＮに入力さ
れ、バンクＢのセルアレイＣＡ２０〜ＣＡ２３の反転イ
ネーブル端子／ＥＮに入力される。
レイＣＡ１０〜ＣＡ１３のイネーブル端子ＥＮに入力さ
れ、バンクＢのセルアレイＣＡ２０〜ＣＡ２３の反転イ
ネーブル端子／ＥＮに入力される。
【００１５】そして、隣り合うセルアレイＣＡ１０とセ
ルアレイＣＡ２０、ＣＡ１１とＣＡ２１、ＣＡ１２とＣ
Ａ２２、ＣＡ１３とＣＡ２３との間で、それぞれセンス
アンプＳＡ０、ＳＡ１、ＳＡ２、ＳＡ３を共有し、読み
出したデータを増幅して出力する。即ち、イネーブル信
号によりバンクＡ又はＢのうちのいずれか一方に属する
セルアレイがイネーブル状態になり、このセルアレイか
ら読み出されたデータがセンスアンプＳＡ０〜ＳＡ３に
より増幅されて外部へ出力される。
ルアレイＣＡ２０、ＣＡ１１とＣＡ２１、ＣＡ１２とＣ
Ａ２２、ＣＡ１３とＣＡ２３との間で、それぞれセンス
アンプＳＡ０、ＳＡ１、ＳＡ２、ＳＡ３を共有し、読み
出したデータを増幅して出力する。即ち、イネーブル信
号によりバンクＡ又はＢのうちのいずれか一方に属する
セルアレイがイネーブル状態になり、このセルアレイか
ら読み出されたデータがセンスアンプＳＡ０〜ＳＡ３に
より増幅されて外部へ出力される。
【００１６】このようにセンスアンプをバンクＡとバン
クＢとで共有する構成とし、かつマクロブロックがＤＲ
ＡＭの１つの頁内に収まるようにし、さらに隣り合うマ
クロブロックを相互に別のバンクに格納するようにする
ことで、コストを抑制しつつ参照画像を読み出す際の実
効メモリバンド幅を向上させている。
クＢとで共有する構成とし、かつマクロブロックがＤＲ
ＡＭの１つの頁内に収まるようにし、さらに隣り合うマ
クロブロックを相互に別のバンクに格納するようにする
ことで、コストを抑制しつつ参照画像を読み出す際の実
効メモリバンド幅を向上させている。
【００１７】
【発明が解決しようとする課題】しかし、図１４に示さ
れたような構成を備える装置であっても、読み出すべき
領域の境界がバンクＡとバンクＢとの境界に整合されな
いことがある。このような場合には、読み出す必要のな
いデータが無駄に読み出されてしまうので、実効メモリ
バンド幅が低下するという問題があった。
れたような構成を備える装置であっても、読み出すべき
領域の境界がバンクＡとバンクＢとの境界に整合されな
いことがある。このような場合には、読み出す必要のな
いデータが無駄に読み出されてしまうので、実効メモリ
バンド幅が低下するという問題があった。
【００１８】本願発明は上記事情に鑑み、動き補償を行
うため過去の画像を読み出す際に不必要なデータを読み
出すことを防止し実効メモリバンド幅を向上させること
が可能な半導体記憶装置を提供することを目的とする。
うため過去の画像を読み出す際に不必要なデータを読み
出すことを防止し実効メモリバンド幅を向上させること
が可能な半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】本願発明の半導体記憶装
置は、センスアンプを共有するように複数のメモリバン
クが配置された装置において、前記メモリバンクのうち
いずれが前記センスアンプを用いるかを所定ビット毎に
独立して選択するバンク制御回路を備えることを特徴と
している。
置は、センスアンプを共有するように複数のメモリバン
クが配置された装置において、前記メモリバンクのうち
いずれが前記センスアンプを用いるかを所定ビット毎に
独立して選択するバンク制御回路を備えることを特徴と
している。
【００２０】また、本願発明の半導体記憶装置は、複数
のセルアレイを所定ビット単位でそれぞれ含む第１及び
第２のメモリバンクと、前記第１のメモリバンクに含ま
れるセルアレイと、前記第２のメモリバンクに含まれる
セルアレイとの間でそれぞれ共有される複数のセンスア
ンプと、前記第１及び第２のメモリバンクにそれぞれ含
まれるセルアレイのうち、いずれが前記センスアンプを
用いるかを所定ビット単位で選択するバンク制御回路と
を備えている。
のセルアレイを所定ビット単位でそれぞれ含む第１及び
第２のメモリバンクと、前記第１のメモリバンクに含ま
れるセルアレイと、前記第２のメモリバンクに含まれる
セルアレイとの間でそれぞれ共有される複数のセンスア
ンプと、前記第１及び第２のメモリバンクにそれぞれ含
まれるセルアレイのうち、いずれが前記センスアンプを
用いるかを所定ビット単位で選択するバンク制御回路と
を備えている。
【００２１】あるいは、本願発明の半導体記憶装置は、
第１、第２、…、第ｎ（ｎは３以上の整数）のセルアレ
イを所定ビット単位でそれぞれ含む第１及び第２のメモ
リバンクと、前記第１のメモリバンクに含まれる前記第
１、第２、…、第ｎのセルアレイと、前記第２のメモリ
バンクに含まれる前記第１、第２、…、第ｎのセルアレ
イとの間でそれぞれ共有される第１、第２、…、第ｎの
センスアンプと、前記第１及び第２のメモリバンクにそ
れぞれ含まれるセルアレイのうち、いずれが前記センス
アンプを用いるかを所定ビット単位で選択するバンク制
御回路とを備え、前記バンク制御回路は、前記第１、第
２、…、第ｎのセンスアンプをそれぞれ用いるセルアレ
イの組み合わせを、以下のいずれかの組み合わせから選
択することを特徴としている。
第１、第２、…、第ｎ（ｎは３以上の整数）のセルアレ
イを所定ビット単位でそれぞれ含む第１及び第２のメモ
リバンクと、前記第１のメモリバンクに含まれる前記第
１、第２、…、第ｎのセルアレイと、前記第２のメモリ
バンクに含まれる前記第１、第２、…、第ｎのセルアレ
イとの間でそれぞれ共有される第１、第２、…、第ｎの
センスアンプと、前記第１及び第２のメモリバンクにそ
れぞれ含まれるセルアレイのうち、いずれが前記センス
アンプを用いるかを所定ビット単位で選択するバンク制
御回路とを備え、前記バンク制御回路は、前記第１、第
２、…、第ｎのセンスアンプをそれぞれ用いるセルアレ
イの組み合わせを、以下のいずれかの組み合わせから選
択することを特徴としている。
【００２２】（１） 前記第１のメモリバンクに含まれ
る前記第１のセルアレイ、第２のセルアレイ、…、及び
第ｎのセルアレイ； （２） 前記第２のメモリバンクに含まれる前記第１の
セルアレイと、前記第１のメモリバンクに含まれる第２
のセルアレイ、…、第ｎのセルアレイ； … … … （ｎ） 前記第２のメモリバンクに含まれる前記第１の
セルアレイ、第２のセルアレイ、…、第ｎ−１のセルア
レイと、前記第１のメモリバンクに含まれる第ｎのセル
アレイ。
る前記第１のセルアレイ、第２のセルアレイ、…、及び
第ｎのセルアレイ； （２） 前記第２のメモリバンクに含まれる前記第１の
セルアレイと、前記第１のメモリバンクに含まれる第２
のセルアレイ、…、第ｎのセルアレイ； … … … （ｎ） 前記第２のメモリバンクに含まれる前記第１の
セルアレイ、第２のセルアレイ、…、第ｎ−１のセルア
レイと、前記第１のメモリバンクに含まれる第ｎのセル
アレイ。
【００２３】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２４】本発明の第１の実施の形態による半導体記
憶装置は、図１に示されるような構成を備えている。図
１４に示された従来の装置と比較し、本実施の形態はバ
ンク制御回路ＢＣＬを設け、バンクＡのセルアレイＣＡ
１０、ＣＡ１１、ＣＡ１２、ＣＡ１３とセンスアンプＳ
Ａ０、ＳＡ１、ＳＡ２、ＳＡ３をそれぞれ共有するバン
クＢのセルアレイＣＡ２０、ＣＡ２１、ＣＡ２２、ＣＡ
２３との間で、いずれのバンクのセルアレイがセンスア
ンプを用いるかを、１ビット単位で制御する点に特徴が
ある。他の図１４に示された構成要素と同ーのものには
同ーの番号を付して説明を省略する。
憶装置は、図１に示されるような構成を備えている。図
１４に示された従来の装置と比較し、本実施の形態はバ
ンク制御回路ＢＣＬを設け、バンクＡのセルアレイＣＡ
１０、ＣＡ１１、ＣＡ１２、ＣＡ１３とセンスアンプＳ
Ａ０、ＳＡ１、ＳＡ２、ＳＡ３をそれぞれ共有するバン
クＢのセルアレイＣＡ２０、ＣＡ２１、ＣＡ２２、ＣＡ
２３との間で、いずれのバンクのセルアレイがセンスア
ンプを用いるかを、１ビット単位で制御する点に特徴が
ある。他の図１４に示された構成要素と同ーのものには
同ーの番号を付して説明を省略する。
【００２５】ここで、バンク制御回路ＢＣＬはアドレス
の下位２ビットを入力され、このアドレスを用いて図２
に示されるようにビット毎にバンクの選択を行う。ここ
で、下位２ビットのアドレスの値は、ワードの左端の境
界から読み出すべき領域の左端までの距離に等しいもの
とする。
の下位２ビットを入力され、このアドレスを用いて図２
に示されるようにビット毎にバンクの選択を行う。ここ
で、下位２ビットのアドレスの値は、ワードの左端の境
界から読み出すべき領域の左端までの距離に等しいもの
とする。
【００２６】例えば、読み出すべき領域の左端がワード
の左端の境界と一致し、距離が「０」である場合は、ア
ドレスの下位２ビットは「００」となる。この場合は、
図２に示されたようにビット「０」〜「３」は全てバン
クＡのセルアレイＣＡ１０〜ＣＡ１３がセンスアンプＳ
Ａ０〜ＳＡ３を用いる。
の左端の境界と一致し、距離が「０」である場合は、ア
ドレスの下位２ビットは「００」となる。この場合は、
図２に示されたようにビット「０」〜「３」は全てバン
クＡのセルアレイＣＡ１０〜ＣＡ１３がセンスアンプＳ
Ａ０〜ＳＡ３を用いる。
【００２７】図３に示されたように、読み出すべき領域
の左端がワードの左端の境界から距離「１」ビット分ず
れている場合は、アドレスの下位２ビットは「０１」と
なる。この場合は、ビット「０」はバンクＢのセルアレ
イＣＡ２０、ビット「１」〜「３」はバンクＡのセルア
レイＣＡ１０〜ＣＡ１３がセンスアンプＳＡ０〜ＳＡ３
を使用する。この結果、図４に示されたようなデータ形
式で、読み出すべき領域が包括されたバンクＡの３ビッ
ト分のデータとバンクＢの１ビット分のデータとがそれ
ぞれセンスアンプを介して読み出される。従って、同時
に読み出す水平方向の４ビット分の領域がワード境界に
整合しない場合であっても、必要なデータのみをまとめ
て読み出すことが可能で、実効メモリバンド幅が向上す
る。
の左端がワードの左端の境界から距離「１」ビット分ず
れている場合は、アドレスの下位２ビットは「０１」と
なる。この場合は、ビット「０」はバンクＢのセルアレ
イＣＡ２０、ビット「１」〜「３」はバンクＡのセルア
レイＣＡ１０〜ＣＡ１３がセンスアンプＳＡ０〜ＳＡ３
を使用する。この結果、図４に示されたようなデータ形
式で、読み出すべき領域が包括されたバンクＡの３ビッ
ト分のデータとバンクＢの１ビット分のデータとがそれ
ぞれセンスアンプを介して読み出される。従って、同時
に読み出す水平方向の４ビット分の領域がワード境界に
整合しない場合であっても、必要なデータのみをまとめ
て読み出すことが可能で、実効メモリバンド幅が向上す
る。
【００２８】さらに、読み出すべき領域の左端がワード
の左端の境界から距離「２」ビット分ずれている場合
は、アドレスの下位２ビットは「１０」となる。この場
合は、ビット「０」〜「１」はバンクＢのセルアレイＣ
Ａ２０〜ＣＡ２１、ビット「２」〜「３」はバンクＡの
セルアレイＣＡ１２〜ＣＡ１３がセンスアンプＳＡ０〜
ＳＡ３を使用する。読み出すべき領域の左端がワードの
左端の境界から距離「３」ビット分ずれている場合は、
アドレスの下位２ビットは「１１」となる。この場合
は、ビット「０」〜「２」はバンクＢのセルアレイＣＡ
２０〜ＣＡ２２、ビット「３」はバンクＡのセルアレイ
ＣＡ１３がセンスアンプＳＡ０〜ＳＡ３を用いる。
の左端の境界から距離「２」ビット分ずれている場合
は、アドレスの下位２ビットは「１０」となる。この場
合は、ビット「０」〜「１」はバンクＢのセルアレイＣ
Ａ２０〜ＣＡ２１、ビット「２」〜「３」はバンクＡの
セルアレイＣＡ１２〜ＣＡ１３がセンスアンプＳＡ０〜
ＳＡ３を使用する。読み出すべき領域の左端がワードの
左端の境界から距離「３」ビット分ずれている場合は、
アドレスの下位２ビットは「１１」となる。この場合
は、ビット「０」〜「２」はバンクＢのセルアレイＣＡ
２０〜ＣＡ２２、ビット「３」はバンクＡのセルアレイ
ＣＡ１３がセンスアンプＳＡ０〜ＳＡ３を用いる。
【００２９】以上のように、本実施の形態によれば、い
ずれのメモリバンクのセルアレイがセンスアンプを用い
るかという選択をビット単位で制御することにより、不
必要なデータの読み出しを防止し実効メモリバンド幅を
向上させることが可能である。
ずれのメモリバンクのセルアレイがセンスアンプを用い
るかという選択をビット単位で制御することにより、不
必要なデータの読み出しを防止し実効メモリバンド幅を
向上させることが可能である。
【００３０】次に、本発明の第２の実施の形態による半
導体記憶装置の構成を図５に示す。上記第１の実施の形
態では、バンクＡ、Ｂの間で共有されているセンスアン
プをいずれのバンクが使用するかを１ビット単位で制御
する。しかし、必ずしもビット毎に選択する必要はな
く、あるまとまったビット数を１単位として選択するこ
ともできる。さらに、画像処理においてはまとまった単
位を画素に対応させると処理が容易である。一般に、１
画素は８ビット（＝１バイト）で構成される。そこで、
第２の実施の形態ではバイト単位で制御を行うこととし
ている。
導体記憶装置の構成を図５に示す。上記第１の実施の形
態では、バンクＡ、Ｂの間で共有されているセンスアン
プをいずれのバンクが使用するかを１ビット単位で制御
する。しかし、必ずしもビット毎に選択する必要はな
く、あるまとまったビット数を１単位として選択するこ
ともできる。さらに、画像処理においてはまとまった単
位を画素に対応させると処理が容易である。一般に、１
画素は８ビット（＝１バイト）で構成される。そこで、
第２の実施の形態ではバイト単位で制御を行うこととし
ている。
【００３１】バンク制御回路ＢＣＬ１には、アドレスの
下位２ビットが入力され、このアドレスを用いて図６に
示されるようにバイト毎にバンクの選択を行う。下位２
ビットのアドレスの値は、ワードの左端の境界から読み
出すべき領域の左端までの距離をバイト単位で表したも
のとする。
下位２ビットが入力され、このアドレスを用いて図６に
示されるようにバイト毎にバンクの選択を行う。下位２
ビットのアドレスの値は、ワードの左端の境界から読み
出すべき領域の左端までの距離をバイト単位で表したも
のとする。
【００３２】例えば、読み出すべき領域の左端がワード
の左端の境界と一致し、距離が「０」である場合は、ア
ドレスの下位２ビットは「００」となる。この場合は、
図６に示されたようにバイト「０」〜「３」は全てバン
クＡのセルアレイＣＡ１１０〜ＣＡ１１３がセンスアン
プＳＡ０〜ＳＡ３を用いる。
の左端の境界と一致し、距離が「０」である場合は、ア
ドレスの下位２ビットは「００」となる。この場合は、
図６に示されたようにバイト「０」〜「３」は全てバン
クＡのセルアレイＣＡ１１０〜ＣＡ１１３がセンスアン
プＳＡ０〜ＳＡ３を用いる。
【００３３】図７に示されたように、読み出すべき領域
の左端がワードの左端の境界から距離「１」バイト分ず
れている場合は、アドレスの下位２ビットは「０１」と
なる。バイト「０」はバンクＢのセルアレイＣＡ１２
０、バイト「１」〜「３」はバンクＡのセルアレイＣＡ
１１０〜ＣＡ１１３がセンスアンプＳＡ０〜ＳＡ３を使
用する。これにより、図８に示されたようなデータ形式
で、読み出すべき領域が包括されたバンクＡの３バイト
分のデータとバンクＢの１バイト分のデータとがそれぞ
れセンスアンプを介して読み出される。よって、同時に
読み出す水平方向の４バイト分の領域がワード境界に整
合しない場合であっても、不必要なデータを読み出すこ
とがなく、実効メモリバンド幅が向上する。
の左端がワードの左端の境界から距離「１」バイト分ず
れている場合は、アドレスの下位２ビットは「０１」と
なる。バイト「０」はバンクＢのセルアレイＣＡ１２
０、バイト「１」〜「３」はバンクＡのセルアレイＣＡ
１１０〜ＣＡ１１３がセンスアンプＳＡ０〜ＳＡ３を使
用する。これにより、図８に示されたようなデータ形式
で、読み出すべき領域が包括されたバンクＡの３バイト
分のデータとバンクＢの１バイト分のデータとがそれぞ
れセンスアンプを介して読み出される。よって、同時に
読み出す水平方向の４バイト分の領域がワード境界に整
合しない場合であっても、不必要なデータを読み出すこ
とがなく、実効メモリバンド幅が向上する。
【００３４】同様に、読み出すべき領域の左端がワード
の左端の境界から距離「２」バイト分ずれている場合
は、アドレスの下位２ビットは「１０」となる。この場
合は、バイト「０」〜「１」はバンクＢのセルアレイＣ
Ａ２０〜ＣＡ２１、バイト「２」〜「３」はバンクＡの
セルアレイＣＡ１２〜ＣＡ１３がセンスアンプＳＡ０〜
ＳＡ３を使用する。読み出すべき領域の左端がワードの
左端の境界から距離「３」バイト分ずれている場合は、
アドレスの下位２ビットは「１１」となる。バイト
「０」〜「２」はバンクＢのセルアレイＣＡ２０〜ＣＡ
２２、バイト「３」はバンクＡのセルアレイＣＡ１３が
センスアンプＳＡ３を用いる。
の左端の境界から距離「２」バイト分ずれている場合
は、アドレスの下位２ビットは「１０」となる。この場
合は、バイト「０」〜「１」はバンクＢのセルアレイＣ
Ａ２０〜ＣＡ２１、バイト「２」〜「３」はバンクＡの
セルアレイＣＡ１２〜ＣＡ１３がセンスアンプＳＡ０〜
ＳＡ３を使用する。読み出すべき領域の左端がワードの
左端の境界から距離「３」バイト分ずれている場合は、
アドレスの下位２ビットは「１１」となる。バイト
「０」〜「２」はバンクＢのセルアレイＣＡ２０〜ＣＡ
２２、バイト「３」はバンクＡのセルアレイＣＡ１３が
センスアンプＳＡ３を用いる。
【００３５】上述した実施の形態はー例であり、本発明
を限定するものではない。例えば、上記第１の実施の形
態では、１つのワードが４ビットで構成される場合に相
当する。しかし、１ワードのビット数に限定はなく、他
のビット数で１ワードが構成されてもよい。また、セン
スアンプを使用するバンクを制御するためのアドレス
は、必ずしもアドレスの下位２ビットを割り当てる必要
はなく、必要に応じてその位置とビット数を設定するこ
とができる。
を限定するものではない。例えば、上記第１の実施の形
態では、１つのワードが４ビットで構成される場合に相
当する。しかし、１ワードのビット数に限定はなく、他
のビット数で１ワードが構成されてもよい。また、セン
スアンプを使用するバンクを制御するためのアドレス
は、必ずしもアドレスの下位２ビットを割り当てる必要
はなく、必要に応じてその位置とビット数を設定するこ
とができる。
【００３６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、複数のメモリバンクの間でセンスアンプを共
有しており、いずれのメモリバンクがセンスアンプを用
いるかを所定ビットを単位として独立して制御すること
により、必要なデータのみを同時にまとめて読み出すこ
とが可能であり、不必要なデータの読み出しを防止し実
効メモリバンド幅を向上させることができる。
憶装置は、複数のメモリバンクの間でセンスアンプを共
有しており、いずれのメモリバンクがセンスアンプを用
いるかを所定ビットを単位として独立して制御すること
により、必要なデータのみを同時にまとめて読み出すこ
とが可能であり、不必要なデータの読み出しを防止し実
効メモリバンド幅を向上させることができる。
【図１】本発明の第１の実施の形態による半導体記憶装
置の構成を示したブロック図。
置の構成を示したブロック図。
【図２】同半導体記憶装置においてバンクがセンスアン
プを使用するバンクの選択とアドレスの下位２ビットと
の関係を示した説明図。
プを使用するバンクの選択とアドレスの下位２ビットと
の関係を示した説明図。
【図３】同半導体記憶装置において同時に読み出す領域
とワードの境界とが一致していない場合におけるバンク
の選択を示した説明図。
とワードの境界とが一致していない場合におけるバンク
の選択を示した説明図。
【図４】図３に示されたように、同時に読み出す領域と
ワードの境界とが一致していない場合におけるデータの
形式を示した説明図。
ワードの境界とが一致していない場合におけるデータの
形式を示した説明図。
【図５】本発明の第２の実施の形態による半導体記憶装
置の構成を示したブロック図。
置の構成を示したブロック図。
【図６】同半導体記憶装置においてバンクがセンスアン
プを使用するバンクの選択とアドレスの下位２ビットと
の関係を示した説明図。
プを使用するバンクの選択とアドレスの下位２ビットと
の関係を示した説明図。
【図７】同半導体記憶装置において同時に読み出す領域
とワードの境界とが一致していない場合におけるバンク
の選択を示した説明図。
とワードの境界とが一致していない場合におけるバンク
の選択を示した説明図。
【図８】図７に示された場合におけるデータの形式を示
した説明図。
した説明図。
【図９】水平方向の８画素分を１つの番地に割り当てて
ＤＲＡＭに保存する様子を示した説明図。
ＤＲＡＭに保存する様子を示した説明図。
【図１０】動き補償処理において参照画像として読み出
すべき領域とワードの境界とが一致しない場合を示した
説明図。
すべき領域とワードの境界とが一致しない場合を示した
説明図。
【図１１】画面上のラスタスキャン順にＤＲＡＭに画像
情報を格納する様子を示した説明図。
情報を格納する様子を示した説明図。
【図１２】１つの頁にマクロブロックが収納されるよう
にＤＲＡＭに画像情報を格納する様子を示した説明図。
にＤＲＡＭに画像情報を格納する様子を示した説明図。
【図１３】複数のバンクＡ、Ｂで構成されたＤＲＡＭに
おける参照画像として読み出すべき領域とワードの境界
とが一致しない場合を示した説明図。
おける参照画像として読み出すべき領域とワードの境界
とが一致しない場合を示した説明図。
【図１４】従来の半導体記憶装置の構成を示したブロッ
ク図。
ク図。
【図１５】同半導体記憶装置において参照画像として同
時に読み出す領域とワードの境界とが一致していない場
合に無駄に読み出される領域を示した説明図。
時に読み出す領域とワードの境界とが一致していない場
合に無駄に読み出される領域を示した説明図。
ＲＤ、ＲＤ１ ローデコーダ ＣＤ、ＣＤ１ カラムデコーダ ＢＣＬ、ＢＣＬ１ バンク制御回路 ＣＡ１０〜ＣＡ１３、ＣＡ２０〜ＣＡ２３、ＣＡ１１０
〜ＣＡ１１３、ＣＡ１２０〜ＣＡ１２３ セルアレイ ＳＡ０〜ＳＡ３ センスアンプ
〜ＣＡ１１３、ＣＡ１２０〜ＣＡ１２３ セルアレイ ＳＡ０〜ＳＡ３ センスアンプ
Claims (3)
- 【請求項１】センスアンプを共有するように複数のメモ
リバンクが配置された半導体記憶装置において、 前記メモリバンクのうちいずれが前記センスアンプを用
いるかを所定ビット毎に独立して選択するバンク制御回
路を備えることを特徴とする半導体記憶装置。 - 【請求項２】複数のセルアレイを所定ビット単位でそれ
ぞれ含む第１及び第２のメモリバンクと、 前記第１のメモリバンクに含まれるセルアレイと、前記
第２のメモリバンクに含まれるセルアレイとの間でそれ
ぞれ共有される複数のセンスアンプと、 前記第１及び第２のメモリバンクにそれぞれ含まれるセ
ルアレイのうち、いずれが前記センスアンプを用いるか
を所定ビット単位で選択するバンク制御回路と、 を備えることを特徴とする半導体記憶装置。 - 【請求項３】第１、第２、…、第ｎ（ｎは３以上の整
数）のセルアレイを所定ビット単位でそれぞれ含む第１
及び第２のメモリバンクと、 前記第１のメモリバンクに含まれる前記第１、第２、
…、第ｎのセルアレイと、前記第２のメモリバンクに含
まれる前記第１、第２、…、第ｎのセルアレイとの間で
それぞれ共有される第１、第２、…、第ｎのセンスアン
プと、 前記第１及び第２のメモリバンクにそれぞれ含まれるセ
ルアレイのうち、いずれが前記センスアンプを用いるか
を所定ビット単位で選択するバンク制御回路と、 を備え、 前記バンク制御回路は、前記第１、第２、…、第ｎのセ
ンスアンプをそれぞれ用いるセルアレイの組み合わせ
を、以下のいずれかの組み合わせから選択することを特
徴とする半導体記憶装置： （１） 前記第１のメモリバンクに含まれる前記第１の
セルアレイ、第２のセルアレイ、…、及び第ｎのセルア
レイ； （２） 前記第２のメモリバンクに含まれる前記第１の
セルアレイと、前記第１のメモリバンクに含まれる第２
のセルアレイ、…、第ｎのセルアレイ； … … … （ｎ） 前記第２のメモリバンクに含まれる前記第１の
セルアレイ、第２のセルアレイ、…、第ｎ−１のセルア
レイと、前記第１のメモリバンクに含まれる第ｎのセル
アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10238967A JP2000066950A (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10238967A JP2000066950A (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000066950A true JP2000066950A (ja) | 2000-03-03 |
Family
ID=17037966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10238967A Pending JP2000066950A (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000066950A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034404A (ja) * | 2005-07-22 | 2007-02-08 | Toshiba Corp | 情報処理システム及びメモリ制御装置 |
| JP2008159236A (ja) * | 2007-10-03 | 2008-07-10 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
| JP2008159030A (ja) * | 2007-10-03 | 2008-07-10 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
| JP2008159131A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
| JP2012198946A (ja) * | 2012-07-26 | 2012-10-18 | Fujitsu Semiconductor Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
| JP5351145B2 (ja) * | 2008-04-22 | 2013-11-27 | パナソニック株式会社 | メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法 |
| US8804420B2 (en) | 2011-10-18 | 2014-08-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2014160538A (ja) * | 2004-11-29 | 2014-09-04 | Rambus Inc | マイクロスレッドメモリ |
| US8873330B2 (en) | 2011-09-22 | 2014-10-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1998
- 1998-08-25 JP JP10238967A patent/JP2000066950A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11797227B2 (en) | 2004-11-29 | 2023-10-24 | Rambus Inc. | Memory controller for micro-threaded memory operations |
| US10331379B2 (en) | 2004-11-29 | 2019-06-25 | Rambus Inc. | Memory controller for micro-threaded memory operations |
| US9652176B2 (en) | 2004-11-29 | 2017-05-16 | Rambus Inc. | Memory controller for micro-threaded memory operations |
| JP2014160538A (ja) * | 2004-11-29 | 2014-09-04 | Rambus Inc | マイクロスレッドメモリ |
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| JP2008159131A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
| JP2008159236A (ja) * | 2007-10-03 | 2008-07-10 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
| JP2008159030A (ja) * | 2007-10-03 | 2008-07-10 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
| US8918589B2 (en) | 2008-04-22 | 2014-12-23 | Panasonic Corporation | Memory controller, memory system, semiconductor integrated circuit, and memory control method |
| JP5351145B2 (ja) * | 2008-04-22 | 2013-11-27 | パナソニック株式会社 | メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法 |
| US8873330B2 (en) | 2011-09-22 | 2014-10-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US8804420B2 (en) | 2011-10-18 | 2014-08-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2012198946A (ja) * | 2012-07-26 | 2012-10-18 | Fujitsu Semiconductor Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
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