JP4318422B2 - 集積回路メモリを含むシステム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、さらに詳細にはメモリがインタリーブにアクセスされる時にページミスの確率を減らしてページヒットの確率を増やす２個以上の内部バンクを有した集積回路メモリに関する。さらに本発明は、前記メモリを含むシステム及びその動作方法、並びに半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、メモリバンクの各々が同じ大きさ（すなわち、同じメモリセルの数）の貯蔵容量を有する多重メモリバンクを含んでいる。特に、ＤＲＡＭに一般に用いられる標準メモリ構造は同一の大きさを有した４つのメモリバンクを含んでいる。例えば、典型的な６４ＭビットのＤＲＡＭは各々が１６Ｍビットの貯蔵容量を有した４つのバンクを有している。多重バンクを有する場合の長所はバンクが複数個のページ、すなわち各バンク内で一つが同時にアクティブを維持できるように独立的に作動できるということである。したがって、ページヒット（ｐａｇｅ hｉｔ）の確率が高まって、マルチバンクメモリは通常的に平均データ率（ｄａｔａ ｒａｔｅ）または平均データ率より高い帯域幅（ｂａｎｄ ｗｉｄｔh）または同じ大きさの単一バンクメモリの帯域幅を提供する。
【０００３】
多重バンクを有する場合の短所は多重バンクで並列に同じ機能を遂行する時追加的なオーバヘッド回路（ｏｖｅｒhｅａｄ ｃｉｒｃｕｉｔｓ）が要求されるということである。このような点を考慮する時、４つのバンクが典型的なメモリ構造に適している。
【０００４】
メモリ容量が増加されるにつれ、バンクの大きさが比例的に増加する。例えば、標準４バンク構造の場合、２５６ＭビットＤＲＡＭでは各々のバンクが６４Ｍビットの容量を有しなければならず、１ＧビットＤＲＡＭ以上では各々のバンクが２５６Ｍビット以上の貯蔵容量を有しなければならない。
【０００５】
【発明が解決しようとする課題】
半導体メモリ装置において、大きなバンクは複数個のマスタが半導体メモリ装置をアクセスする時特にメモリ性能を減少させることになる。例えば、メモリ容量をすべて用いるために、相対的に少ない（すなわち、バンクより少ない）バッファを要求するマスタ装置は他のマスタ装置とバンクをたびたび共有する。しかし、各々のマスタ装置は一般に相異なるデータを必要として、２個のマスタ装置が同じバンクを共有する場合には性能を低下させるページミス（ｐａｇｅ ｍｉｓｓ）を起こすアクセス確率が高まるようになる。例えば、第１マスタが第１メモリバンクの第１ワードラインをアクセスした後に、第２マスタが第１メモリバンクの第２ワードラインをアクセスする場合にページミスが起きる。
【０００６】
図１は、バンクで現在第１ロウ（ｒｏｗ）が選択されたが、リード動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）が同じバンクで第２ロウをアクセスする場合のリード動作時にページミスが発生することを示す。時間Ｔ０で第１ロウをプリチャージするためにプリチャージ命令ＰＲＥを入力する。プリチャージング動作はプリチャージ時間ｔＲＰを要求する。時間Ｔ２における次の命令は同じバンクの第２ロウを活性化させたりイネーブルさせるための遅延時間ｔＲＣＤを誘発する。時間Ｔ４で、第２ロウをイネーブルした後に、時間ＣＬ（ＣＡＳ ｌａｔｅｎｃｙ）はコラムアドレスを受けて時間Ｔ６でデータを出力するために要求される。反対に、バンク内の同一ロウライン上のメモリセルの連続的なアクセスはデータ出力のためのＣＡＳ待ち時間ＣＬのみを必要とする。したがって、相異なるロウラインのインタリーブ（ｉｎｔｅｒｌｅａｖｅ）した一連のアクセスは深刻な遅延を起こして、システム性能を著しく低下させる。
【０００７】
システム性能を改善するために、複数個のマスタが用いられる時さえもページミスを減らして、ページヒットの可能性を増やすことができるメモリ装置が要求される。ページミスを減らして、ページヒットを増やす方法の１つは、メモリ装置にさらに多くの（したがって、さらに小さな）バンクを備えて、２個のマスタが同一バンクを共有できないようにしている。しかし、バンクの数が増加すると、要求されるオーバヘッド回路が増加するために、集積化されたメモリ回路の面積と費用が増加するようになる。
【０００８】
したがって、本発明の目的は、複数個のマスタ装置を有したシステムでオーバヘッド回路と集積化されたメモリ装置の製造費用を著しく増やさないで、ページミスを減らすことができる集積回路メモリを提供することにある。さらに本発明は、そのメモリを含むシステム及びその動作方法、並びに半導体装置を提供することも目的とする。
【０００９】
【課題を解決するための手段】
本発明の一形態としての半導体装置は、複数個のマスタ装置と一緒に用いるための相異なる大きさを有する複数個のメモリバンクを有する。このような構造によって、各々のマスタ装置はマスタ装置の貯蔵要求条件と一致する貯蔵容量を有するバンクを割り当てられることができる。したがって、マスタ装置は相異なるバンクで他のデータをインタリーブにアクセスすることによって、同一のバンクで他のロウラインをインタリーブにアクセスしなくても良い。したがって、ページミスの数が減少され、メモリの平均帯域幅またはデータ率が改善される。
【００１０】
本発明の他の形態であるＳＤＲＡＭのような集積回路メモリは、第１メモリセルを含む第１メモリバンクと、前記第１メモリセルの数と異なる第２メモリセルを含む第２メモリバンクとを含んでいる。第２ロウデコーダは前記第２メモリバンクのメモリセルへのアクセスのために第２メモリバンクのロウラインが活性化されるようにする。第１ロウデコーダは第１メモリバンクのメモリセルへのアクセスのために第１メモリバンクのロウラインが活性化されるようにすることができる。一般に、前記バンクは相異なる大きさを有するために、前記第１ロウデコーダに提供される内部ロウアドレスのビット数は第２ロウデコーダに提供される内部ロウアドレスのビット数とは異なる。前記メモリ内の第３及び後続するメモリバンクは前記第１及び第２メモリバンクの大きさと同一であったりまたは異なる大きさを有することができる。
【００１１】
本発明のさらに他の形態は、複数個のマスタ装置と集積回路メモリとを含むシステムである。前記マスタ装置は第１の大きさを有した第１バッファを必要とする第１マスタ装置と、前記第１の大きさとは異なる第２の大きさを有する第２バッファを必要とする第２マスタ装置とを含んでいる。集積回路メモリは前記第１及び第２バッファを具現する貯蔵容量を提供して、第１メモリセルを含む第１バンクと前記第１メモリセルの数と異なる第２メモリセルを含む第２バンクを含む複数個のバンクを含んでいる。メモリアクセス中のページミスを減らすために、前記第１マスタ装置は前記第１バッファへのアクセスのために前記第１バンクをアクセスするように構成されており、前記第２マスタ装置は前記第２バッファへのアクセスのために前記第２バンクをアクセスするように構成されている。典型的に、メモリ制御回路はマスタ装置から集積回路メモリへのアクセスを制御する。
【００１２】
本発明のさらに他の形態は、複数個のマスタ装置を含み、該マスタ装置の各々はバッファを要求するシステムを動作させる方法である。この方法は、複数個のバンクを含み、該複数個のバンク中少なくとも２個のバンクは相異なる大きさを有する集積回路メモリを採用する段階、前記複数個のバンクを前記複数個のマスタ装置に割り当てて、各々のマスタ装置がバンクを有し、該バンクは前記マスタ装置が要求する前記バッファに対して十分な大きさを有するようにする段階、及び各々のマスタ装置のバッファアクセス動作を前記バンクに指示する段階を含んでいる。このような方法は第１ロウアドレスの第１マスタ装置のアクセスと第２ロウアドレスの第２マスタ装置のアクセスをインタリーブして前記第１及び第２マスタ装置が相異なるバンクをアクセスすることができる。したがって、本発明のインタリーブしたアクセス動作によって前記第２マスタ装置による各々のアクセス後に前記第１ロウラインのプリチャージングまたは再活性化を要求する繰り返されたページミスが発生しない。
【００１３】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付された図面を参照して詳細に説明する。図面で同じ符号は同じ構成要素を示す。なお、下記の実施形態は単なる一例であり、これに制限されない。特に、下記の実施形態はＳＤＲＡＭを利用する例を説明するが、同一の概念がＤＤＲ及びＲＤＲＡＭのような多様なメモリにおいて適用できる。また、下記するデジタルテレビは単にメモリを含むシステムの実施形態であり、本発明はメモリを含む他の実施形態も含んでいる。
【００１４】
本発明は相異なる目的のためにメモリがインタリーブにアクセスされる時にページミスの確率を減らしてページヒットの確率を増やすことによってメモリを含むシステムまたは回路の性能を改善する。本発明の形態による半導体装置は相異なる大きさの内部メモリバンクを有することによってページミスを減らす。望ましくは、各々のバンクはメモリアクセスの目的に合うように割り当てられて、前記目的に適合する大きさを有する。特に、相異なる目的のためにメモリへのアクセスをインタリーブにする２個のマスタ装置が同一バンクをアクセスしないようにメモリの使用が選択される。
【００１５】
図２に図示された本発明の一実施形態によるデジタルテレビ１００について説明する。本発明の他の類似な特徴及び長所は多様な目的のためのメモリ装置を採用する他のシステムから明白になるであろう。このようなシステムはセットップボックス、デジタルキャムコーダ、ＤＶＤプレーヤ、ＤＶＤレコーダ及びＰＶＲなどを含むが制限されない。
【００１６】
図２に図示されたように、デジタルテレビ１００はメモリ１１０と複数個のマスタ装置を含んでいる。一実施形態で、メモリ１１０はＳＤＲＡＭ集積回路（ＩＣ）またはビットバッファ１１２、デコーディングバッファ１１４、オーディオデータバッファ１１６、及びビデオデータバッファ１１８を備えるチップである。本発明の形態に従って、各バッファ１１２，１１４，１１６及び１１８はメモリ１００内のバンクであって、バッファに適合なバンクの大きさを有するように具現される。また、２つ以上のバッファ（例えば、オーディオデータバッファ及びビデオバッファ）はバンクを共有できる。デジタルテレビ１００内のマスタ装置は後述されるように、メモリ１１０内の特定バッファ１１２，１１４，１１６及び１１８をアクセスするデータソース１２０、デコーダ１４０、オーディオ装置１６０、及びビデオディスプレイ１８０を含んでいる。
【００１７】
データソース１２０は、圧縮されたデータを一時的に貯蔵するビットバッファ１１２に元来の圧縮されたデータを伝送する。一般に、電磁波またはケーブルが圧縮されたデータを示す信号を伝送する。データソース１２０は信号を受信して、デジタルテレビ１００で用いられる圧縮フォーマットで元来のデータを発生するチューナまたは他の回路を含む。一般に、このようなソースはビットバッファ／バンク１１２に対応する連続的なメモリアドレスに元来のデータストリームを記録（ｗｒｉｔｅ）して大部分のライト動作がページヒットを起こして、高いデータ帯域幅を提供する。本発明の一実施形態において、元来のデータはＭＰＥＧ２スタンダードでコンパイルされており、したがって貯蔵容量が１６ＭビットであるＤＲＡＭを含む相対的に小さなバンクがビットバッファ１１２として使用される。
【００１８】
デコーダ１４０は、ビットバッファ１１２から出力される元来のデータをデコードするために必要な演算動作を遂行する。デコーディング過程において、デコーダ１４０は一般的な貯蔵及びデコードされたデータを望ましいイメージ大きさに調整する動作のためにデコーディングバッファ１１４を用いる。望ましい実施形態として、デコーダ１４０はＭＰＥＧ２デコーダであり、デコーディングバッファ１１４はＭＰＥＧデコーディングのための貯蔵のために一般に６４Ｍないし９６Ｍビットの総貯蔵容量を要求する。デコーダ１４０はデコードされたオーディオ及びビデオデータをオーディオデータバッファ１１６及びビデオデータバッファ１１８に貯蔵する。一般に、オーディオデータバッファ１１６は約１ＭビットのＤＲＡＭ貯蔵容量を必要とし、ビデオデータバッファ１１８はデジタルテレビ１００のスクリーンの大きさによって１６Ｍビットないし３２ＭビットのＤＲＡＭ貯蔵容量を必要とする。オーディオ装置１６０はオーディオデータバッファ１１６からサウンドデータを受信してサウンドを発生させる。ビデオディスプレイ１８０は通常的にグラフィック制御装置またはビデオデータバッファ１１８からのビデオデータを利用してディスプレイされるイメージを発生する異なる回路を含んでいる。
【００１９】
望ましい他の一実施形態において、各々のバッファ１１２，１１４，１１６，１１８はメモリ１１０の分離されたバンクであって、バンクはバンクに具現されるバッファの種類によって異なる大きさを有している。デジタルテレビ１００内のメモリ１１０の長所は、複数個のメモリチップを有して各々のバッファに対して一つのメモリチップを有するシステムと比較する時、メモリ複雑度と製造費用が相対的に低いことである。また、単一メモリＩＣを採用する従来のデザインと比較する時、デジタルテレビ１００のシステムは他のマスタ装置が同一メモリバンクで他のバッファをアクセスする時、従来のメモリで発生するページミスを減らすことによってさらに高い性能と帯域幅を提供する。
【００２０】
本発明の長所は、１つの１２８Ｍビットバンクを有する半導体装置を含むデジタルテレビと、２個の１６Ｍビットバンクと１つの９６Ｍビットバンクを含む半導体メモリ装置を有したデジタルテレビのメモリを比較することによって詳細に説明できる。このようなメモリによって、９６Ｍビットバンクはデコーディングバッファ１１４を含むことができる。１つの１６Ｍビットバンクはビットバッファ１１２を含むことができ、他の１つの１６Ｍビットバンクはオーディオデータバッファ１１６とビデオデータバッファ１１８を含むことができる。このような構成において、デコーダ１４０はもしもデコーダ１４０が他のマスタ装置とデコーディングバッファ１１４を共有する時避けることができないページミスを避ける能率的な方法でデコーディングバッファ１１４をアクセスすることができる。たとえオーディオ装置１６０とビデオディスプレイ装置１８０がバンクを共有するバッファを用いても、オーディオ装置１６０によるアクセスは相対的にまれで非常に少ないインパクトメモリ性能を示す。
【００２１】
図３は、メモリ（ＤＲＡＭ）２００を示しており、このメモリ２００は３個のメモリバンク２１０，２２０，２３０を含んでおり、バンク２１０は９６Ｍビットの貯蔵容量を有し、バンク２２０，２３０は各々１６Ｍビットの貯蔵容量を有している。バンク２１０，２２０，２３０の各々はＤＲＡＭセルアレイに連結されたロウデコーディング回路２１２，２２２，２３２とコラムデコーディング回路２１４，２２４，２３４とを各々有している。ロウデコーディング回路、コラムデコーディング回路及びＤＲＡＭセルはこの技術分野でよく知られた従来の多様なメモリデザインを含むデザインで有り得る。
【００２２】
メモリ２００において、入力ロウアドレスはアクセスのためにバンク２１０，２２０，２３０を指示するための３個の最上位ビット（ＭＳＢ；ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を含んでいる。バンク２１０，２２０，２３０はロウアドレスを増やす順序で配置されてあって、最も小さなバンクが最も大きなロウアドレスに対応するように割り当てられている。３ビット信号が本実施形態で用いられる。これは最も小さなバンク２２０，２３０がアドレス空間の８分の１を占めており、バンク２２０または２３０に対応する特定の８分の１を示すためには３個のアドレスビットが必要なためである。本発明の他の実施形態において、ロウアドレス信号がアクセスされているバンクを識別するために用いられる場合に、必要なビットの数は最も小さなバンクの大きさによって変わるようになる。後述されるが、オーダ（ｏｒｄｅｒ）またはバンクは、大きなバンク２１０でバンクの選択及びロウラインの選択のための変化なしにロウアドレスの最上位ビットを用いるようにする。
【００２３】
図３の実施形態において、バンク選択回路２１６，２２６，２３６はロウアドレスの３個の最上位ビットを受信してデコードする。バンク選択回路２１６，２２６，２３６中の１つは関連回路２１８，２２８，２３８を活性化して対応するロウデコーディング回路２１２，２２２，２３２をイネーブルする。選択されたバンク２１０，２２０，２３０でページミスがある場合、イネーブルされたロウデコーディング回路２１２，２２２，２３２はメモリアクセス、例えば、リードまたはライト動作のために選択されたロウラインを活性化する。
【００２４】
選択されたバンクで選択されたロウラインを識別するために、イネーブルされたロウデコーディング回路２１２，２２２，２３２は関連バンクの大きさによって変わるロウアドレス信号の全部または一部を受信する。バンク２２０，２３０は１６Ｍビットの貯蔵容量を含んでおり、ロウデコーディング回路２２２，２２３はロウアドレスの３個の最上位ビット中どれも要求しない。これは他のロウアドレスビットが各々のバンク２２０，２３０におけるワードラインを独特に識別するためである。バンク２１０は９６Ｍビットすなわち、バンク２２０，２３０の貯蔵容量の６倍に該当する貯蔵容量を有している。バンク２１０はまたバンク２２０，２３０のワードラインの６倍に該当するワードラインを有している。このような方式で、ロウの数を増やせば、バンク２１０，２２０，２３０は同一のコラムアドレッシングを有するようになる。しかし、さらに多くのワードラインを収容するためにはロウデコーディング回路２１２が３個の最上位ビットを用いる。このようなビットはバンク２１０が最も低いロウアドレス値に該当する場合に従来のロウデコーダを変形しなくても用いることができる。
【００２５】
コラムデコーディング回路２１４，２２４，２３４は、デコーダ、選択回路、及び感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を含んでいる。コラムアドレスに応答してコラムデコーディング回路２１４，２２４，２３４は各々のバンクで選択されたコラムから判読されたデータ信号を出力したり、前記選択されたコラムに連結された選択されたメモリセルに記録するためのデータ信号を受信する。データ入／出力回路２９０は選択されたメモリセルアレイから判読されたデータを選択して出力したり、または各々のメモリセルアレイに入力データ信号を提供する。このような回路は本発明が属する分野においてよく知られており、従来のデザインはコラムデコーディング回路及びデータ入／出力回路に採用できる。
【００２６】
図４は、本発明の他の実施形態によるメモリ２００Ｂを示している。このメモリ２００Ｂはアクセスされるバンクを選択するためにロウアドレス信号の３個の最上位ビットの代わりに２ビット信号２５２を用いており、したがってメモリ２００とは異なる。２ビット信号２５２は３個のバンク２１０，２２０，２３０（または、４個のバンクまで）を識別するのに十分である。２ビット信号２５２を用いるためには、図３のメモリ内のバンク選択回路２１６，２２６，２３６とは異なるバンク選択回路２１６Ｂ，２２６Ｂ，２３６Ｂを必要とする。しかし、メモリ２００Ｂの素子は実質的にメモリ２００と同一である。
【００２７】
信号２５０は、外部ロウアドレス信号の最下位ビット（ＬＳＢ；ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）の信号を含み、信号２５２は外部ロウアドレス信号の最上位ビットを含むようにしてメモリ２００Ｂに入力される。信号２５０は最小限最も大きなバンク２１０でロウを選択するのに必要なビットを含んでいる。最も小さなバンク２２０，２３０は信号２５０から若干のロウアドレスビットのみを必要とする。外部から入力されたロウアドレス信号が最上位ビットとして信号２５２を、最下位ビットとして信号２５０を含む場合、メモリ２００Ｂを制御する外部装置は定義されない値を避けるために入力ロウアドレス信号を制限しなければならない。定義されないロウアドレス値は最上位ビット２５２を含んでおり、選択バンク及び最下位ビット２５０がバンク２１０に許容されたロウラインアドレスの範囲外にある。また、信号２５２はロウアドレス信号２５０から分離されたバンク選択信号と見做すことができるが、信号２５２は、特にＳＤＲＡＭで、入力ロウアドレス信号と同一のタイミングを要求する。
【００２８】
メモリ２００，２００Ｂは、少なくとも２個のバンクが異なる大きさを有する３個のバンク２１０，２２０，２３０を含む１２８ＭビットのＳＤＲＡＭの場合の実施形態を示している。本発明の他の実施形態ではバンクの大きさまたは数が異なる場合がある。このような特定実施形態は単に３個のバンクを有しており、４バンクメモリと比較すると、繰り返された回路の数を減らしている。しかし、本発明の他の実施形態は４つ以上のバンクを含むことができる。
【００２９】
図５は、本発明の他の実施形態として２５６ＭビットＳＤＲＡＭのブロック図を示している。２５６ＭビットＳＤＲＡＭは６つのバンク３１０，３２０，３３０，３４０，３５０，３６０を含んでいる。バンク３１０，３２０，３３０の各々は６４Ｍビットの容量を有している。バンク３４０は３２Ｍビットの容量を、バンク３５０，３６０の各々は１６Ｍビットの容量を有しており、バンク３１０，３２０，３３０，３４０，３５０，３６０はロウアドレスを増やす順序でなされてある。バンク３１０，３２０，３３０，３４０，３５０，３６０は関連ロウデコーディング回路３１２，３２２，３３２，３４２，３５２または３６２と、関連コラムデコーディング回路３１４，３２４，３３４，３４４，３５４または３６４と、関連バンク選択回路３１６，３２６，３３６，３４６，３５６または３６６とを各々有している。
【００３０】
メモリ３００の特にバンク選択回路３１６，３２６，３３６，３４６，３５６，３６６はアクセス動作のためにロウアドレスの４つの最上位ビットを用いてバンク３１０，３２０，３３０，３４０，３５０，３６０を確認している。本実施形態は、最も少ないバンク３５０または３６０がメモリ３００の総貯蔵容量の１６分の１を占めているために４つの最上位ビットを用いる。したがって、４つのビットでバンク３５０または３６０に対応する特定の１６分の１を区別できる。ロウアドレス信号の最下位ビットはバンク３５０または３６０でロウを区別するのに充分である。バンク３４０はバンク３５０または３６０の２倍のロウを有しており、ロウデコーディング回路３４２はバンク３４０からワードラインを独特に選択するために最下位ビットと最上位ビット中一つのビットを必要とする。バンク３１０，３２０，３３０の各々はバンク３５０または３６０の４倍のロウを有しており、ロウデコーダ３１２，３２２，３３２の各々はバンク３１０，３２０，３３０でワードラインを独特に選択するために最下位ビットと最上位ビット中二個のビットを必要とする。
【００３１】
図６は、さらに他の２５６Ｍビットメモリ３００Ｂを示している。この２５６Ｍビットメモリ３００Ｂは図５のメモリと同一のバンク構成を有している。メモリ３００Ｂはロウアドレス信号の３個の最上位ビットを利用して６個のバンク３１０，３２０，３３０，３４０，３５０，３６０中１つのバンクを選択する。３個のビットで８個のバンクまで識別可能である。メモリ３００Ｂにおいて、ロウアドレス信号の最下位ビットによって最も大きなバンク３１０，３２０，または３３０でロウラインを識別可能である。バンク３４０はロウラインの識別のためにバンク３１０，３２０，３３０よりさらに少ないロウアドレスビットを必要とし、バンク３５０，３６０はロウラインの識別のためにバンク３４０よりさらに少ないロウアドレスビットを必要とする。本実施形態において、すべてのバンクが同じ数のコラムを有していても、バンク３１０，３２０，３３０，３４０，３５０，３６０中いずれか一つでロウラインの数は２の乗数（ｐｏｗｅｒ）（すなわち、２^ｎ）であり、乗数はバンクの大きさによって変わる。
【００３２】
【発明の効果】
以上のように、本発明によるメモリはバンク当たり一つのバッファのみを割り当てることによってページミスを減らすことができ、かつ各バッファがバッファに割り当てられたバンクを埋める時メモリ容量の使用を最大化できる。また、メモリとシステム構造は他のマスタ装置によって同一バンクのインタリーブしたアクセスを避けることができて、ページミスの可能性を減らすことができる。したがって、多くのアクセス動作が図１に図示されたプリチャージングタイムｔＲＰ及びロウ選択タイムｔＲＣＤと関連した遅延を避けることができて、短い時間（例えば、図１のデータ出力タイムＣＬ）にメモリをアクセスすることができる。
【図面の簡単な説明】
【図１】従来のメモリアクセス中に生じるページミスを示すタイミング図である。
【図２】本発明の一実施形態によるシステムを示すブロック図である。
【図３】図２のシステムに用いられるメモリの望ましい実施形態を示すブロック図である。
【図４】図２のシステムに用いられるメモリの望ましい実施形態を示すブロック図である。
【図５】図２のシステムに用いられるメモリの望ましい実施形態を示すブロック図である。
【図６】図２のシステムに用いられるメモリの望ましい実施形態を示すブロック図である。
【符号の説明】
１００ デジタルテレビ（システム）
１１０ メモリ
１１２，１１４，１１６，１１８ バッファ
１２０ データソース（マスタ装置）
１４０ デコーダ（マスタ装置）
１６０ オーディオ装置（マスタ装置）
１８０ ビデオディスプレイ（マスタ装置）
２００，２００Ｂ メモリ
２１０，２２０，２３０ メモリバンク
２１２，２２２，２３２ ロウデコーディング回路
２１４，２２４，２３４ コラムデコーディング回路
３００，３００Ｂ メモリ
３１０，３２０，３３０，３４０，３５０，３６０ メモリバンク
３１２，３２２，３３２，３４２，３５２，３６２ ロウデコーディング回路
３１４，３２４，３３４，３４４，３５４，３６４ コラムデコーディング回路

Claims (3)

1. 第１の大きさを有した第１バッファを必要とする第１マスタ装置と前記第１の大きさとは異なる第２の大きさを有した第２バッファを必要とする第２マスタ装置とを含む複数個のマスタ装置と、
   前記第１バッファを具現する固定した大きさで作られ、前記第１バッファを具現する固定した貯蔵容量を提供する第１メモリセルからなる第１バンクと、前記第２バッファを具現する固定した大きさで作られ、前記第２バッファを具現する固定した貯蔵容量を提供する前記第１メモリセルの数と異なる第２メモリセルからなる第２バンクとを含む複数個のバンクを含む集積回路メモリとを備え、
   前記第１マスタ装置は、前記第１バッファへのアクセスのために前記第１バンクをアクセスするように構成され、前記第２マスタ装置は前記第２バッファへのアクセスのために前記第２バンクをアクセスするように構成されることを特徴とする集積回路メモリを含むシステム。
2. 前記マスタ装置から前記集積回路メモリへのアクセスを制御するメモリ制御回路をさらに備えることを特徴とする請求項１に記載の集積回路メモリを含むシステム。
3. 前記集積回路メモリは、
   前記第１バンクに連結された第１ロウデコーダと、
   前記第２バンクに連結された第２ロウデコーダとをさらに備え、
   前記第１ロウデコーダは、前記第１バンクのメモリセルのアクセスのために前記第１バンクの第１ロウラインを活性化させるようにすることができ、前記第２ロウデコーダは前記第２バンクのメモリセルのアクセスのために前記第２バンクの第２ロウラインを活性化させるようにすることができ、前記第１マスタ装置による第１ロウアドレスへのアクセスと前記第２マスタ装置による第２ロウアドレスへのアクセスをインタリーブにすることによって前記第１バンクのロウラインをプリチャージングしたり又はイネーブルすることができるページミスを起こさないことを特徴とする請求項１に記載の集積回路メモリを含むシステム。

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