KR20020062109A

KR20020062109A - 서로 다른 크기의 2개 이상의 내부 뱅크를 가진 반도체메모리 장치

Info

Publication number: KR20020062109A
Application number: KR1020010017356A
Authority: KR
Inventors: 이동양
Original assignee: 삼성전자 주식회사
Priority date: 2001-01-19
Filing date: 2001-04-02
Publication date: 2002-07-25
Also published as: KR100399412B1; JP2002260380A; DE10200685B4; US20020097629A1; TWI258764B; ITMI20020094A0; JP4318422B2; ITMI20020094A1; DE10200685A1; US6449209B1

Abstract

반도체 메모리 장치는 서로 다른 크기를 가지는 복수개의 내부 뱅크들을 포함한다. 내부 뱅크들은 복수개의 마스터 장치들의 메모리 요구에 적합하고 대응된다. 마스터 장치들은 마스터 장치들의 요구에 일치하는 크기를 가진 뱅크들을 할당 받고 있기 때문에 뱅크내에 복수개의 버퍼들이 포함되는 것을 피할 수 있다. 작은 버퍼를 요구하는 마스터 장치에는 작은 크기를 가지는 메모리 뱅크가 할당되고,큰 메모리를 요구하는 외부 마스터에는 큰 뱅크가 할당된다. 각 뱅크를 공유하는 마스터 장치의 평균 수를 줄임으로써, 다른 마스터 장치가 동일 뱅크에서 다른 페이지들을 인터리브하게 억세스할 때 발생하는 페이지 미스의 수가 감소되어 성능이 개선될 수 있다.

Description

서로 다른 크기의 2개 이상의 내부 뱅크를 가진 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE COMPRISING MORE THAN TWO INTERNAL BANKS OF DIFFERENT SIZES}

종래의 반도체 메모리 장치는 메모리 뱅크들 각각이 같은 크기(즉, 같은 메모리 셀의 수)와 같은 저장용량을 가지는 다중 메모리 뱅크를 포함하고 있다. 특히, 디램(DRAM)에 일반적으로 사용되는 표준 메모리 구조는 동일 크기를 가진 네개의 메모리 뱅크들을 포함하고 있다. 예를 들면, 전형적인 64M비트 DRAM은 각각이 16-M비트 저장용량을 가진 네개의 뱅크들을 가지고 있다. 다중 뱅크들 가지는 경우의 장점은 뱅크가 복수개의 페이지, 즉 각 뱅크내에서 하나가 동시에 액티브를 유지할 수 있도록 독립적으로 동작할 수 있다는 것이다. 따라서, 페이지 히트(page hit)의 확률이 높아지고, 멀티 뱅크 메모리는 통상적으로 평균 데이터 율(data rate) 또는 평균 데이터 율보다 높은 대역폭(bandwidth) 또는 같은 크기의 단일 뱅크 메모리의 대역폭을 제공한다. 다중 뱅크를 가지는 경우의 단점은 다중 뱅크에서 병렬로 같은 기능을 수행할 때 추가적인 오버헤드 회로들(overhead circuits)이 요구된다는 것이다. 이러한 점들을 고려할 때, 네개의 뱅크들이 전형적인 메모리 구조에 적합하다.

메모리 용량이 증가됨에 따라, 뱅크들의 크기가 비례적으로 증가되고 있다. 예를 들면, 표준 4뱅크구조의 경우, 256M비트 DRAM에서는 각각의 뱅크가 64M비트용량을 가져야 하며, 1G비트 DRAM이상에서는 각각의 뱅크가 256M비트 이상의 저장용량을 가져야 한다.

반도체 메모리 장치에 있어서, 큰 뱅크는 복수개의 마스터들이 반도체 메모리 장치를 억세스 할 때 특히 메모리 성능을 감소시킬 수 있다. 예를 들면, 메모리용량을 모두 사용하기 위해서, 상대적으로 적은(즉, 뱅크보다 적은) 버퍼를 요구하는 마스터 장치는 다른 마스터 장치와 뱅크를 종종 공유한다. 그러나, 각각의 마스터 장치들은 일반적으로 서로 다른 데이터를 필요로 하고, 두개의 마스터 장치가 같은 뱅크를 공유할 경우에는 성능을 저하시키는 페이지 미스(page miss)를 일으킬 수 있는 억세스 확률이 높아지게 된다. 예를 들면, 제1마스터가 제1메모리 뱅크의 제1워드 라인을 억세스한 후에, 제2마스터가 제1메모리 뱅크의 제2워드 라인을 억세스할 경우에 페이지 미스가 일어 날 수 있다.

도1은 뱅크에서 현재 제1로우(row)가 선택되었으나, 리드 동작(read operation)이 같은 뱅크에서 제2로우를 억세스하는 경우의 리드 동작시에 페이지 미스가 발생하는 것을 나타내는 것이다. 시간(T0)에서 이전 제1로우를 프리차지하기 위하여 프리차지 명령(PRE)을 입력한다. 프리차징 동작은 프리차지 시간(tRP)를 요구한다. 시간(T2)에서의 다음 명령은 같은 뱅크의 제2로우를 활성화시키거나 인에이블시키기 위한 지연시간(tRCD)를 유발한다. 시간(T4)에서, 제2로우를 인에이블한 후에, 시간(CL(CAS latency))은 컬럼 어드레스를 받고 시간(T6)에서 데이터를 출력하기 위하여 요구된다. 반대로, 뱅크내의 동일 로우 라인상에 메모리 셀들의 연속적인 억세스는 데이터 출력을 위한 CAS 레이턴시 시간(CL)만을 필요로 한다. 따라서, 서로 다른 로우 라인들의 인터리브(interleave)한 일련의 억세스는 심각한 지연을 일으켜서, 시스템 성능을 현저하게 저하시킨다.

시스템 성능을 개선하기 위하여, 복수개의 마스터들이 사용될 때 조차도 페이지 미스를 줄이고, 페이지 히트의 가능성을 증가시킬 수 있는 메모리 장치가 요구된다. 페이지 미스를 줄이고, 페이지 히트를 증가시키는 방법중 하나로, 메모리장치에 더 많은(따라서, 더 작은) 뱅크들을 구비하여, 두개의 마스터가 동일 뱅크를 공유하지 못하도록 하고 있다. 그러나, 뱅크들의 수가 증가하면, 요구되는 오버헤드 회로가 증가되기 때문에, 집적화된 메모리 회로의 면적과 비용을 증가하게 된다.

따라서, 본 발명의 목적은 복수개의 마스터 장치들을 가진 시스템에서 오버헤드회로와 집적화된 메모리 장치의 제조비용을 현저하게 증가시키지 않고, 페이지미스를 줄일 수 있는 메모리 장치 및 방법을 제공하는 것이다.

본 발명의 형태에 의하면, 반도체 장치는 복수개의 마스터 장치들과 함께 사용을 위한 서로 다른 크기를 가지는 복수개의 메모리 뱅크들을 가진다. 이러한 구조로 인해, 각각의 마스터 장치는 마스터 장치의 저장 요구 조건과 일치하는 저장 용량을 가지는 뱅크 또는 뱅크들을 할당받을 수 있다. 따라서, 마스터 장치들은 서로 다른 뱅크에서 다른 데이터를 인터리브하게 억세스함으로써 동일한 뱅크에서 다른 로우 라인들을 인터리브하게 억세스하지 않아도 된다. 따라서, 페이지미스의 수가 감소되고, 메모리의 평균 대역폭 또는 데이터 율이 개선된다.

본 발명의 일실시예의 SDRAM과 같은 접적회로 메모리는 제1메모리 셀들을 포함하는 제1메모리 뱅크와, 상기 제1메모리 셀들의 수와 다른 제2메모리 셀들을 포함하는 제2메모리 뱅크를 포함하고 있다. 상기 제2로우 디코더는 상기 제2뱅크의 제2로우 디코더가 메모리 셀로의 억세스를 위하여 제2뱅크의 로우 라인이 활성화되도록 하는 반면에 상기 제1로우 디코더는 제1뱅크의 메모리 셀로의 억세스를 위하여 제1뱅크의 로우 라인을 활성화되도록 할 수 있다. 일반적으로, 상기 뱅크들은 서로 다른 크기를 가지기 때문에, 상기 제1로우 디코더로 제공되는 내부 로우 어드레스의 비트수는 제2로우 디코더로 제공되는 내부 로우 어드레스의 비트수와는 다르다. 상기 메모리 내의 제3 및 후속되는 뱅크들은 상기 제 1 및 2뱅크들의 크기와 동일하거나 또는 다른 크기를 가질 수 있다.

본 발명의 또 다른 실시예는 복수개의 마스터 장치들과 접적회로 메모리를포함하는 시스템이다. 상기 마스터 장치들은 제1크기를 가진 제1버퍼를 필요로 하는 제1마스터 장치와, 상기 제1크기와는 다른 제2크기를 가지는 제2버퍼를 필요로 하는 제2마스터 장치를 포함하고 있다. 집적회로 메모리는 상기 제1 및 제2버퍼들을 구현하는 저장용량을 제공하고, 제1메모리 셀들을 포함하는 제1뱅크와 상기 제1메모리 셀들의 수와 다른 제2메모리 셀들을 포함하는 제2뱅크를 포함하는 복수개의 뱅크들을 포함하고 있다. 메모리 억세스동안 페이지 미스를 줄이기 위하여, 상기 제 1마스터 장치는 상기 제1버퍼로의 억세스를 위하여 상기 제1뱅크를 억세스하도록 구성되어 있고, 상기 제2마스터 장치는 상기 제2버퍼로의 억세스를 위하여 상기 제 2뱅크를 억세스하도록 구성되어 있다. 전형적으로, 메모리 제어회로는 마스터 장치들로부터 집적회로 메모리로의 억세스를 제어한다.

본 발명의 또 다른 실시예는 복수개의 마스터 장치들을 포함하고 있고, 상기 마스터 장치들 각각은 버퍼를 요구하는 시스템을 동작하는 방법이다. 이 방법은 복수개의 뱅크들을 포함하고 있고, 상기 복수개의 뱅크들 중 적어도 두 개의 뱅크들은 서로 다른 크기를 구비하는 집적회로 메모리를 채용하는 단계, 상기 복수개의 뱅크들을 상기 복수개의 마스터 장치에 할당하여, 각각의 마스터 장치들이 해당 뱅크를 가지고, 상기 해당 뱅크는 상기 마스터 장치가 요구하는 상기 버퍼에 대하여 충분한 크기를 가지도록 하는 단계, 및 각각의 마스터 장치의 억세스 동작을 상기 해당 뱅크에 지시하는 단계를 포함하고 있다. 상기 방법은 제1로우 어드레스의 제 1마스터 장치의 억세스와 제2로우 어드레스의 제2마스터 장치의 억세스를 인터리브하여 상기 제1 및 제2마스터 장치들이 서로 다른 뱅크들을 억세스할 수 있다. 따라서, 본 발명의 인터리브한 억세스 동작에 의해서 상기 제2마스터 장치에 의한 각각의 억세스 후에 상기 제1로우 라인의 프리차징 또는 재활성화를 요구하는 반복된 페이지 미스가 발생하지 않는다.

도1은 종래의 메모리 억세스동안 페이지미스의 효과를 나타내는 타이밍도이다.

도2는 본 발명의 일실시예에 따른 시스템을 나타내는 블록도이다.

도3a, 3b, 4a 및 4b는 도2의 시스템에 사용되기에 적합한 구조를 가지는 메모리의 바람직한 실시예를 나타내는 블록도이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하도록 한다. 도면에서 같은 부호는 같은 구성요소를 나타낸다.

본 발명은 서로 다른 목적을 위해 메모리가 인터리브하게 억세스될 때에 페이지 미스의 확률을 줄이고 페이지 히트의 확률을 증가시키므로써 메모리를 포함하는 시스템 또는 회로의 성능을 개선한다. 본 발명의 형태에 따른 반도체 장치는 서로 다른 크기의 내부 메모리 뱅크들을 가짐에 의해서 페이지 미스를 줄인다. 바람직하게는, 각각의 뱅크는 메모리 억세스의 목적에 맞게 할당되고, 상기 목적에 적합한 크기를 가진다. 특히, 서로 다른 목적을 위해 메모리로의 억세스를 인터리브하게 하는 두개의 마스터 장치들이 동일 뱅크를 억세스하지 않도록 메모리의 사용이 선택될 수 있다.

도2에 도시된 본 발명의 일실시예에 따른 디지털 텔레비젼(100)의 동작을 설명하도록 한다. 본 발명의 다른 유사한 특징 및 장점은 다양한 목적을 위한 메모리장치를 채용하는 다른 시스템으로 부터 명백해질 것이다. 이러한 시스템은 셋-탑 박스, 디지털 캠코더, DVD 플레이어, DVD 레코더 및 PVR등을 포함하나 제한되지는 않는다.

도2에 도시된 바와 같이, 디지털 텔레비젼(100)은 메모리(110)와 복수개의마스터 장치들을 포함하고 있다. 일실시예에서, 메모리(110)는 SDRAM집적회로(IC) 또는 비트 버퍼(112), 디코딩 버퍼(114), 사운드 버퍼(116), 및 비디오 데이터 버퍼(118)를 구비하는 칩이다. 본 발명의 형태에 따라서, 각 버퍼들(112, 114, 116 및 118)은 메모리(100)내의 뱅크이고, 버퍼에 적합한 뱅크 크기를 가지도록 구현된다. 또한, 두개 이상의 버퍼들(예를 들면, 사운드 버퍼 및 비디오 버퍼)는 뱅크를 공유할 수 있다. 디지털 텔레비젼(100)내의 마스터 장치는 후술되는 바와 같이, 메모리(110)내의 특정 버퍼들(112, 114, 116 및 118)을 억세스하는 데이터 소스(120), 디코더(140), 오디오 장치(160), 및 비디오 디스플레이(180)를 포함하고 있다.

데이터 소스(120)는 압축된 데이터를 일시적으로 저장하는 비트 버퍼(112)로 원래의 압축된 데이터를 전송한다. 일반적으로, 전자파 또는 케이블이 압축된 데이터를 나타내는 신호를 전송한다. 데이터 소스(120)는 신호를 수신하고, 디지털 텔레비젼(100)에서 사용되는 압축 포맷으로 원래의 데이터를 발생하는 튜너 또는 다른 회로를 포함한다. 일반적으로, 이러한 소스들은 비트 버퍼/뱅크(112)에 대응하는 연속적인 메모리 어드레스에 원래의 데이터 스트림을 기록(write)하여 대부분의 라이트 동작이 페이지 히트를 일으키고, 높은 데이터 대역폭을 제공한다. 본 발명의 일실시예에 있어서, 원래의 데이터는 MPEG2 스탠더드로 컴파일되고, 저장용량이 16M비트인 DRAM을 포함하는 상대적으로 작은 뱅크가 비트 버퍼(112)로 적합하다.

디코더(140)는 비트 버퍼(112)로부터 출력되는 원래의 데이터를 디코드하기에 필요한 연산동작을 수행한다. 디코딩 과정에 있어서, 디코더(140)는 일반적인저장 및 디코드된 데이터를 바람직한 이미지 크기로 조정하는 동작을 위하여 디코딩 버퍼(114)를 사용한다. 바람직한 실시예로, 디코더(140)는 MPEG2 디코더이며, 디코딩버퍼(114)는 MPEG 디코딩을 위한 저장을 위하여 일반적으로 64M 내지 96M비트의 총 저장용량을 요구한다. 디코더(140)는 디코드된 오디오 및 비디오 데이터를 오디오 데이터 버퍼(116) 및 비디오 데이터 버퍼(118)에 저장한다. 일반적으로, 오디오 버퍼(116)는 약 1M비트의 DRAM저장용량을 필요로하며, 비디오 데이터 버퍼(118)는 디지털 텔레비젼(100)의 스크린 크기에 따라 16M비트 내지 32M비트의 DRAM저장용량을 필요로 한다. 오디오 장치(160)는 오디오 버퍼(116)로부터 사운드 데이터를 수신하여 사운드를 발생시킨다. 비디오 디스플레이(180)는 통상적으로 그래픽 제어장치 또는 비디오 데이터 버퍼(118)로부터의 비디오 데이터를 이용하여 디스플레이되는 이미지를 발생하는 다른 회로를 포함하고 있다.

바람직한 다른 일실시예에 있어서, 각각의 버퍼(114)는 메모리(100)의 분리된 뱅크에 있고, 뱅크들은 뱅크에 구현된 버퍼들 또는 버퍼에 따라 다른 크기를 가지고 있다. 디지털 텔레비젼(100)내의 메모리(110)의 장점은 복수개의 메모리 칩들을 가지고 각각의 버퍼에 대하여 하나의 메모리 칩을 가지는 시스템과 비교할 때, 메모리 복잡도와 제조비용이 상대적으로 낮다. 또한, 단일 메모리 IC를 채용하는 종래의 디자인과 비교할 때, 시스템(100)은 다른 마스터 장치들이 동일 메모리 뱅크에서 다른 버퍼들을 억세스할 때, 종래의 메모리에서 발생하는 페이지 미스를 줄임으로써 보다 높은 성능과 대역폭을 제공한다.

본 발명의 장점은 하나의 128M비트 뱅크를 가지는 반도체 장치를 포함하는디지털 텔레비젼과 두 개의 16M비트 뱅크들과 하나의 96M비트 뱅크를 포함하는 반도체 메모리 장치를 가진 디지털 텔레비젼의 메모리를 비교함에 의해서 자세하게 설명될 수 있다. 이러한 메모리로 인해, 96M비트 뱅크는 디코딩 버퍼(114)를 포함할 수 있다. 하나의 16M비트 뱅크는 비트 버퍼(112)를 포함할 수 있고, 다른 하나의 16M비트 뱅크는 오디오 버퍼(116)와 비디오 버퍼(118)를 포함할 수 있다. 이러한 구성에 있어서, 디코더(140)는 만일 디코더(140)가 다른 마스터 장치와 디코딩 버퍼(114)를 공유할 때 피할수 없는 페이지 미스를 피하는 능률적인 방법으로 디코딩 버퍼(114)를 억세스할 수 있다. 비록 오디오 장치(160)와 비디오 디스플레이 장치(180)가 뱅크를 공유하는 버퍼들을 사용하더라도 오디오 장치(160)에 의한 억세스는 상대적으로 드물고 아주 적은 임팩트 메모리 성능을 보여준다.

도3a는 DRAM 칩(200)을 나타내고 있으며, DRAM칩(200)은 세개의 메모리 뱅크들(210, 220, 230)를 포함하고 있고, 뱅크(210)은 96M비트의 저장 용량을 가지고 있고, 뱅크들(220, 230)은 각각 16M비트의 저장 용량을 가지고 있다. 뱅크들(210, 220, 230) 각각은 DRAM셀 어레이에 연결된 로우 디코딩회로들(212, 222, 223)와 컬럼 디코딩회로들(214, 224, 234)을 각각 가지고 있다. 로우 디코딩회로들, 컬럼 디코딩회로들 및 DRAM셀들은 이 기술분야에서 잘 알려진 종래의 다양한 메모리 디자인을 포함하는 디자인이 될 수 있다.

메모리(200)에 있어서, 입력 로우 어드레스는 억세스를 위해서 뱅크들(210, 220, 230)을 지시하기 위한 세개의 최상위 비트(MSB; most significant bit)를 포함하고 있다. 뱅크들(210, 220, 230)은 로우 어드레스를 증가시키는 순서로 되어있고, 가장 작은 뱅크가 가장 큰 로우 어드레스에 대응되도록 할당되어 있다. 3비트 신호가 본 실시예에서 사용된다. 이는 가장 작은 뱅크들(220, 230)이 어드레스 공간의 8분의 1을 차지하고 있고, 뱅크(210 또는 220)에 대응하는 특정 8분의 1을 나타내기 위해서는 세개의 어드레스 비트들이 필요하기 때문이다. 본 발명의 다른 실시예에 있어서, 로우 어드레스 신호가 억세스되고 있는 뱅크를 식별하기 위해 사용될 경우에, 필요한 비트의 수는 가장 작은 뱅크의 크기에 따라 달라지게 된다. 후술되겠지만, 오더(order) 또는 뱅크들은 큰 뱅크(210)에서 뱅크의 선택 및 로우 라인의 선택을 위한 변화없이 로우 어드레스의 최상위 비트를 사용하도록 한다.

도3a의 실시예에 있어서, 뱅크 선택회로들(216, 226, 236)은 로우 어드레스의 세개의 최상위 비트를 수신하여 디코드한다. 뱅크 선택회로들(216, 226, 236) 중 하나는 관련 회로들(218, 228, 238)을 활성화하여 대응하는 로우 디코딩회로들(212, 222, 232)을 인에이블한다. 선택된 뱅크들(210, 220, 230)에서 페이지 미스가 있을 경우, 인에이블된 로우 디코딩회로들(212, 222, 232)은 메모리 억세스, 예를 들면, 리드 또는 라이트동작을 위하여 선택된 로우 라인을 활성화한다.

선택된 뱅크에서 선택된 로우 라인을 식별하기 위하여, 인에이블된 로우 디코딩회로들(212, 222, 232)은 관련 뱅크의 크기에 따라 달라지는 로우 어드레스신호의 전부 또는 일부를 수신한다. 뱅크들(220, 230)은 16M비트의 저장용량을 포함하고 있고, 로우 디코딩회로들(222, 223)은 로우 어드레스의 세개의 최상위 비트중 어느 것도 요구하지 않는다. 이는 다른 로우 어드레스 비트가 각각의 뱅크들(220,230)에서의 워드 라인을 독특하게 식별하기 때문이다. 뱅크(210)는 96M비트 즉, 뱅크들(220, 230)의 저장용량의 6배에 해당하는 저장용량을 가지고 있다. 뱅크(210)는 또한 뱅크들(220, 230)의 워드 라인의 6배에 해당하는 워드 라인을 가지고 있다. 이러한 방식으로, 로우의 수를 증가시키면, 뱅크들(210, 220, 230)은 동일한 컬럼 어드레싱을 가지게 된다. 그러나, 보다 많은 워드 라인들을 수용하기 위해서는 로우 디코딩회로(212)가 세개의 최상위 비트를 사용한다. 이러한 비트들은 뱅크(210)가 가장 낮은 로우 어드레스값들에 해당될 경우에 종래의 로우 디코더를 변형하지 않고도 사용될 수 있다.

컬럼 디코딩회로들(214, 224, 234)은 디코더들, 선택회로들, 및 감지 증폭기(sense amplifier)들을 포함하고 있다. 컬럼 어드레스에 응답하여 컬럼 디코딩회로들(214, 224, 234)은 각각의 뱅크에서 선택된 컬럼으로 부터 판독된 데이터신호를 출력하거나, 상기 선택된 컬럼에 연결된 선택된 메모리 셀들에 기록을 위한 데이터신호를 수신한다. 데이터 입/출력회로들(290)는 선택된 메모리 셀 어레이로부터 판독된 데이터를 선택하여 출력하거나, 또는 각각의 메모리 셀 어레이에 입력 데이터신호를 제공한다. 이러한 회로들은 본 발명이 속한 분야에 잘 알려져 있으며, 종래의 디자인은 컬럼 디코딩회로들 및 데이터 입/출력회로들로 채용될 수 있다.

도3b는 본 발명의 다른 실시예에 따른 메모리(200B)를 나타내고 있다. 메모리(200B)는 억세스되는 뱅크를 선택하기 위하여 로우 어드레스신호의 세개의 최상위 비트 대신 2비트 신호(252)를 사용하고 있고, 따라서 메모리(200)과는 다르다.2비트 신호(252)는 세개의 뱅크들(210, 220, 230)(또는, 네개의 뱅크들까지)을 식별하기에 충분하다. 2비트 신호(252)를 사용하기 위해서는, 도3a의 메모리 내의 뱅크 선택회로들(216, 226, 236)과는 다른 메모리(200B)내의 뱅크 선택회로들(216B, 226B, 236B)을 필요로 한다. 그러나, 메모리(200B)의 소자들은 실질적으로 메모리(200)와 동일하다.

신호(250)는 외부 로우 어드레스 신호의 최하위 비트(LSB; least significant bit)의 신호를 포함하고, 신호(252)는 외부 로우 어드레스 신호의 최상위 비트를 포함하게 하여 메모리(200B)에 입력된다. 신호(250)는 최소한 가장 큰 뱅크(210)에서 로우를 선택하기에 필요한 만큼의 비트를 포함하고 있다. 가장 작은 뱅크들(220, 230)은 신호(250)로부터 약간의 로우 어드레스 비트만을 필요로 한다. 외부적으로 입력된 로우 어드레스신호가 최상위 비트로서 신호(252)를 최하위 비트로서 신호(250)를 포함할 경우, 메모리(200B)를 제어하는 외부 장치는 정의되지 않은 값들을 피하기 위하여 입력 로우 어드레스신호를 제한해야 한다. 정의되지 않은 로우 어드레스값은 최상위 비트(252)를 포함하고 있어, 선택 뱅크 및 최하위 비트(250)가 뱅크(210)에 허용된 로우 라인 어드레스의 범위밖에 있다. 또한, 신호(252)는 로우 어드레스신호(250)로 부터 분리된 뱅크 선택신호로 간주될 수 있으나, 신호(252)는, 특히 SDRAM에서, 입력 로우 어드레스신호와 동일한 타이밍을 요구한다.

메모리들(200, 200B)은 적어도 두개의 뱅크가 다른 크기를 가지는 세개의 뱅크들(210, 220, 230)을 포함하는 128M비트의 SDRAM을 본 발명의 실시예로 나타내고있다. 본 발명의 다른 실시예에서는 뱅크의 크기 또는 수가 다를 수 있다. 이러한 특정 실시예는 단지 세개의 뱅크들을 가지고 있어, 4뱅크 메모리와 비교할 경우, 반복된 회로들의 수를 줄이고 있다. 그러나, 본 발명의 다른 실시예는 네개 이상의 뱅크들을 포함할 수 있다.

도4a는 본 발명의 다른 실시예로 256M비트 SDRAM의 블록도를 나타내고 있다. 256M비트 SDRAM은 여섯개의 뱅크들(310, 320, 330, 340, 350, 360)을 포함하고 있다. 뱅크들(310, 320, 330) 각각은 64M비트의 용량을 가지고 있다. 뱅크(340)는 32M비트의 용량을, 뱅크들(350, 360) 각각은 16M비트의 용량을 가지고 있으며, 뱅크들(310, 320, 330, 340, 350, 360)은 로우 어드레스를 증가시키는 순서로 되어 있다. 뱅크들(310, 320, 330, 340, 350, 360)은 관련 로우 디코딩회로들(312, 322, 332, 342, 352 또는 362)과 관련 컬럼 디코딩회로들(314, 324, 334, 344, 354 또는 364)과 관련 뱅크 선택회로들(316, 326, 336, 346, 356 또는 366)을 각각 가지고 있다.

메모리(300)와 특히 뱅크 선택회로들(316, 326, 336, 346, 356, 366)은 억세스 동작을 위해 로우 어드레스의 네개의 최상위 비트를 사용하여 뱅크들(310, 320, 330, 340, 350, 360)을 확인하고 있다. 본 실시예는, 가장 적은 뱅크(350 또는 360)가 메모리(300)의 총 저장용량의 16분의 1을 차지하고 있기 때문에 네개의 최상위 비트를 사용한다. 따라서, 네개의 비트로 뱅크(350 또는 360)에 대응하는 특정 16분에 1을 구별할 수 있다. 로우 어드레스신호의 최하위 비트는 뱅크(350 또는 360)에서 로우를 구별하기에 충분하다. 뱅크(340)는 뱅크(350 또는 360)의 두배의로우를 가지고 있고, 로우 디코딩회로(342)는 뱅크(340)에서 워드 라인을 독특하게 선택하기 위하여 최하위 비트와 최상위비트중 하나의 비트를 필요로 한다. 뱅크들(310, 320, 330) 각각은 뱅크(350 또는 360)의 네배의 로우를 가지고 있고, 로우 디코더들(312, 322, 332) 각각은 뱅크(30)에서 워드 라인을 독특하게 선택하기 위하여 최하위 비트와 최상위 비트들중 두 개의 비트를 필요로 한다.

도4b는 또 다른 256M비트 메모리(300B)를 나타내고 있다. 상기 256M비트 메모리(300B)는 도4a의 메모리와 동일한 뱅크구성을 가지고 있다. 메모리(300B)는 로우 어드레스신호의 3개의 최상위 비트를 이용하여 6개의 뱅크들(310, 320, 330, 340, 350, 360)중 하나의 비트를 선택한다. 3개의 비트로 8개의 뱅크까지 식별가능하다. 메모리(300B)에서, 로우 어드레스신호의 최하위비트로 가장 큰 뱅크(310, 320, 또는 330)에서 로우 라인을 식별가능하다. 뱅크(340)는 로우 라인의 식별을 위하여 뱅크들(310, 320, 330)보다 더 적은 로우 어드레스 비트를 필요로 하고, 뱅크들(350, 360)은 로우라인의 식별을 위하여 뱅크(340)보다 더 적은 로우어드레스 비트를 필요로 한다. 본 실시예에 있어서, 모든 뱅크가 같은 수의 컬럼을 가지고 있을 지라도, 뱅크들(310, 320, 330, 340, 350, 360) 중 어느 하나에서 로우 라인의 수는 2의 승수(power)(즉, 2ⁿ)이며, 승수는 뱅크의 크기에 따라 달라진다.

상술한 바와 같이, 본 발명에 따른 메모리들은 뱅크당 하나 버퍼만을 할당하므로써 페이지 미스를 줄일 수 있고, 각 버퍼가 버퍼로 할당된 뱅크 또는 뱅크들을채울 때 메모리용량의 사용을 최대화할 수 있다. 또한, 메모리와 시스템구조는 다른 마스터 장치들에 의하여 동일 뱅크의 인터리브한 억세스를 피할 수 있고, 페이지 미스의 가능성을 줄일 수 있다. 따라서, 보다 많은 억세스 동작이 도5에 도시된 프리차징 타임(tRP) 및 로우 선택타임(tRCD)과 관련된 지연을 피할 수 있고, 보다 짧은 시간(예를 들면, 도5의 데이터 출력타임(CL))에 메모리를 억세스할 수 있다.

본 발명이 특정 실시예를 참조하여 설명되었지만, 본 발명의 실시예는 단지 실시예이며, 이에 제한되지 아니한다. 특히, SDRAM을 이용하는 예시들을 설명하였지만, 동일한 개념이 DDR 및 RDRAM과 같은 다양한 메모리에서 적용될 수 있다. 또한, 상술한 디지털 텔레비젼은 단지 메모리를 포함하는 실시예의 시스템이며, 본 발명의 다른 실시예는 메모리를 포함하는 다른 실시예를 포함하고 있다. 상술한 실시예의 특징의 다양한 적용 및 조합은 다음의 청구항에서 정의되는 바와 같이 본 발명의 범위에 속한다.

Claims

제1메모리 셀들을 포함하는 제1메모리 뱅크; 및

상기 제1메모리 셀들의 수와 다른 제2메모리 셀들을 포함하는 제2메모리 셀들을 포함하는 제2메모리 뱅크를 구비하는 것을 특징으로 하는 집적회로 메모리.
제1항에 있어서, 상기 집적회로 메모리는

제1메모리 뱅크에 연결된 제1로우 디코더; 및

상기 제2메모리 뱅크에 연결된 제2로우 디코더를 더 구비하고,

상기 제1로우 디코더는 상기 제1뱅크의 메모리 셀의 억세스를 위해 상기 제1메모리 뱅크의 제1로우 라인이 활성화되도록 유지하고, 상기 제2로우 디코더는 상기 제2뱅크의 메모리 셀의 억세스를 위해 제2메모리 뱅크의 제2로우 라인을 활성화되도록 유지하는 것을 특징으로 하는 집적회로 메모리.
제2항에 있어서, 집적회로 메모리는

상기 메모리에 입력되는 외부 어드레스신호를 수신하고, 제1내부 로우 어드레스신호를 상기 제1로우 디코더로, 제2내부 로우 어드레스를 상기 제2로우 디코더로 출력하는 어드레스 회로를 더 구비하는 것을 특징으로 하는 집적회로 메모리.
제3항에 있어서, 제1로우 어드레스신호는 상기 제2로우 어드레스신호보다많은 비트를 포함하는 것을 특징으로 하는 집적회로 메모리.
제2항에 있어서, 상기 제1로우 라인은 제1로우 어드레스값에 대응하고, 상기 제2로우 라인은 상기 제1로우 어드레스값과는 다른 제2로우 어드레스값에 대응하는 것을 특징으로 하는 집적회로 메모리.
제1항에 있어서, 상기 집적회로 메모리는

동적 랜덤 억세스 메모리(DRAM)인 것을 특징으로 하는 집적회로 메모리.
제1항에 있어서, 집적회로 메모리는

제3메모리 셀들을 포함하는 제3메모리 뱅크를 더 구비하는 것을 특징으로 하는 집적회로 메모리.
제7항에 있어서, 상기 제3메모리 셀들의 수는

상기 제1메모리 셀들의 수와 상기 제2메모리 셀들의 수는 다른 것을 특징으로 하는 집적회로 메모리.
제7항에 있어서, 상기 제3메모리 셀들의 수는

상기 제1메모리 셀들의 수 및 제2메모리 셀들의 수중 하나와 동일한 것을 특징으로 하는 집적회로 메모리.
제1항에 있어서, 상기 집적회로 메모리는

복수개의 메모리 뱅크들을 더 구비하는 것을 특징으로 하는 집적회로 메모리.
제1크기를 가진 제1버퍼를 필요로 하는 제1마스터 장치와 상기 제1크기와는 다른 제2크기를 가진 제2버퍼를 필요로 하는 제2마스터 장치를 포함하는 복수개의 마스터 장치들; 및

상기 제1 및 제2버퍼들을 구현하는 저장용량을 제공하기 위하여 연결되고, 제1메모리 셀들을 포함하는 제1뱅크와 상기 제1메모리 셀들의 수와 다른 제2메모리 셀들을 포함하는 제2뱅크를 포함하는 복수개의 뱅크들을 포함하는 집적회로 메모리를 구비하고,

상기 제1마스터 장치는 상기 제1버퍼로의 억세스를 위하여 상기 제1뱅크를 억세스하도록 구성되고, 상기 제2마스터 장치는 상기 제2버퍼로의 억세스를 위하여 상기 제2뱅크를 억세스하도록 구성되는 것을 특징으로 하는 시스템.
제11항에 있어서, 상기 시스템은

상기 마스터 장치들로부터 상기 집적회로 메모리로의 억세스를 제어하는 메모리 제어회로를 더 구비하는 것을 특징으로 하는 시스템.
제11항에 있어서, 상기 집적회로 메모리는

상기 제1뱅크에 연결된 제1로우 디코더; 및

상기 제2뱅크에 연결된 제2로우 디코더를 더 구비하고,

상기 제1로우 디코더는 상기 제1뱅크의 메모리 셀의 억세스를 위하여 상기 제1메모리 뱅크의 제1로우 라인을 활성화되도록 할 수 있고, 상기 제2로우 디코더는 상기 제2뱅크의 메모리 셀의 억세스를 위하여 상기 제2메모리 뱅크의 제2로우 라인을 활성화되도록 할 수 있고, 상기 제1마스터 장치에 의하여 제1로우 어드레스로 억세스와 상기 제2마스터 장치에 의하여 제2로우 어드레스로의 억세스를 인터리빙하게 함으로써 상기 제1뱅크의 로우 라인를 프리차징하거나 또는 인에이블할 수 있는 페이지 미스를 일으키지 않는 것을 특징으로 하는 시스템.
복수개의 마스터 장치들을 포함하고, 상기 마스터 장치들 각각은 버퍼를 요구하는 시스템을 동작 방법에 있어서,

복수개의 뱅크들을 포함하고, 상기 복수개의 뱅크들 중 적어도 두개는 서로 다른 크기를 가지는 집적회로 메모리를 채용하는 단계;

상기 복수개의 뱅크들을 상기 복수개의 마스터 장치들에 배당하여, 각각의 마스터 장치가 해당 뱅크를 가지고, 상기 해당 뱅크는 상기 마스터 장치가 요구하는 상기 버퍼에 대하여 충분한 크기를 가지도록 하는 단계; 및

각각의 마스터 장치의 버퍼 억세스 동작을 상기 해당 뱅크로 지시하는 단계를 구비하는 것을 특징으로 하는 시스템 동작 방법.
제14항에 있어서, 상기 시스템 동작 방법은

제1의 상기 마스터 장치들에 의하여 제1로우 어드레스로의 억세스와 제2의 상기 마스터 장치들에 의하여 제2로우 어드레스로의 억세스를 인터리브하게 하는 단계를 더 구비하고,

다른 뱅크들을 억세스하는 단계는 상기 제2마스터 장치의 억세스 후에 상기 제1로우 라인의 프리차징 또는 재활성화를 요구하는 페이지 미스를 일으키지 않는 것을 특징으로 하는 시스템의 동작 방법.
제14항에 있어서, 상기 뱅크들을 상기 마스터 장치들로 할당하는 단계는

상기 뱅크들 중 가장 작은 뱅크를 가장 작은 버퍼를 요구하는 마스터 장치로 할당하는 단계를 구비하는 것을 특징으로 하는 시스템의 동작 방법.
어드레스신호와 제어신호를 수신하고 외부클럭과 동기화되어 동작하는 반도체 장치에 있어서,

복수개의 메모리 셀들과, 복수개의 감지 증폭기들을 구비하고, 상기 메모리셀 각각은 트랜지스터와 캐패시터를 포함하는 복수개의 메모리 셀 어레이들;

제1세트의 상기 메모리 셀 어레이들을 구비하는 제1메모리 뱅크;

제2세트의 상기 메모리 셀 어레이들을 포함하는 제2메모리 뱅크; 및

제3세트의 상기 메모리 셀 어레이들을 포함하는 제3메모리 뱅크를 구비하고,

상기 제1메모리 뱅크의 메모리 셀들의 수는 상기 제2메모리 뱅크의 메모리 셀들의 수와 동일하고, 상기 제3메모리 뱅크의 메모리 셀들의 수는 상기 제1메모리뱅크의 메모리 셀들의 수와 다른 것을 특징으로 하는 반도체 장치.
제17항에 있어서, 상기 반도체 장치는

상기 제1메모리 뱅크와 동일한 수의 메모리 셀들을 가지는 제4메모리 뱅크를 더 구비하는 것을 특징으로 하는 반도체 장치.
제17항에 있어서, 상기 반도체 장치는

상기 제3메모리 뱅크와 동일한 수의 메모리 셀들을 가지는 제4메모리 뱅크를 더 구비하는 것을 특징으로 하는 반도체 장치.
제17항에 있어서, 상기 반도체 장치는

상기 제3메모리 뱅크보다 더 적은 수의 메모리 셀들을 가지는 제4메모리 뱅크를 더 구비하는 것을 특징으로 하는 반도체 장치.
제20항에 있어서, 상기 반도체 장치는

상기 제4메모리 뱅크보다 더 적은 수의 메모리 셀들을 가지는 제5메모리 뱅크를 더 구비하는 것을 특징으로 하는 반도체 장치.