KR100307663B1 - 서로다른크기의서브어레이들을구비한반도체메모리장치및서브어레이의수를줄이는방법 - Google Patents

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Abstract

여기에 개시되는 반도체 메모리 장치는 복수 개의 서브 어레이들로 분할된 메로리 셀 어레이를 포함한다. 상기 각 서브 어레이가 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차점에 배열된 복수 개의 메모리 셀들로 구성된다. 더욱이, 상기 서브 어레이들 중 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들의 개수는 다른 서브 어레이들의 비트 라인들에 연결되는 메모리 셀들의 개수와 다르게 구성된다.

Description

서로 다른 크기의 서브 어레이들을 구비한 반도체 메모리 장치 및 서브 어레이의 수를 줄이는 방법(A SEMICONDUCTOR MEMORY DEVICE WITH SUB-ARRAYS OF DIFFERENT SIZE FROM EACH OTHER AND A METHOD OF REDUCING THE NUMBER OF SUB-ARRAY)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로 2의 제곱 승 형태로 구성되지 않는 크기의 서브 어레이들을 구비한 반도체 메모리 장치 및 상기 서브 어레이의 구성 방법에 관한 것이다.
다이나믹 랜덤 엑세스 메모리 (dynamic random access memory, 이하 'DRAM'이라 칭함)와 같은 반도체 메모리 장치에 있어서, 메모리 셀 어레이 (memory cell array) (또는 뱅크)는, 도 1에 도시된 바와 같이, 2N개(N은 1 또는 그 보다 큰 양의 정수)의 서브 어레이들 (sub arrays) (10)로 구성된다. 각 서브 어레이 (10)는 복수 개의 워드 라인들 (WLi) (i=1-m), 복수 개의 비트 라인들 (BLj) (j=1-n), 그리고 상기 워드 라인들 (WLi)과 상기 비트 라인들 (BLj)의 교차점에 도 1에 도시된 바와 같이 배열되는 메모리 셀들 (MC)을 포함한다. 각 메모리 셀 (MC)은 하나의 스위칭 트랜지스터 (전하 전달 트랜지스터)와 하나의 커패시터로 구성되며, 스위칭 트랜지스터의 게이트는 대응하는 워드 라인 (WLi)에 연결되고 그것의 전류 통로는 대응하는 비트 라인 (BLj)과 상기 커패시터를 통해서 전압 (Vp) 사이에 형성된다. 상기 각 서브 어레이 (10)의 비트 라인들 (BLj)은 복수 개의 쌍으로 구성된다. 예컨대, 2개의 비트 라인들 (BLj) 및 (BLj-1)이 하나의 쌍을 구성한다. 각 서브 어레이 (10) 사이에는, 2개의 인접한 서브 어레이들 (10)에 의해서 공유되는 복수 개의 감지 증폭기들 (12)이 배열된다. 즉, 인접한 서브 어레이들 (10)의 각 쌍의 비트 라인들 (BLj) 및 (BLj-1) 중 절반은 그것 사이에 배열된 대응하는 감지 증폭기들 (12)에 연결된다.
잘 알려진 바와 같이, 비트 라인과 워드 라인에 연결되는 메모리 셀들의 수가 증가하면 할수록, 상기 라인들의 각 로딩은 더욱 증가하게 된다. 비트 라인 로딩이 증가하는 경우, 상기 비트 라인에 연결된 감지 증폭기 (12)의 감지 능력 역시 향상되어야 한다. 그렇지 않으면, 동일한 감지 능력을 가지는 감지 증폭기 (12)를 사용하여 한 쌍의 비트 라인들 사이의 전위차를 감지하는 경우, 정확한 데이터 기입/독출 동작이 그러한 감지 증폭기 (12)에 의해서 수행되기 어렵다. 그러므로, 비트 라인 로딩 즉, 각 비트 라인에 연결되는 메모리 셀들의 수는 상기 감지 증폭기의 감지 능력에 의해서 제한된다.
도 1에 도시된 각 서브 어레이 (10)의 크기(용량)는 2M의 제곱 승 형태로 결정된다. 이는 워드 라인들과 비트 라인들의 어드레스 코딩을 쉽게 하기 위함이다. 만약 비트 라인 로딩이 절반으로 감소되면, 2개의 서브 어레이들 (10)은 하나의 서브 어레이 (10)로 구성될 수 있다. 즉, 서브 어레이들 (10)의 수는 비트 라인 로딩이 감소되기 이전의 절반으로 감소되고, 감지 증폭기들 또한 감소될 수 있다. 이는 2의 제곱 승 형태로 어드레스 코딩을 사용하기 때문이다. 만약 비트 라인에 연결되는 메모리 셀들의 수가 2의 제복 승 형태 (2M)로 분할되지 않으면, 어레이에 관련된 제어 회로들 (예를 들면, 서브 어레이를 지정하기 위한 신호들을 생성하는 회로)의 설계가 매우 복잡하다. 게다가, 메모리 셀들의 어레이가 반복 패턴을 가지지 못하기 때문에 그것의 레이아웃이 어렵다. 예컨대, 4 개의 서브 어레이들 (10)에 배열된 비트 라인들의 각 로딩이 절반으로 감소되면, 메모리 셀 어레이는 2 개의 서브 어레이들 (10)로 구성될 수 있다. 메모리 셀 어레이가 4개의 서브 어레이들로 구성되는 경우, 3개의 감지 증폭기 영역 (감지 증폭기들이 각 서브 어레이 (10) 사이에 배열되는 영역)이 필요하다. 반면에, 2개의 서브 어레이들로 구성되는 경우, 단지 2개의 감지 증폭기 영역이 필요하다. 그러므로, 하나의 감지 증폭기 영역에 상응하는 면적이 감소될 수 있다. 감지 증폭기의 감지 능력이 2배로 향상될 때, 서브 어레이 (10)의 크기가 앞서 설명된 것과 동일하게 변경될 수 있다.
하지만, 앞서 설명된 바와 같이, 각 서브 어레이가 2의 제곱 승 형태의 동일한 크기로 구성되기 때문에, 감지 증폭기의 감지 능력이 2M배로 향상되지 못하면 또는 비트 라인 로딩이 2-M배로 감소되지 않으면, 감지 증폭기 영역은 감소될 수 없다. 즉, 감지 증폭기의 감지 능력 또는 비트 라인 로딩이 2의 제곱 승 형태로 변하지 않는 경우, 서브 어레이의 개수 (또는 감지 증폭기 영역)가 감소될 수 없다. 그러므로, 감지 증폭기의 감지 능력 1.5배, 2.5배, 등과 같이 향상될 때 또는 비트 라인 로딩이 3/4배, 3/8배, 5/8배, 등과 같이 감소될 때, 각 서브 어레이는 이전과 동일한 크기로 사용되며, 결국 칩 효율 측면에서 손실의 원인이 된다.
따라서 본 발명의 목적은 칩 효율이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 감지 증폭기의 감지 능력이 2의 제곱 승 형태로 변하지 않을 때 2의 제곱 승 형태로 구성되지 않는 크기의 서브 어레이들을 가지는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 목적은 감지 증폭기의 감지 능력이 2의 제곱 승 형태로 변하지 않더라도 감지 증폭기의 개수를 줄일 수 있는 반도체 메모리 장치의 서브 어레이 구성 방법을 제공하는 것이다.
도 1은 다이나믹 랜덤 엑세스 메모리 장치의 서브 어레이 구성을 보여주는 블록도;
도 2a 및 도 2b는 본 발명의 바람직한 제 1 실시예에 따른 서브 어레이 구조를 보여주는 블록도;
도 3은 본 발명의 바람직한 제 1 실시예에 따른 서브 어레이 선택 신호 발생 회로의 회로도;
도 4a 및 도 4b는 본 발명의 바람직한 제 2 실시예에 따른 서브 어레이 구조를 보여주는 블록도;
도 5는 본 발명의 바람직한 제 2 실시예에 따른 서브 어레이 선택 신호 발생 회로의 회로도; 그리고
도 6a 및 도 6b는 2개의 워드 라인이 동시에 선택될 때 최대 동작 전류의 최소화하기 위한 서브 어레이 구조를 보여주는 블록도이다.
*도면의 주요 부분에 대한 보호 설명
10, 101-114, 210-214, 401-424 : 서브 어레이
12 : 감지 증폭기 200, 300 : 서브 어레이 선택 신호 발생 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치는 복수 개의 서브 어레이들로 분할된 메모리 셀 어레이를 포함한다. 상기 각 서브 어레이가 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차점에 배열된 복수 개의 메모리 셀들로 구성된다. 더욱이, 상기 서브 어레이들 중 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들의 개수는 다른 서브 어레이들의 비트 라인들에 연결되는 메모리 셀들의 개수와 다르게 구성된다.
(작용)
이와 같은 장치 및 방법에 의해서, 감지 증폭기의 감지 능력이 (N+1)/N배 (N은 2의 배수)로 증가하더라도 각 서브 어레이의 크기를 다르게 함으로써 감지 증폭기 영역이 감소되며, 그 결과 칩 효율이 향상된다.
이하 본 발명의 실시예들이 참조 도면들에 의거하여 설명된다.
DRAM 장치와 같은 반도체 메모리 장치에 있어서, 도 2b에 도시된 바와 같이, 메모리 셀 어레이가 2의 제곱 승 형태에 따라 8개의 서브 어레이들로 구성되고, 각 서브 어레이는 역시 2의 제곱 승 형태의 크기 (예를 들면, 하나의 비트 라인에는, 2M(예를 들면, 256)개의 메모리 셀들이 연결된다)를 가진다고 가정하자. 이러한 가정 하에서, 두 개의 인접한 서브 어레이들에 의해서 공유되는 각 감지 증폭기의 감지 능력이 1.5배 향상될 때, 이하 설명될 본 발명의 실시예에 따르면 메모리 셀 어레이는 8개의 서브 어레이들에서 6개의 서브 어레이들로 구성될 수 있다 (2개의 감지 증폭기 영역이 감소될 수 있다). 종래의 경우, 배경 기술에서 설명된 바와 같이, 감지 능력이 1.5배 증가되더라도 서브 어레이들의 수는 증가되기 이전과 동일하다.
(제 1 실시예)
설명의 편의를 위해서, 8개의 서브 어레이들 (101)-(108) 중 4개의 서브 어레이들 (101)-(104)을 기준 하여 본 발명의 바람직한 제 1 실시예가 설명된다. 도 2a 및 도 2b에는, 감지 증폭기들을 위한 감지 증폭기 영역이 도시되지 않았지만, 각 감지 증폭기 영역이 각 서브 어레이 사이에 배열됨은 자명하다. 상기 4개의 서브 어레이들 (101)-(104)의 각 비트 라인 당 2M개의 메모리 셀들이 연결된다. 감지 증폭기의 감지 능력이 1.5배 증가되었기 때문에, 각 감지 증폭기는 대응하는 비트 라인에 2M/2개의 메모리 셀들이 증가하더라도 (연결되더라도) 대응하는 비트 라인의 전위차를 요구되는 시간 내에 감지할 수 있다. 이 점에 착안하여, 도 2a에 도시된 바와 같이, 4개의 서브 어레이들 (101), (102), (103) 그리고 (104) 중 임의의 서브 어레이 (예를 들면, 102)에 제공되는 각 비트 라인에 연결된 256개의 메모리 셀들을 비트 라인 방향으로 2등분한다.
그 다음에, 상기 서브 어레이 (102)의 2등분된 영역 (102a)은 다른 서브 어레이 (예를 들면, 109)에 배열하고, 나머지 2등분된 영역 (102b)은 또 다른 서브 어레이 (110)에 배열한다. 다른 4개의 서브 어레이들 (105)-(108)는 상기한 서브 어레이들과 동일한 방법으로 3개의 서브 어레이들로 재배열(재구성)될 수 있다. 이러한 배열 스킴에 따르면, 도 2a 및 도 2b에 도시된 바와 같이, 4개의 서브 어레이들 (101)-(104) 및 (105)-(108)가 3개의 서브 어레이들 (109)-(111) 및 (112)-(114)로 구성될 수 있다. 도 2b에서, 서브 어레이들 (109 및 110) 그리고 (112 및 113)의 각 비트 라인에는 384(256+128)개의 메모리 셀들이 연결되고, 서브 어레이 (111)/(113)의 각 비트 라인에는, 256개의 메모리 셀들이 연결된다.
다시 말해서, 서브 어레이들 (109 및 110) 그리고 (112 및 114)의 각 비트라인에는, 2M+2M/2개의 메모리 셀들이 연결된다. 서브 어레이들 (111) 그리고 (114)의 각 비트 라인에는, 2M개의 메모리 셀들이 연결된다. 결과적으로, 각 서브 어레이가 2의 제곱 승 형태의 크기로 동일하게 구성되지 않는다 (다른 크기로 구성된다). 본 발명의 실시예에 따른 서브 어레이 구조에서는, 종래에 비해서 하나의 감지 증폭기 영역이 감소될 수 있다. 예컨대, 공유된 감지 증폭기 스킴을 이용하는 DRAM 장치에 있어서, 4개의 서브 어레이들은 3개의 감지 증폭기 영역을 필요로 하는 반면에, 3개의 서브 어레이들은 2개의 감지 증폭기 영역만을 필요로 한다. 서브 어레이들이 8개에서 6개로 감소되는 경우, 2개의 감지 증폭기 영역이 줄어들고, 16개에서 12개로 감소되는 경우, 4개의 감지 증폭기 영역이 줄어들게 된다. 결과적으로, 칩 면적에서 차지하는 셀 어레이 면적이 증가될 수 있다 (칩 효율이 개선될 수 있다).
도 2b에 도시된 바와 같이 구성된 각 서브 어레이를 지정하기 위한 서브 어레이 선택 신호들을 발생하는 서브 어레이 선택 신호 발생 회로가 도 3에 도시되어 있다.
본 발명의 바람직한 제 1 실시예에 있어서, 메모리 셀 어레이가 8개의 서브 어레이들로 구성되는 경우, 각 서브 어레이를 지정하기 위해서 3개의 어드레스 신호들 (예를 들면, A9, A10 그리고 A11)이 필요하다. 반면에, 메모리 셀 어레이가 6개의 서브 어레이들로 구성되는 경우, 즉 4개의 서브 어레이들이 3개의 서브 어레이들로 감소되고 상기 3개의 서브 어레이들 중 2개의 서브 어레이들에 배열되는 각 비트 라인에 2M+2M/2개의 메모리 셀들이 연결되는 경우, 서브 어레이의 분할된 영역들 (102a 및 102b) 그리고 (106a 및 106b)을 지정하기 위해서 1비트의 어드레스 신호 (예를 들면, A8)가 더 필요하다. 도 3에서, 기호 (D)는 디코딩 된 신호임을 의미한다.
도 2a에 도시된 바와 같이, 서브 어레이가 감소되기 이전에는, 각 서브 어레이 (101)-(108)은 디코딩 된 신호들 D91011<0> 내지 D91011<7>에 의해서 각각 지정되었음을 알 수 있다. 앞서 설명된 바와 같이, 임의의 서브 어레이 중 2등분된 영역들 중 일 영역 (102a)은 어드레스 신호(A8, 또는 8<0>)에 의해서 지정되고, 다른 영역 (102b)은 어드레스 신호의 상보 신호 (A8B, 또는 8<1>)에 의해서 지정된다.
서브 어레이 (109)를 지정하기 위한 서브 어레이 선택 신호 (SUB0)를 발생하는 회로 (210)는 하나의 인버터(INV1)와 두 개의 NAND 게이트들 (G1) 및 (G2)으로 구성되며, 도 2a의 서브 어레이 (101)를 지정하기 위한 신호 (D91011<0>) 또는 서브 어레이 (102)의 2등분된 영역 (102a)을 지정하기 위한 신호들 (D91011<1> 및 8<0>)이 활성화될 때 상기 신호 (SUB0)를 발생한다. 서브 어레이 (110)를 지정하기 위한 서브 어레이 선택 신호 (SUB1)를 발생하는 회로 (212)는 하나의 인버터(INV2)와 두 개의 NAND 게이트들 (G3) 및 (G4)으로 구성되며, 도 2a의 서브 어레이 (103)를 지정하기 위한 신호 (D91011<2>) 또는 서브 어레이 (102)의 다른 2등분된 영역 (102b)을 지정하기 위한 신호들 (D91011<1> 및 8<1>)이 활성화될 때 상기 신호 (SUB1)를 발생한다. 그리고, 서브 어레이 (111)를 지정하기 위한 서브 어레이 선택 신호 (SUB2)를 발생하는 회로 (214)는 직렬 연결된 두 개의 인버터들 (INV3) 및 (INV4)으로 구성되며, 서브 어레이 (103)를 지정하기 위한 신호 (D91011<2>)가 활성화될 때 상기 신호 (SUB2)를 발생한다. 다른 서브 어레이 선택 신호들 (SUB3)-(SUB5)을 발생하는 회로들 (216), (218) 그리고 (220)는 앞서 설명된 신호들과 동일한 스킴으로 구성되고, 그것에 대한 설명은 따라서 생략된다. 여기서, 상기 서브 어레이 선택 신호들 (SUB0)-(SUB7)은 서브 어레이 선택 정보로서 서브 어레이를 지정하기 위한 회로들에만 사용되지 않음은 자명하다.
앞서 설명된 본 발명의 바람직한 제1 실시예에 따르면, 감지 증폭기의 감지 능력이 1.5배 향상될 때, 각 서브 어레이는 종래와 달리 다른 용량 (또는 크기)을 갖도록 구성된다. 즉, 임의의 서브 어레이는 각 비트 라인에 2M개의 메모리 셀들이 연결되도록 구성되고, 다른 서브 어레이는 각 비트라인에 2M+2M/2개의 메모리 셀들이 연결되도록 구성된다. 이러한 서브 어레이 구성 스킴에 의해서, 감지 증폭기의 감지 능력이 2의 제곱 승 형태로 향상되지 않더라도, 인접한 서브 어레이들에 의해서 공유되는 감지 증폭기들이 배열되는 영역이 하나의 감지 증폭기 영역에 대응하는 면적만큼 감소될 수 있다 (서브 어레이가 4개에서 3개로 감소되는 경우). 결과적으로, 칩 효율이 향상된다.
(제 2 실시예)
설명의 편의를 위해서, 8개의 서브 어레이들 (201)-(208) 중 4개의 서브 어레이들 (201)-(204)을 기준 하여 본 발명의 바람직한 제 2 실시예가 설명된다. 상기 4개의 서브 어레이들 (201)-(204)의 각 비트 라인 당 2M개의 메모리 셀들이 연결된다. 감지 증폭기의 감지 능력이 1.5배 증가되었기 때문에, 각 감지 증폭기는 대응하는 비트 라인에 2M/2개의 메모리 셀들이 증가하더라도 (연결되더라도) 대응하는 비트 라인의 전위차를 요구되는 시간 내에 감지할 수 있다. 이 점에 착안하여, 도 4a에 도시된 바와 같이, 4개의 서브 어레이들 (201), (202), (203) 그리고 (204) 중 임의의 서브 어레이 (예를 들면, 202)에 제공되는 2M개의 메모리 셀들을 비트 라인 방향으로 4등분한다.
그 다음에, 상기 서브 어레이 (202)의 4등분된 메모리 셀들의 영역들 (202a) 및 (202b)은 도 4b의 서브 어레이 (예를 들면, 209)에 배열하고, 나머지 4등분된 메모리 셀들의 영역들 (202c) 및 (202d)은 도 4b의 서브 어레이 (210)에 배열한다. 이때, 도 4b의 서브 어레이 (210)를 4등분하여 서브 어레이 (203)에 인접한 영역은 서브 어레이 (211)에 배열된다. 다른 4개의 서브 어레이들 (205)-(208)는 앞서 설명된 바와 같은 방법에 따라 3개의 서브 어레이들로(212), (213) 그리고 (214)로 재배열(재구성)될 수 있다. 이러한 배열 스킴에 따르면, 도 4a 및 도 4b에 도시된 바와 같이, 4개의 서브 어레이들 (201)-(204) 및 (205)-(208)가 3개의 서브 어레이들 (209)-(211) 및 (212)-(214)로 구성될 수 있다. 도 4b에서, 서브 어레이들 (209) 및 (212)의 각 비트 라인은 384(256+128)개의 메모리 셀들을 구비하고, 서브 어레이들 (210 및 211) 그리고 (213 및 214)의 각 비트 라인은 320(256+64)개의 메모리 셀들을 구비한다.
다시 말해서, 서브 어레이들 (209) 및 (212)의 각 비트라인에는, 2M+2M/2개의 메모리 셀들이 연결된다. 서브 어레이들 (210 및 211) 그리고 (213 및 214)의 각 비트 라인에는, 2M+2M/4개의 메모리 셀들이 연결된다. 결과적으로, 각 서브 어레이가 2의 제곱 승 형태의 크기로 동일하게 구성되지 않는다 (다른 크기로 구성된다). 본 발명의 바람직한 제 2 실시예에 따른 서브 어레이 구조에서는, 종래에 비해서 하나의 감지 증폭기 영역이 감소될 수 있다. 예컨대, 4개의 서브 어레이들은 3개의 감지 증폭기 영역을 필요로 하는 반면에, 3개의 서브 어레이들은 2개의 감지 증폭기 영역만을 필요로 한다. 서브 어레이들이 8개에서 6개로 감소되는 경우, 2개의 감지 증폭기 영역이 줄어들고, 16개에서 12개로 감소되는 경우, 4개의 감지 증폭기 영역이 줄어들게 된다. 결과적으로, 칩 면적에서 점유되는 셀 어레이 면적이 증가될 수 있다 (칩 효율이 개선될 수 있다).
도 4b에 도시된 바와 같이 구성된 각 서브 어레이를 지정하기 위한 서브 어레이 선택 신호들을 발생하는 서브 어레이 선택 신호 발생 회로가 도 5에 도시되어 있다.
본 발명의 바람직한 실시예에 있어서, 메모리 셀 어레이가 8개의 서브 어레이들로 구성되는 경우, 각 서브 어레이를 지정하기 위해서 3개의 어드레스 신호들 (예를 들면, A9, A10 그리고 A11)이 필요하다. 반면에, 메모리 셀 어레이가 6개의 서브 어레이들로 구성되는 경우, 즉 4개의 서브 어레이들이 3개의 서브 어레이들로 감소되고 상기 3개의 서브 어레이들 중 하나의 서브 어레이 (209)에 배열되는 각 비트 라인에 2M+2M/2개의 메모리 셀들이 연결되고 나머지 서브어레이들 (210 및 211)에 배열되는 각 비트라인에 2M+2M/4개의 메모리 셀들이 연결되는 경우, 그렇게 분할된 서브 어레이 영역들을 지정하기 위해서 2비트의 어드레스 신호 (예를 들면, A7 및 A8)가 더 필요하다. 도 5에서, 기호 (D)는 디코딩 된 신호임을 의미한다.
도 4a에 도시된 바와 같이, 서브 어레이가 감소되기 이전에는, 각 서브 어레이 (201)-(208)은 디코딩 된 신호들 D91011<0> 내지 D91011<7>에 의해서 각각 지정되었음을 알 수 있다. 앞서 설명된 바와 같이, 임의의 서브 어레이 (예를 들면, 202) 중 4등분된 영역들 (202a)-(202b)는 디코딩 된 신호들 D78<0>, D78<1>, D78<2> 그리고 D78<3>에 의해서 각각 지정된다.
서브 어레이 (209)를 지정하기 위한 서브 어레이 선택 신호 (SUB0)를 발생하는 회로 (301)는 하나의 인버터 (INV9)와 3개의 NAND 게이트들 (G9), (G10) 그리고 (G11)로 구성되며, 도 4a의 서브 어레이 (201)를 지정하기 위한 신호 (D91011<0>), 서브 어레이 (102)의 4분된 영역 (202a)을 지정하기 위한 신호들 (D91011<1> 및 D78<0>), 또는 서브 어레이 (102)의 다른 4등분된 영역 (202b)을 지정하기 위한 신호들 (D91011<1> 및 D78<1>)이 활성화될 때 상기 신호 (SUB0)를 발생한다. 서브 어레이 (210)를 지정하기 위한 서브 어레이 선택 신호 (SUB1)를 발생하는 회로 (302)는 도 5에 도시된 바와 같이 연결된 하나의 인버터(INV10)와 4개의 NAND 게이트들 (G12) 내지 (G15)으로 구성되며, 도 4a의 서브 어레이 (203)를 지정하기 위한 신호들 (D78<3> 및 D91011<2>) (여기서, D78<3>은 인버터 (INV10)에 의해서 반전되기 때문에, 서브 어레이 (203)에서 D78<3> 영역이 아닌 경우에 해당함), 서브 어레이 (202)의 4등분된 영역 (202c)을 지정하기 위한 신호들 (D91011<1> 및 D78<2>), 또는 서브 어레이 (202)의 다른 4등분된 영역 (202d)을 지정하기 위한 신호들 (D91011<1> 및 D78<3>)이 활성화될 때 상기 신호 (SUB1)를 발생한다. 그리고, 서브 어레이 (211)를 지정하기 위한 서브 어레이 선택 신호 (SUB2)를 발생하는 회로 (303)는 도 5에 도시된 바와 같이 연결된 하나의 인버터 (INV11)와 2개의 NAND 게이트들 (G16) 및 (G17)으로 구성되며, 도 4a의 서브 어레이 (203)의 4등분된 영역을 지정하기 위한 신호들 (D78<3> 및 D91011<2>) 또는 서브 어레이 (204)를 지정하기 위한 신호들 (D91011<3>)이 활성화될 때 상기 신호 (SUB2)를 발생한다. 다른 서브 어레이 선택 신호들(SUB3)-(SUB5)을 발생하는 회로들 (304), (305) 그리고 (306)는 앞서 설명된 것과 동일한 스킴으로 구성되고, 그것에 대한 설명은 따라서 생략된다. 여기서, 상기 서브 어레이 선택 신호들 (SUB0)-(SUB7)은 서브 어레이 선택 정보로서 서브 어레이를 지정하기 위한 회로들에만 사용되지 않음은 자명하다.
앞서 설명된 본 발명의 바람직한 제 2 실시예에 따르면, 감지 증폭기의 감지 능력이 1.5배 향상될 때, 각 서브 어레이는 종래와 달리 다른 용량 (또는 크기)을 갖도록 구성된다. 즉, 3개의 서브 어레이들 중 하나의 서브 어레이는 각 비트 라인에 2M+2M/2개의 메모리 셀들이 연결되도록 구성되고, 나머지 2개의 서브 어레이들은 각 비트라인에 2M+2M/4개의 메모리 셀들이 연결되도록 구성된다. 이러한 서브 어레이 구성 스킴에 의해서, 감지 증폭기의 감지 능력이 2의 제곱 승 형태로 향상되지 않더라도, 인접한 서브 어레이들에 의해서 공유되는 감지 증폭기들이 배열되는 영역이 감소될 수 있다. 결과적으로, 칩 효율이 향상된다.
앞서 설명된 제 1 및 제 2 실시예들에 따라 서브 어레이들이 구성될 때, 그렇게 구성된 6개의 서브 어레이들 (401)-(406)/(407)-(412)은 하나의 뱅크(BANK1)/(BANK2)를 구성한다고 가정하자. 이에 대한 블록도가 도 6a에 도시되어 있다. 하나의 비트 라인에 2M+2M/2개의 메모리 셀들이 연결된 서브 어레이의 워드라인이 활성화될 때, 독출 동작 동안 상기 비트 라인에 연결된 감지 증폭기에 의해서 소모되는 전류는 150uA라 하고, 하나의 비트 라인에 2M+2M/4개의 메모리 셀들이 연결된 서브 어레이의 워드 라인이 활성화될 때, 독출 동작 동안 상기 비트 라인에 연결된 감지 증폭기에 의해서 소모되는 전류는 100uA라 하자.
도 6a에 도시된 바와 같이 구성된 서브 어레이 구조를 가지는 반도체 메모리 장치에서, 각 뱅크 (BANK1) 및 (BANK2)의 서브 어레이들 (401) 및 (407) (하나의 비트 라인에 2M+2M/2개의 메모리 셀들이 연결됨)의 각 워드 라인 (WL)이 동시에 선택되는 경우, 독출 동작 동안 감지 증폭기에 의해서 소모되는 전류는 300uA(150*2)이다. 반면에, 각 뱅크 (BANK1) 및 (BANK2)의 각 서브 어레이 (402) 및 (408) (하나의 비트 라인에 2M+2M/4개의 메모리 셀들이 연결됨)의 각 워드 라인이 동시에 선택되는 경우, 소모되는 전류는 200uA(100*2)이다. 이와 같이, 두 개의 워드 라인들이 동시에 선택되는 경우 감지 증폭기에 의해서 소모되는 최대 동작 전류는 300uA이다. 반면에, 도 6b에 도시된 바와 같이 구성되는 서브 어레이 구조에서, 각 뱅크 (BANK1) 및 (BANK2)의 서브 어레이들 (413, 하나의 비트 라인에 2M+2M/2개의 메모리 셀들이 연결됨) 및 (419, 하나의 비트 라인에 2M+2M/4개의 메모리 셀들이 연결됨)의 각 워드 라인이 동시에 선택되는 경우, 독출 동작 동안 감지 증폭기에 의해서 소모되는 전류는 250uA(150+100)이다. 각 뱅크 (BANK1) 및 (BANK2)의 각 서브 어레이 (414) 및 (420)의 각 워드 라인이 동시에 선택되는 경우, 소모되는 전류는 200uA(100*2)이다. 이와 같이, 두 개의 워드 라인들이 동시에 선택되는 경우 감지 증폭기에 의해서 소모되는 최대 동작 전류는 250uA이다. 그러므로, 도 6b에 도시된 바와 같이 서브 어레이을 구성함으로써 최대 동작 전류가 낮게 설정될 수 있다.
상기한 바와 같이, 감지 증폭기의 감지 능력이 (N+1)/N배 (N은 2의 배수)로 증가하더라도 각 서브 어레이의 크기를 다르게 함으로써 감지 증폭기 영역이 감소되며, 그 결과 칩 효율이 향상된다.

Claims (9)

  1. 복수 개의 서브 어레이들로 분할된 메모리 셀 어레이를 포함하는 반도체 메모리 장치에 있어서: 상기 각 서브 어레이가 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차점에 배열된 복수 개의 메모리 셀들로 구성되며; 그리고 상기 서브 어레이들 중 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들의 개수가 다른 서브 어레이들의 비트 라인들에 연결되는 메모리 셀들의 개수와 다르게 구성되되, 상기 다른 서브 어레이들의 비트 라인들에 연결되는 메모리 셀들의 개수는 2의 제곱 승 형태가 아닌 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 인접한 서브 어레이들 사이에 각각 배열되며, 상기 인접한 서브 어레이들의 비트 라인 쌍에 공통으로 연결된 복수 개의 감지 증폭기들의 영역을 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들은 2의 제곱 승 형태로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들은 2의 제곱 승 형태가 아닌 것을 특징으로 하는 반도체 메모리 장치.
  5. 각각이 2N개 (N은 양의 정수)의 메모리 셀들이 연결된 비트 라인들을 가지는 적어도 4개의 서브 어레이들로 분할된 메모리 셀 어레이 및; 각각이 인접한 서브 어레이들 사이에 배열된 감지 증폭기들의 영역들을 구비한 반도체 메모리 장치에서, 상기 각 감지 증폭기의 감지 능력이 (B+1)/B (B는 2의 배수)로 향상될 때 상기 4개의 서브 어레이들을 3개의 서브 어레이들로 구성하는 방법에 있어서: 상기 4개의 서브 어레이들 중 하나의 서브 어레이의 각 비트 라인에 연결된 메모리 셀들을 비트 라인 방향으로 2등분하여 다른 서브 어레이들 중 두 개의 서브 어레이들의 각 비트 라인에 연결된 메모리 셀들이 2M+2M/2개가 되도록 하는 것을 특징으로 하는 방법.
  6. 각각이 2N개 (N은 양의 정수)의 메모리 셀들이 연결된 비트 라인들을 가지는 적어도 4개의 서브 어레이들로 분할된 메모리 셀 어레이 및; 각각이 인접한 서브 어레이들 사이에 배열된 감지 증폭기들의 영역들을 구비한 반도체 메모리 장치에서, 상기 각 감지 증폭기의 감지 능력이 (B+1)/B (B는 2의 배수)로 향상될 때 상기 4개의 서브 어레이들을 3개의 서브 어레이들로 구성하는 방법에 있어서: 상기 4개의 서브 어레이들 중 하나의 서브 어레이의 각 비트 라인에 연결된 메모리 셀들을 비트 라인 방향으로 4등분하여 3개의 다른 서브 어레이들 중 하나의 서브 어레이의 각 비트 라인에 연결된 메모리 셀들이 2M+2M/2개 (M은 양의 정수)가 되도록 그리고 그것 중 2개의 다른 서브 어레이들의 각 비트 라인에 연결된 메모리 셀들이 2M+2M/4개가 되도록 하는 것을 특징으로 하는 방법.
  7. 복수 개의 서브 어레이들로 분할된 메모리 셀 어레이와; 상기 각 서브 어레이가 복수 개의 워드 라인들, 복수 개의 비트 라인들, 그리고 상기 워드 라인들과 상기 비트 라인들의 교차점에 배열된 복수 개의 메모리 셀들로 구성되며; 그리고
    상기 서브 어레이들 중 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들의 개수가 다른 서브 어레이들의 비트 라인들에 연결되는 메모리 셀들의 개수와 다르게 구성되되, 상기 다른 서브 어레이들의 비트 라인들에 연결되는 메모리 셀들의 개수는 2의 제곱 승 형태를 갖지 않도록 구성되며; 두 개의 서브 어레이들에서 각각 하나의 워드 라인이 동시에 활성화될 때, 최대 동작 전류가 낮게 설정되도록 상기 두 개의 서브 어레이들의 용량이 다른 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들은 2의 제곱 승 형태로 구성되는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 적어도 하나의 서브 어레이의 비트 라인들에 연결되는 메모리 셀들은 2의 제곱 승 형태가 아닌 반도체 메모리 장치.
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