KR100666325B1 - 메모리 셀 어레이 블록 할당 방법, 메모리 셀 어레이블록의 어드레싱 방법 및 이를 이용한 반도체 메모리 장치 - Google Patents

메모리 셀 어레이 블록 할당 방법, 메모리 셀 어레이블록의 어드레싱 방법 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

메모리 셀 어레이 블록 할당방법은 제 1 단위 논리 블록으로 어드레싱되는 메모리 셀들을 분할하여 서브 어레이 블록들을 생성하고, 서브 어레이 블록을 제 2 단위 논리 블록에 할당하여 서브 어레이 블록 및 제 2 단위 논리 블록이 주변회로들을 공유하도록 한다. 반도체 메모리 장치는 서브 어레이 블록 및 제 2 단위 논리 블록을 포함하는 메모리 셀 어레이 블록 및 주변회로들을 포함하고, 메모리 셀 어레이 블록 내의 서브 어레이 블록 및 제 2 단위 논리 블록은 주변회로들을 공유한다. 따라서, 메모리 셀 어레이 블록의 크기를 자유롭게 할당할 수 있다.

Description

메모리 셀 어레이 블록 할당 방법, 메모리 셀 어레이 블록의 어드레싱 방법 및 이를 이용한 반도체 메모리 장치{METHOD OF ASSIGNING MEMORY CELL ARRAY BLOCK, METHOD OF ADDRESSING MEMORY CELL ARRAY BLOCK AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
도 1은 종래 기술에 따른 반도체 메모리 장치의 로우 블록을 나타내는 블록도이다.
도 2a 및 도 2b는 종래 기술에 따른 메모리 셀 어레이 블록 할당방법을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법을 나타낸 동작 흐름도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법을 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록의 어드레싱 방법을 나타낸 동작 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 어드레스의 비트 구성을 나타낸 개념도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
S310 : 단위 논리 블록 분할단계
S320 : 서브 어레이 블록 할당단계
본 발명은 반도체 메모리 장치에 대한 것으로 특히 반도체 메모리 장치의 메모리 셀 어레이 블록 할당 및 메모리 셀 어레이 블록의 어드레싱에 관한 것이다.
반도체 메모리 장치의 고용량 화에 따라 반도체 메모리 장치의 메모리 셀 어레이는 점점 더 커지고 있으며 따라서 메모리 셀 어레이를 적절한 크기를 가지는 메모리 셀 어레이 블록으로 분할하는 것은 매우 중요한 문제이다.
메모리 셀 어레이의 크기 증가에 따른 문제를 먼저 워드라인의 측면에서 보면, 워드라인이 길어지게 되면 RC 딜레이가 증가하고, 워드라인을 구동하는 디코더의 출력단이 고용량이어야 하므로 디코더의 면적이 증가하고, 워드라인을 구동하는데 필요한 전력 소모도 증가하게 된다.
메모리 셀 어레이의 크기 증가에 따른 문제를 비트라인의 측면에서 보면, 비트라인이 길어지게 되면 비트라인 자체의 커패시턴스가 증가하여 리드 동작시의 차 지 쉐어링(charge sharing)에 의한 전압 변화량이 감소하여 정확한 데이터의 감지가 어려워지며 RC 딜레이가 증가하여 감지속도가 저하된다. 나아가, 비트라인이 길어지게 되면 센스앰프(Sense Amplifier)의 전력 소모도 증가한다.
따라서, 워드라인 및 비트라인을 적절한 길이로 만들기 위해 메모리 셀 어레이를 적절한 크기를 가지는 메모리 셀 어레이 블록으로 나누고, 메모리 셀 어레이 블록들마다 로우 디코더, 컬럼 디코더 및 센스앰프 등의 주변회로들을 두어 메모리 셀 어레이의 크기 증가에 따른 부작용을 방지한다.
그러나, 메모리 셀 어레이를 많은 수의 메모리 셀 어레이 블록으로 나누게 되면 로우 디코더, 컬럼 디코더 및 센스 앰프 등의 주변회로들이 많이 필요하게 되어 전체적으로 칩 사이즈가 커지게 되는 문제점이 있다. 따라서, 메모리 셀 어레이 크기 증가에 따른 문제점을 해결하고, 칩 사이즈를 적절하게 유지하기 위해서 메모리 셀 어레이 블록의 사이즈를 적절하게 설정할 필요가 있다.
종래 기술에 따른 메모리 셀 어레이 블록 할당방법은 2의 거듭제곱에 해당하는 메모리 셀들을 포함하는 사이즈의 블록으로 할당될 수밖에 없었다. 즉, 28개의 워드라인을 포함하는 로우블록의 사이즈를 늘리고 싶으면 29개의 워드라인을 포함하는 로우블록으로 늘릴 수밖에 없었다. 이는, 한 블록이 지정된 후, 하나의 워드라인을 지정하기 위해 필요한 어드레스 비트의 수에 제한이 있으므로 어드레스 비트에 해당하는 만큼의 워드라인들을 하나의 블록에 할당하여야 하기 때문이다. 반대로, 29개의 워드라인을 포함하는 로우블록의 사이즈를 줄이고 싶으면 28개의 워드라 인을 포함하는 로우블록으로 줄일 수밖에 없었다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 로우 블록을 나타내는 블록도이다.
도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치의 로우 블록들(110, 120, 130, 140)이 각각 2k개의 워드라인을 포함하고 있음을 알 수 있다.
도 2a 및 도 2b는 종래 기술에 따른 메모리 셀 어레이 블록 할당방법을 나타내는 블록도이다.
도 2a는 종래 기술에 따른 메모리 셀 어레이 블록 병합방법을 나타내는 블록도이다.
도 2a를 참조하면, 도 1에 도시된 4개의 로우 블록들(110, 120, 130, 140) 중 두 개의 로우 블록들(110, 120)을 병합하여 로우 블록(211)을 만들고, 두 개의 로우 블록들(130, 140)을 병합하여 로우 블록(212)을 만든다. 이 때, 도 2a에 도시된 로우 블록들(211, 212)은 도 1에 도시된 로우 블록들(110, 120, 130, 140)의 2배 사이즈이다.
도 2b는 종래 기술에 따른 메모리 셀 어레이 블록 분할방법을 나타내는 블록도이다.
도 2b를 참조하면, 도 1에 도시된 4개의 로우 블록들(110, 120, 130, 140)을 각각 2k-1개의 워드라인을 포함하는 여덟 개의 로우 블록들(221, 222, 223, 224, 225, 226, 227, 228)로 분할한 것을 알 수 있다. 이 때, 도 2b에 도시된 로우 블록 들(221, 222, 223, 224, 225, 226, 227, 228) 도 1에 도시된 로우 블록들(110, 120, 130, 140)에 비하여 절반의 사이즈이다.
도 1, 도 2a 및 도 2b를 통하여 살펴본 바와 같이 종래 기술에 따른 메모리 셀 어레이 블록 할당방법은 블록의 사이즈를 늘이거나 줄이고 싶으면 최소한 2배 단위로 블록 사이즈를 늘이거나 줄일 수밖에 없었다. 일반적으로 메모리 셀 어레이 블록은 많은 수의 메모리 셀들을 포함하기 때문에, 이와 같이 2배 단위로 블록의 사이즈를 조절하는 것은 원하는 칩 크기나 신호의 전송 특성을 달성하기에 불충분한 경우가 많다. 즉, 블록의 사이즈를 반으로 줄이게 되면 신호의 전송 특성 등은 좋아지나 칩 사이즈가 크게 증가하게 되고, 블록의 사이즈를 2배로 하게 되면 칩 사이즈는 줄어드나 신호의 전송 특성이 급격하게 나빠지게 된다.
따라서, 종래 기술에 따른 메모리 셀 어레이 블록 할당방법보다 좀 더 세밀하게 블록 크기를 할당할 수 있는 메모리 셀 어레이 블록 할당방법의 필요성이 절실하게 대두된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 메모리 셀 어레이 블록의 크기를 자유롭게 할당할 수 있는 메모리 셀 어레이 블록 할당방법을 제공하는 것이다.
본 발명의 다른 목적은 크기가 자유롭게 할당된 메모리 셀 어레이 블록의 어드레싱 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 크기가 자유롭게 할당된 메모리 셀 어레이 블록을 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 크기를 자유롭게 할당할 수 있는 메모리 셀 어레이 블록을 제공하는 것이다.
상기 목적을 달성하기 위한 메모리 셀 어레이 블록 할당방법은 제 1 단위 논리 블록으로 어드레싱 되는 메모리 셀들을 분할하여 서브 어레이 블록들을 생성하는 단계 및 서브 어레이 블록을 제 2 단위 논리 블록에 할당하여 상기 서브 어레이 블록 및 상기 제 2 단위 논리 블록의 메모리 셀들이 주변회로들을 공유하도록 하는 단계를 포함한다.
이 때, 제 1 및 제 2 단위 논리 블록은 하나의 블록으로 어드레싱 되는 논리적 블록이다. 제 1 및 제 2 단위 논리 블록은 같은 사이즈로 일정한 비트의 어드레스에 의하여 어드레싱될 수 있도록 2의 거듭제곱에 해당하는 사이즈를 가진다.
제 1 단위 논리 블록은 하나의 블록으로 어드레싱되지만 물리적으로는 여러개로 분할되어 제 2 단위 논리 블록에 할당된다.
메모리 셀들의 분할은 워드 라인의 분할 및 컬럼 라인의 분할을 포함한다.
본 발명의 다른 목적을 달성하기 위한 메모리 셀 어레이 블록의 어드레싱 방법은 2K개(K는 자연수)의 워드라인들로 구성된 제 1 단위 논리 블록의 일부 및 2K개 (K는 자연수)의 워드라인들로 구성된 제 2 단위 논리 블록 전체를 포함하여 주변회로들을 공유하는 메모리 셀 어레이 블록에 대하여, 블록 선택 어드레스를 이용하여 제 1 단위 논리 블록의 일부 및 제 2 단위 논리 블록 중 어느 쪽에 포함되는 워드라인에 대한 어드레싱인지를 판단하는 단계, 제 2 단위 논리 블록에 포함되는 워드라인에 대한 어드레싱인 경우 블록 선택 어드레스를 이용하여 메모리 셀 어레이 블록을 선택하는 단계 및 제 1 단위 논리 블록의 일부에 포함되는 워드라인에 대한 어드레싱인 경우 블록 선택 어드레스 다음의 하위 어드레스를 이용하여 메모리 셀 어레이 블록을 선택하는 단계를 포함한다.
이 때, 제 1 및 제 2 단위 논리 블록 및 메모리 셀 어레이 블록은 비트라인 단위로 볼 수도 있다. 즉, 제 1 단위 블록 및 제 2 단위 블록은 각각 2K개(K는 자연수)의 비트라인들을 포함하는 컬럼 블록일 수 있다. 또한, 메모리 셀 어레이 블록의 어드레싱 방법은 워드라인에 대한 어드레싱이 아닌 비트라인에 대한 어드레싱의 관점에서 볼 수도 있다.
블록 선택 어드레스는 예를 들어, 어드레스 신호의 상위비트일 수 있다. 블록 선택 어드레스 다음의 하위 어드레스는 어드레스 신호의 하위비트일 수 있다.
본 발명의 또 다른 목적을 달성하기 위한 반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이 블록들 및 상기 메모리 셀 어레이 블록들 각각에 대응되는 주변회로들을 포함한다. 메모리 셀 어레이 블록들은 2k개(K는 자연수)의 메모리 셀들을 포함하는 제 1 단위 논리 블록의 일부로 어드레싱되는 메모리 셀들 및 2k개의 메모리 셀들을 포함하는 제 2 단위 논리 블록으로 어드레싱되는 메모리 셀들을 포함하는 결합 메모리 셀 어레이 블록을 포함한다.
이 때, 반도체 메모리 장치의 메모리 셀 어레이 블록들은 결합 메모리 셀 어레이 블록을 1개 이상 포함할 수도 있다.
제 1 및 제 2 단위 논리 블록은 각각 2L개의 워드라인 및 2M개(L 및 M은 L+M=K인 자연수)의 비트라인을 포함할 수도 있다.
본 발명의 또 다른 목적을 달성하기 위한 메모리 셀 어레이 블록은 2k개(K는 자연수)의 메모리 셀들을 포함하는 제 1 단위 논리 블록의 일부로 어드레싱되는 제 1 메모리 셀들 및 2k개의 메모리 셀들을 포함하는 제 2 단위 논리 블록으로 어드레싱되는 제 2 메모리 셀들을 포함하며, 제 1 및 제 2 메모리 셀들이 주변회로들을 공유한다.
이상에서, 주변회로들은 로우 어드레스를 디코딩하는 로우 디코더를 포함할 수 있다. 또한, 주변회로들은 컬럼 어드레스를 디코딩하는 컬럼 디코더, 메모리 셀로부터 리드된 신호를 증폭하는 센스 앰프 및 비트 라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프리차지 회로 등을 포함할 수 있다.
이상에서, 단위 논리 블록은 하나의 논리적 단위로써, 하나의 블록으로 어드레싱되는 메모리 셀들의 집합을 나타낸다. 메모리 셀 어레이 블록은 물리적으로 주변회로들을 공유하는 메모리 셀들의 집합을 나타낸다.
따라서, 메모리 셀 어레이 블록의 크기를 자유롭게 설정할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법을 나타낸 동작 흐름도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법은 제 1 단위 논리 블록으로 어드레싱 되는 메모리 셀들을 분할하여 서브 어레이 블록들을 생성한다(S310).
이 때, 단위 논리 블록은 하나의 논리적 단위로써, 하나의 블록으로 어드레싱되는 메모리 셀들의 집합을 나타낸다. 제 1 단위 논리 블록은 두 개 이상의 서브 어레이 블록들로 분할될 수 있다.
메모리 셀 어레이 블록 할당 방법은 서브 어레이 블록을 제 2 단위 논리 블록에 할당하여 서브 어레이 블록 및 제 2 단위 논리 블록의 메모리 셀들이 주변회로들을 공유하도록 한다(S320).
즉, 제 1 단위 논리 블록의 일부인 서브 어레이 블록 및 제 2 단위 논리 블록을 결합하여 물리적인 하나의 메모리 셀 어레이 블록으로 만들고, 주변 회로들을 공유하도록 하는 것이다. 이 때, 주변회로들은 로우 어드레스를 디코딩하는 로우 디코더, 컬럼 어드레스를 디코딩하는 컬럼 디코더, 메모리 셀로부터 리드된 신호를 증폭하는 센스 앰프 및 비트 라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프 리차지 회로 등을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법을 설명하기 위한 블록도이다.
도 4는 로우 메모리 셀 어레이 블록의 관점에서 메모리 셀 어레이 블록 할당방법을 설명하기 위한 것이다.
도 4를 참조하면, 메모리 셀 어레이는 논리적으로 4개의 단위 논리 블록들(411, 412, 413, 414)을 포함하고, 물리적으로 3개의 메모리 셀 어레이 블록들(421, 422, 423)을 포함한다.
도 4에 도시된 바와 같이, 2k개의 워드라인을 포함하는 4개의 블록들(411, 412, 413, 414)은 2k+2k-2개의 워드라인을 포함하는 두 개의 블록들(421, 422)과 2k+2k-1개의 워드라인을 포함하는 한 개의 블록(423)으로 병합되는 것으로 볼 수 있다. 이는 2k개의 워드라인을 포함하는 단위 논리 블록(414)이 각각 2k-1, 2k-1 및 2k-2개의 워드라인을 포함하는 서브 어레이 블록들(431, 432, 433)로 분할되어 각각 다른 3개의 단위 논리 블록들(411, 412, 413)에 할당된 결과이다.
메모리 셀 어레이 블록(421)은 단위 논리 블록(411) 및 서브 어레이 블록(431)을 포함한다.
메모리 셀 어레이 블록(422)은 단위 논리 블록(412) 및 서브 어레이 블록(432)을 포함한다.
메모리 셀 어레이 블록(423)은 단위 논리 블록(413) 및 서브 어레이 블록(433)을 포함한다.
물리적으로, 단위 논리 블록(414)는 별개의 메모리 셀 어레이 블록으로 존재하지 아니하고 다른 단위 논리 블록들(411, 412, 413)에 할당되어 3개의 메모리 셀 어레이 블록들(421, 422, 423)만이 존재한다. 메모리 셀 어레이 블록들(421, 422, 423) 각각의 메모리 셀들은 로우 어드레스를 디코딩하는 로우 디코더, 컬럼 어드레스를 디코딩하는 컬럼 디코더, 비트 라인을 프라차지하는 비트 라인 이퀼라이즈/프리차지 회로 및 메모리 셀들로부터 리드된 신호를 증폭하는 센스 앰프 등을 공유할 수 있다.
논리적으로, 즉 메모리 셀의 어드레싱에 있어서 분할된 단위 논리 블록(414)은 별개의 블록인 것처럼 어드레싱된다. 따라서, 메모리 셀의 어드레싱에 있어서는 메모리 셀 어레이가 3개의 블록으로 구성된 것이 아니라 4개의 블록으로 구성된 것처럼 동작한다.
도 4에 도시된 메모리 셀 어레이 블록 할당방법은 본 발명의 기술사상을 설명하기 위한 예시적인 것이다. 도 4에 도시된 단위 논리 블록(414)은 3개가 아닌 다른 수의 서브 어레이 블록으로 분할되어 분할된 수만큼의 다른 단위 논리 블록들로 할당될 수 있다. 또한, 메모리 셀 어레이의 복수개의 단위 논리 블록을 분할하여 다른 논리 블록들로 할당할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 블록 할당방법을 설명하기 위한 블록도이다.
도 5는 로우 블록의 관점에서 본 발명의 일 실시예에 따른 블록 할당방법을 설명하기 위한 것이다.
도 5를 참조하면, 메모리 셀 어레이는 N(N은 자연수)개의 논리 블록 조합들(510-1, ‥‥, 510-N)을 포함한다. 각각의 논리 블록 조합들(510-1, ‥‥, 510-N)은 복수개의 단위 논리 블록들을 포함할 수 있다.
논리 블록 조합(510-1)은 L+1(L은 자연수)개의 단위 논리 블록들(511-1, ‥‥, 511-L, 511-L+1)을 포함한다.
단위 논리 블록(511-L+1)은 논리적으로는 하나의 블록처럼 어드레싱되지만 물리적으로는 L개의 서브 어레이 블록들로 분할되어 단위 논리 블록들(511-1, ‥‥, 511-L)로 할당된다. 이 때, 단위 논리 블록(511-L+1)은 모두 같은 사이즈의 서브 어레이 블록들로 분할될 수도 있고, 서브 어레이 블록들 중 일부만이 같은 사이즈일 수도 있으며, 서브 어레이 블록들 모두가 다른 사이즈를 가질 수도 있다. 물리적으로는 분할된 여러개의 서브 블록으로 존재하지만 논리적으로는 하나의 단위 논리 블록(511-L+1)으로 어드레싱되기 때문에 원하는 사이즈의 서브 어레이 블록들을 자유롭게 할당할 수 있다.
논리 블록 조합(510-N)은 M+1(M은 자연수)개의 단위 논리 블록들(521-1, ‥‥, 521-M, 521-M+1)을 포함한다. 이 때, M은 L과 다른 자연수일 수 있다. 즉, 논리 블록 조합(510-N)은 논리 블록 조합(510-1)과는 다른 사이즈일 수 있다.
단위 논리 블록(521-M+1)은 논리적으로는 하나의 블록처럼 어드레싱되지만 물리적으로는 M개의 서브 어레이 블록들로 분할되어 단위 논리 블록들(521-1, ‥ ‥, 521-M)로 할당된다. 이 때, 단위 논리 블록(521-M+1)은 모두 같은 사이즈의 서브 어레이 블록들로 분할될 수도 있고, 서브 어레이 블록들 중 일부만이 같은 사이즈일 수도 있으며, 서브 어레이 블록들 모두가 다른 사이즈를 가질 수도 있다. 물리적으로는 분할된 여러 개의 서브 블록으로 존재하지만 논리적으로는 하나의 단위 논리 블록(521-M+1)으로 어드레싱되기 때문에 원하는 사이즈의 서브 어레이 블록들을 자유롭게 할당할 수 있다.
도 5를 통하여 설명된 바와 같이, 반도체 메모리 장치의 메모리 셀 어레이는 복수개의 논리 블록 조합들로 구분되어 각각의 논리 블록 조합들 내에서 한 개씩의 단위 논리 블록이 분할되어 다른 단위 논리 블록들로 할당될 수 있다. 이 때, 논리 블록 조합들은 모두 같은 사이즈일 필요는 없으며, 분할되는 단위 논리 블록들은 모두 같은 개수로 분할될 필요가 없다.
도 6은 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법을 설명하기 위한 블록도이다.
도 6은 컬럼 메모리 셀 어레이 블록의 관점에서 메모리 셀 어레이 블록 할당방법을 설명하기 위한 것이다.
도 6을 참조하면, 메모리 셀 어레이는 논리적으로 4개의 단위 논리 블록들(611, 612, 613, 614)을 포함하고, 물리적으로 3개의 메모리 셀 어레이 블록들(621, 622, 623)을 포함한다.
도 6에 도시된 바와 같이, 2k개의 컬럼라인을 포함하는 4개의 블록들(611, 612, 613, 614)은 2k+2k-2개의 컬럼라인을 포함하는 두 개의 블록들(621, 622)과 2k+2k-1개의 컬럼라인을 포함하는 한 개의 블록(623)으로 병합되는 것으로 볼 수 있다. 이는 2k개의 컬럼라인을 포함하는 단위 논리 블록(614)이 각각 2k-1, 2k-1 및 2k-2개의 컬럼라인을 포함하는 서브 어레이 블록들(631, 632, 633)로 분할되어 각각 다른 3개의 단위 논리 블록들(611, 612, 613)에 할당된 결과이다.
메모리 셀 어레이 블록(621)은 단위 논리 블록(611) 및 서브 어레이 블록(631)을 포함한다.
메모리 셀 어레이 블록(622)은 단위 논리 블록(612) 및 서브 어레이 블록(632)을 포함한다.
메모리 셀 어레이 블록(623)은 단위 논리 블록(613) 및 서브 어레이 블록(633)을 포함한다.
물리적으로, 단위 논리 블록(614)은 별개의 메모리 셀 어레이 블록으로 존재하지 아니하고 다른 단위 논리 블록들(611, 612, 613)에 할당되어 3개의 메모리 셀 어레이 블록들(621, 622, 623)만이 존재한다. 메모리 셀 어레이 블록들(621, 622, 623) 각각의 메모리 셀들은 로우 어드레스를 디코딩하는 로우 디코더, 컬럼 어드레스를 디코딩하는 컬럼 디코더, 비트 라인을 프라차지하는 비트 라인 이퀼라이즈/프리차지 회로 및 메모리 셀들로부터 리드된 신호를 증폭하는 센스 앰프 등을 공유할 수 있다.
논리적으로, 즉 메모리 셀의 어드레싱에 있어서 분할된 단위 논리 블록(614) 은 별개의 블록인 것처럼 어드레싱된다. 따라서, 메모리 셀의 어드레싱에 있어서는 메모리 셀 어레이가 3개의 블록으로 구성된 것이 아니라 4개의 블록으로 구성된 것처럼 동작한다.
도 6에 도시된 메모리 셀 어레이 블록 할당방법은 본 발명의 기술사상을 설명하기 위한 예시적인 것이다. 도 6에 도시된 단위 논리 블록(614)은 3개가 아닌 다른 수의 서브 어레이 블록으로 분할되어 분할된 수만큼의 다른 단위 논리 블록들로 할당될 수 있다. 또한, 메모리 셀 어레이의 복수개의 단위 논리 블록을 분할하여 다른 논리 블록들로 할당할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 블록 할당방법을 설명하기 위한 블록도이다.
도 7은 컬럼 블록의 관점에서 본 발명의 일 실시예에 따른 블록 할당방법을 설명하기 위한 것이다.
도 7을 참조하면, 메모리 셀 어레이는 N(N은 자연수)개의 논리 블록 조합들(710-1, ‥‥, 710-N)을 포함한다. 각각의 논리 블록 조합들(710-1, ‥‥, 710-N)은 복수개의 단위 논리 블록들을 포함할 수 있다.
논리 블록 조합(710-1)은 L+1(L은 자연수)개의 단위 논리 블록들(711-1, ‥‥, 711-L, 711-L+1)을 포함한다.
단위 논리 블록(711-L+1)은 논리적으로는 하나의 블록처럼 어드레싱되지만 물리적으로는 L개의 서브 어레이 블록들로 분할되어 단위 논리 블록들(711-1, ‥‥, 711-L)로 할당된다. 이 때, 단위 논리 블록(711-L+1)은 모두 같은 사이즈의 서 브 어레이 블록들로 분할될 수도 있고, 서브 어레이 블록들 중 일부만이 같은 사이즈일 수도 있으며, 서브 어레이 블록들 모두가 다른 사이즈를 가질 수도 있다. 물리적으로는 분할된 여러개의 서브 블록으로 존재하지만 논리적으로는 하나의 단위 논리 블록(711-L+1)으로 어드레싱되기 때문에 원하는 사이즈의 서브 어레이 블록들을 자유롭게 할당할 수 있다.
논리 블록 조합(710-N)은 M+1(M은 자연수)개의 단위 논리 블록들(721-1, ‥‥, 721-M, 721-M+1)을 포함한다. 이 때, M은 L과 다른 자연수일 수 있다. 즉, 논리 블록 조합(710-N)은 논리 블록 조합(710-1)과는 다른 사이즈일 수 있다.
단위 논리 블록(721-M+1)은 논리적으로는 하나의 블록처럼 어드레싱되지만 물리적으로는 M개의 서브 어레이 블록들로 분할되어 단위 논리 블록들(721-1, ‥‥, 721-M)로 할당된다. 이 때, 단위 논리 블록(721-M+1)은 모두 같은 사이즈의 서브 어레이 블록들로 분할될 수도 있고, 서브 어레이 블록들 중 일부만이 같은 사이즈일 수도 있으며, 서브 어레이 블록들 모두가 다른 사이즈를 가질 수도 있다. 물리적으로는 분할된 여러개의 서브 블록으로 존재하지만 논리적으로는 하나의 단위 논리 블록(721-M+1)으로 어드레싱되기 때문에 원하는 사이즈의 서브 어레이 블록들을 자유롭게 할당할 수 있다.
도 7을 통하여 설명된 바와 같이, 반도체 메모리 장치의 메모리 셀 어레이는 복수개의 논리 블록 조합들로 구분되어 각각의 논리 블록 조합들 내에서 한 개씩의 단위 논리 블록이 분할되어 다른 단위 논리 블록들로 할당될 수 있다. 이 때, 논리 블록 조합들은 모두 같은 사이즈일 필요는 없으며, 분할되는 단위 논리 블록들은 모두 같은 개수로 분할될 필요가 없다.
도 4 내지 도 7을 통하여 컬럼 블록 또는 워드 블록을 중심으로 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법을 설명하였다. 즉, 도 4 내지 도 7을 통하여 워드라인 또는 비트라인을 분할하는 메모리 셀 어레이 블록의 블록 할당방법을 설명하였으나, 메모리 셀 어레이 블록은 워드라인 및 비트라인을 분할하여 할당될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록의 어드레싱 방법을 나타낸 동작 흐름도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록의 어드레싱 방법은 먼저, 2K개(K는 자연수)의 워드라인들로 구성된 제 1 단위 논리 블록의 일부 및 2K개(K는 자연수)의 워드라인들로 구성된 제 2 단위 논리 블록 전체를 포함하여 주변회로들을 공유하는 메모리 셀 어레이 블록에 대하여, 블록 선택 어드레스를 이용하여 제 1 단위 논리 블록의 일부 및 제 2 단위 논리 블록 중 어느 쪽에 포함되는 워드라인에 대한 어드레싱인지를 판단한다(S810).
즉, S810단계에서는 블록 선택 어드레스를 이용하여 억세스하고자 하는 워드라인이 분할된 단위 논리 블록에 속하는 워드라인인지 여부를 판단한다.
이 때, 블록 선택 어드레스는 단위 논리 블록들 중 하나를 선택할 수 있는 비트가 할당된다. 예를 들어, 도 4에 도시된 예와 같이 반도체 메모리 장치가 로우 메모리 셀 어레이 블록의 관점에서 4개의 단위 논리 블록을 포함하는 경우에 블록 선택 어드레스는 2비트이다. 이 경우에 도 4에 도시된 단위 논리 블록(414)에 대한 블록 선택 어드레스가 '11'이라고 하면, S810단계에서는 블록 선택 어드레스가 '11'인지 여부를 판단하는 것이다.
이후에, S810단계의 판단결과 제 1 단위 논리 블록의 일부에 포함되는 워드라인에 대한 어드레싱인 경우 블록 선택 어드레스 다음의 하위 어드레스를 이용하여 메모리 셀 어레이 블록을 선택한다(S820).
이 경우는 상술한 도 4의 예의 경우에서 S810단계가 블록 선택 어드레스를 '11'로 판단한 경우이다.
이 때, 선택된 단위 논리 블록은 분할되어 다른 단위 논리 블록에 할당되었으므로 블록 선택 어드레스 다음의 하위 어드레스를 이용하여 어느 단위 논리 블록에 할당되었는지를 파악하여 메모리 셀 어레이 블록을 선택한다. 어느 단위 논리 블록에 할당되었는지를 파악하는데 필요한 비트는 분할된 단위 논리 블록이 몇 블록으로 분할되었는지에 따라 결정된다.
S810단계의 판단결과 제 2 단위 논리 블록에 포함되는 워드라인에 대한 어드레싱인 경우 블록 선택 어드레스를 이용하여 메모리 셀 어레이 블록을 선택한다(S830).
이 경우는 상술한 도 4의 예의 경우에서 S810단계가 블록 선택 어드레스를 '00', '01' 또는 '10'으로 판단한 경우이므로 각각에 상응하는 단위 논리 블록을 포함하는 메모리 어레이 셀 블록을 선택한다.
도 9는 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 어드레스의 비트 구성을 나타낸 개념도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 어드레스는 블록 선택 어드레스(910) 및 블록 선택 어드레스 다음의 하위 어드레스(920)를 포함한다.
도 9에 도시된 메모리 셀 어레이 블록 어드레스는 도 4에 도시된 예와 같이 4개의 단위 논리 블록을 포함하는 경우에 대한 것이므로 블록 선택 어드레스(910)가 2비트이다. 또한, 도 4에 도시된 예에서 각각의 단위 논리 블록은 2k개의 워드라인을 포함하므로 블록 선택 어드레스 다음의 하위 어드레스(920)는 K비트이다.
어드레스 선택되는 메모리 셀 어레이 블록 (도 4)
블록 선택 어드레스 (2 bit) 하위 어드레스 (K bit)
00 ‥‥ 421
01 ‥‥ 422
10 ‥‥ 423
11 00‥‥ 421(431)
01‥‥ 422(432)
1‥‥ 423(433)
표 1은 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 어드레싱 방법을 설명하기 위한 표이다.
표 1은 도 4에 도시된 예의 경우에 대한 메모리 셀 어레이 블록 어드레싱을 나타낸다. 즉, 표 1은 도 4에 도시된 바와 같이 4개의 단위 논리 블록들(411, 412, 413, 414)을 포함하고, 단위 논리 블록(414)이 3개의 서브 어레이 블록들(431, 432, 433)로 분할되어 각각 단위 논리 블록들(411, 412, 413)에 할당되는 경우에 대한 메모리 셀 어레이 블록 어드레싱을 나타낸다. 따라서, 이 경우에 메모리 셀 어레이 블록들(421, 422, 423)은 3개이다.
표 1을 참조하면, 블록 선택 어드레스 두 비트가 분할되는 단위 논리 블록(414)을 선택하지 아니하는 경우에는 블록 선택 어드레스 두 비트에 의하여 메모리 셀 어레이 블록이 선택된다. 즉, 블록 선택 어드레스 두 비트가 '00'인 경우는 도 4에 도시된 메모리 셀 어레이 블록(421)이 선택된다. 블록 선택 어드레스 두 비트가 '01'인 경우는 도 4에 도시된 메모리 셀 어레이 블록(422)이 선택된다. 블록 선택 어드레스 두 비트가 '10'인 경우는 도 4에 도시된 메모리 셀 어레이 블록(423)이 선택된다.
블록 선택 어드레스 두 비트가 분할되는 단위 논리 블록(414)을 선택하는 경우에는 블록 선택 어드레스 다음의 하위 어드레스를 이용하여 메모리 셀 어레이 블록이 선택된다. 표 1에 표시된 예에서는 최대 두 비트의 하위 어드레스를 이용하여 메모리 셀 어레이 블록이 선택된다.
블록 선택 어드레스 두 비트가 '11'로 단위 논리 블록(414)을 선택하는 경우에 K비트의 하위 어드레스의 최상위 비트가 '1'이면 메모리 셀 어레이 블록(423)이 선택된다. 이는, 하위 어드레스의 최상위 비트가 '1'인 경우는 도 4에 도시된 서브 어레이 블록(433)의 워드라인에 대한 억세스이기 때문이다.
블록 선택 어드레스 두 비트가 '11'로 단위 논리 블록(414)을 선택하는 경우에 K비트의 하위 어드레스의 최상위 두 비트가 '00'이면 메모리 셀 어레이 블록 (421)이 선택된다. 이는, 하위 어드레스의 최상위 두 비트가 '00'인 경우는 도 4에 도시된 서브 어레이 블록(431)의 워드라인에 대한 억세스이기 때문이다.
블록 선택 어드레스 두 비트가 '11'로 단위 논리 블록(414)을 선택하는 경우에 K비트의 하위 어드레스의 최상위 두 비트가 '01'이면 메모리 셀 어레이 블록(422)이 선택된다. 이는, 하위 어드레스의 최상위 두 비트가 '01'인 경우는 도 4에 도시된 서브 어레이 블록(432)의 워드라인에 대한 억세스이기 때문이다.
도 8, 도 9 및 표 1 등을 참조하여 본 발명의 일 실시예에 따른 메모리 셀 어레이 블록 할당방법을 설명하였다. 이상에서, 로우 블록에 대한 어드레싱을 예로 들어 설명하였으나 본 발명의 기술사상은 컬럼 블록에 대한 어드레싱에도 실질적으로 동일하게 적용될 수 있다. 또한, 이상에서 설명한 내용은 하나의 예에 불과한 것으로 블록 선택 어드레스는 두 비트 이상의 비트일 수도 있고, 단위 논리 블록들은 블록 선택 어드레스에 상응하는 개수일 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 블록들(10), 로우 디코더(20), 컬럼 디코더(30) 및 주변회로들(40)을 포함한다. 도 10에서 로우 디코더(20) 및 컬럼 디코더(30)를 주변회로들(40)과 구분하여 도시하였으나, 로우 디코더(20) 및 컬럼 디코더(30)는 주변회로들(40)에 포함되는 개념으로 볼 수 있다.
메모리 셀 어레이 블록들(10)은 단위 논리 블록을 포함할 수 있다. 또한 메모리 셀 어레이 블록들(10)은 단위 논리 블록에 서브 어레이 블록이 결합된 결합 메모리 셀 어레이 블록을 포함할 수도 있다. 이 때, 결합 메모리 셀 어레이 블록은 도 4내지 도 7을 통하여 설명한 메모리 셀 어레이 블록에 해당한다. 본 발명의 기술사상에 따라 메모리 셀 어레이 블록을 할당하고 어드레싱함으로써 메모리 셀 어레이 블록의 크기를 자유롭게 설정할 수 있다.
로우 디코더(20)는 로우 어드레스를 디코딩한다.
컬럼 디코더(30)는 컬럼 어드레스를 디코딩한다.
도 10에 도시된 예에서는 로우 디코더 및 컬럼 디코더를 하나씩 도시하였으나 로우 디코더 및 컬럼 디코더는 여러개로 분할되어 존재할 수도 있다.
주변회로들(40)은 하나의 메모리 셀 어레이 블록이 공유할 수 있는 모든 종류의 주변 회로를 포함한다.
예를 들어, 주변회로들(40)은 비트 라인 신호를 증폭하는 비트 라인 센스앰프, I/O라인의 신호를 증폭하는 I/O 센스앰프, 비트라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프리차지 회로 등을 포함할 수 있다. 나아가, 주변회로들(40)은 로우 디코더 및 컬럼 디코더를 포함하는 개념으로 볼 수도 있음은 상술한 바와 같다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명의 메모리 셀 어레이 블록 할당방법, 어드레싱 방법 및 이를 이용한 반도체 메모리 장치는 논리적 구조와 물리적 구조를 다르게 함으로써 메모리 셀 어레이 블록의 크기를 자유롭게 할당할 수 있다. 즉, 논리적으로는 2의 거듭제곱 단위의 단위 논리 블록 단위로 동작하여 어드레싱의 편의를 도모하고, 물리적으로는 하나의 논리 블록을 여러 개로 분할하여 다른 논리 블록에 할당함으로써, 자유롭게 메모리 셀 어레이 블록의 크기를 결정할 수 있다. 따라서, 반도체 메모리 장치 등이 원하는 전송특성 및 칩 사이즈를 가지도록 만들 수 있어 전송특성 및 칩 사이즈 면에서 가장 적합한 메모리 셀 어레이 블록을 할당할 수 있다.

Claims (20)

  1. 제 1 단위 논리 블록으로 어드레싱 되는 메모리 셀들을 분할하여 복수의 서브 어레이 블록들을 생성하는 단계; 및
    상기 서브 어레이 블록들을 복수의 제 2 단위 논리 블록에 각각 하나씩 할당하고, 상기 서브 어레이 블록 및 상기 제 2 단위 논리 블록의 메모리 셀들이 주변회로들을 공유하도록 하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록 할당방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 주변회로들은 로우 어드레스를 디코딩하는 로우 디코더를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록 할당방법.
  5. 제 1 항에 있어서,
    상기 주변회로들은
    컬럼 어드레스를 디코딩하는 컬럼 디코더;
    메모리 셀로부터 리드된 신호를 증폭하는 센스 앰프; 및
    비트 라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프리차지 회로를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록 할당방법.
  6. 2K개(K는 자연수)의 워드라인들에 연결된 메모리 셀들로 구성된 제 1 단위 논리 블록의 일부 및 2K개(K는 자연수)의 워드라인들에 연결된 메모리 셀들로 구성된 제 2 단위 논리 블록 전체를 포함하며, 상기 메모리 셀들이 주변회로를 공유하는 메모리 셀 어레이 블록에 대하여,
    블록 선택 어드레스 비트와 그 하위 어드레스 비트를 이용하여 상기 제 1 단위 논리 블록의 일부 및 상기 제 2 단위 논리 블록 중 어느 쪽의 워드라인에 대한 어드레싱인지를 판단하는 단계;
    상기 제 2 단위 논리 블록에 포함되는 워드라인에 대한 어드레싱인 경우 상기 제 2 단위 논리 블록의 워드라인에 연결된 메모리 셀에 접근하는 단계; 및
    상기 제 1 단위 논리 블록의 일부에 포함되는 워드라인에 대한 어드레싱인 경우 상기 제 1 단위 논리 블록의 워드라인에 연결된 메모리 셀에 접근하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록의 어드레싱 방법.
  7. 제 6 항에 있어서,
    상기 주변회로들은
    컬럼 어드레스를 디코딩하는 컬럼 디코더;
    메모리 셀로부터 리드된 신호를 증폭하는 센스 앰프; 및
    비트 라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프리차지 회로를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록의 어드레싱 방법.
  8. 제 7 항에 있어서,
    상기 주변회로들은 로우 어드레스를 디코딩하는 로우 디코더를 더 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록의 어드레싱 방법.
  9. 2K개(K는 자연수)의 비트라인들에 연결된 메모리 셀들로 구성된 제 1 단위 논리 블록의 일부 및 2K개(K는 자연수)의 비트라인들에 연결된 메모리 셀들로 구성된 제 2 단위 논리 블록 전체를 포함하며, 상기 메모리 셀들이 주변회로들을 공유하는 메모리 셀 어레이 블록에 대하여,
    블록 선택 어드레스 비트 및 그 하위 어드레스 비트를 이용하여 상기 제 1 단위 논리 블록의 일부 및 상기 제 2 단위 논리 블록 중 어느 쪽에 포함되는 비트라인에 대한 어드레싱인지를 판단하는 단계;
    상기 제 2 단위 논리 블록에 포함되는 비트라인에 대한 어드레싱인 경우 상기 제 2 단위 논리 블록의 비트라인에 연결된 메모리 셀에 접근하는 단계; 및
    상기 제 1 단위 논리 블록의 일부에 포함되는 비트라인에 대한 어드레싱인 경우 상기 제 1 단위 논리 블록의 비트라인에 연결된 메모리 셀에 접근하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록의 어드레싱 방법.
  10. 제 9 항에 있어서,
    상기 주변회로들은 로우 어드레스를 디코딩하는 로우 디코더를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록의 어드레싱 방법.
  11. 제 10 항에 있어서,
    상기 주변회로들은
    컬럼 어드레스를 디코딩하는 컬럼 디코더;
    메모리 셀로부터 리드된 신호를 증폭하는 센스 앰프; 및
    비트 라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프리차지 회로를 더 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록의 어드레싱 방법.
  12. 각각 메모리 셀들을 포함하는 메모리 셀 어레이 블록들; 및
    각각 상기 메모리 셀 어레이 블록들 각각에 대응되는 주변회로들을 포함하고,
    상기 메모리 셀 어레이 블록들은 각각
    2K개(K는 자연수)의 메모리 셀들을 포함하는 제 1 단위 논리 블록의 일부로서 어드레싱되는 제 1 메모리 셀들; 및
    2K개의 메모리 셀들을 포함하는 제 2 단위 논리 블록으로서 어드레싱되는 제 2 메모리 셀들을 포함하며, 상기 제 1 및 제 2 메모리 셀들은 동일한 주변회로에 연결되는 것을 특징으로 하는 결합 메모리 셀 어레이 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 13 항에 있어서,
    상기 주변회로들은 로우 어드레스를 디코딩하는 로우 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 주변회로들은
    컬럼 어드레스를 디코딩하는 컬럼 디코더;
    메모리 셀로부터 리드된 신호를 증폭하는 센스 앰프; 및
    비트 라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프리차지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 2K개(K는 자연수)의 메모리 셀들을 포함하는 제 1 단위 논리 블록의 일부로서 어드레싱되는 제 1 메모리 셀들; 및
    2K개의 메모리 셀들을 포함하는 제 2 단위 논리 블록으로서 어드레싱되는 제 2 메모리 셀들을 포함하며, 상기 제 1 및 제 2 메모리 셀들은 동일한 주변회로에 연결되는 것을 특징으로 하는 메모리 셀 어레이 블록.
  19. 제 18 항에 있어서,
    상기 주변회로들은 로우 어드레스를 디코딩하는 로우 디코더를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록.
  20. 제 18 항에 있어서,
    상기 주변회로들은
    컬럼 어드레스를 디코딩하는 컬럼 디코더;
    메모리 셀로부터 리드된 신호를 증폭하는 센스 앰프; 및
    비트 라인을 프리차지 하기 위한 비트 라인 이퀼라이즈/프리차지 회로를 포함하는 것을 특징으로 하는 메모리 셀 어레이 블록.
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