JP3761389B2 - 半導体記憶装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、DRAMなどの半導体記憶装置に関し、特に、データ保持用のキャパシタとビット線との容量比が所定の関係を満足するように、メモリセルアレイが複数のブロックに分割された半導体記憶装置に関する。
【0002】
【従来の技術】
従来、代表的な半導体記憶装置として、DRAM(Dynamic Random Access Memory)が知られている。DRAMの場合、データの最小単位である1ビットを記憶するためのメモリセルとして、データ保持用キャパシタとデータ転送用トランジスタとを備え、記憶するデータの論理値に応じた電荷量をキャパシタに蓄えることによりデータを記憶する。メモリセルは、行および列のマトリックス状に配列され、各行にはワード線が配線され、各列にはビット線が配線されている。ワード線とビット線との所定の交差部にはメモリセルが配置され、各メモリセルを構成するデータ保持用キャパシタは、データ転送用トランジスタを介してビット線に接続され、このトランジスタのゲートはワード線に接続される。
【0003】
メモリセルからデータを読み出す場合、ワード線を選択して一行分のメモリセルのデータ転送用トランジスタを導通させ、データ保持用キャパシタに保持されたデータをビット線に転送する。このとき、メモリセルのデータ保持用キャパシタとビット線の寄生容量との間で電荷の再分配が行われて、ビット線上にデータ信号が現れる。このデータ信号の振幅電圧は、データ保持用キャパシタのセル容量Csとビット線の寄生容量Cdとの容量比(Cd/Cs)に依存し、この容量比が小さいほど、データ信号の振幅電圧が大きくなり、読み出し時の動作マージンが向上する。逆に、容量比が大きくなると、データ信号の振幅電圧が小さくさり、読み出しが困難となる。このため、容量比が過大にならないように、ビット線に寄生する容量を抑える必要がある。
【0004】
そこで、従来、メモリセルアレイを複数のブロックに分割することにより、1本のビット線に接続されるメモリセル数を抑えてビット線容量を低減させ、読み出しに必要とされるデータ信号の振幅電圧を得ている。一般には、ブロックの分割数を増やすと、メモリセルの占有率が低下し、チップサイズが増加する傾向を示すため、必要な容量比を確保した上で、ブロックの分割数が過剰とならないようにしている。例えば256MビットのDRAMの場合、メモリセルアレイを16のブロックに分割し、1本のビット線に接続されるメモリセルを512個とすることにより、容量比(Cd/Cs)として、7〜8程度の値を確保している。
【0005】
以下、従来技術にかかる半導体記憶装置の具体的な構成について、メモリセルアレイのブロック分割に着目して説明する。
まず、後述する図1を援用して、256MビットのシンクロナスDRAM(以下、SDRAMと称す)の全体構成を説明する。同図に示すSDRAM100は、それぞれが64Mビットの記憶容量を有する4個のバンク100A〜100Dから構成され、各バンクは、4個のサブアレイSARYから構成される。この例では、各バンクはデータDQ0〜DQ15からなる16ビットデータを記憶するように構成され、この16ビットのデータは、データDQ0〜DQ3、データDQ4〜DQ7、データDQ8〜DQ11、データDQ12〜DQ15の4ビットずつに区分けされて各サブアレイSARYにそれぞれ記憶される。各サブアレイには、行アドレスおよび列アドレスが共通に供給され、データDQ0〜DQ15の各ビットの書き込み/読み出しが並列的に行われる。
【0006】
図19に、従来技術にかかるサブアレイの構成例とビットマップを示す。
このサブアレイは、同図に右ハッチングで示す領域を単位として、行アドレスに関して16個のブロックXBLK0〜XBLK15に均等に分割されている。これら16個のブロックは、同図に左ハッチングで示す領域を単位として、列アドレスに関してさらに4個の小ブロックに均等に分割され、従って1個のサブアレイには、合計64個の小ブロックが存在している。同図に示す例では、16個のブロックXBLK0〜XBLK15は、行アドレスX9〜X12により選択され、これらブロックXBLK0〜XBLK15のそれぞれは、512行分のメモリセルを含む。また、各ブロック内の4個の小ブロックは、列アドレスY7,Y8により選択される。結局、1個のサブアレイに着目すれば、行アドレスX9〜X12および列アドレスY7,Y8により、64個の小ブロックのうちの1個が選択される。
【0007】
また、ブロックXBLK0〜XBLK15のそれぞれには、紙面上下方向にビット線が配線され、ブロックごとにセンスアンプが配置される。ビット線は、ブロック間で分離され、1本のビット線には512個のメモリセルが接続されている。各ブロックには、128本のメインワード線(図示なし)が配線され、各メインワード線には4本のサブワード線(図示なし)が配置され、合計512本のワード線が配置される。
【0008】
同図に示すビットマップから理解されるように、ブロックXBLK0〜XBLK3、ブロックXBLK4〜XBLK7、ブロックXBLK8〜XBLK11、ブロックXBLK12〜XBLK15の何れかのブロック群が、行アドレス信号X11,X12により選択され、これらの各ブロック群において、行アドレス信号X9,X10により何れか1個のブロックが選択される。そして、行アドレス信号X2〜X8(図示なし)により、ブロック内の128本のメインワード線のうちの1本が選択され、行アドレス信号X0,X1により、各メインワード線に付随する4本のサブワード線のうちの1本が選択される。この例では、行アドレスの値の増加に従って、ブロックXBLK0からブロックXBLK15に向けて各ブロックが順次選択されるものとなっている。
【0009】
ここで、従来のビットマップでは、行アドレス信号X9〜X12により選択されるブロックと、同じく行アドレス信号X9〜X12により選択されるワード線とは1対1に対応しており、行アドレスの切り替わりと、ブロックの切り替わりは一致している。図19では、例えば、行アドレス信号X10〜X12が共に「0」の場合、行アドレス信号X9の「0」から「1」への切り替わりと、ブロックXBLK0からブロックXBLK1への切り替わりは一致している。
【0010】
図20に、サブアレイのブロックを選択するためのブロック選択回路800の構成を示す。
同図において、ブロックプリデコーダ810は、行アドレス信号X9,X10をデコードして4分の1を選択するための信号XP10〜XP13を生成するものであり、ブロックプリデコーダ820は、行アドレス信号X11,X12をデコードして4分の1を選択する信号XP20〜XP23を生成するものである。これらブロックプリデコーダ810,820に与えられる行アドレス信号X9〜X12は、後述する図10に示すアドレス発生回路で生成される。ブロックデコーダ830は、論理積ゲート8301〜8316からなり、上述のブロックプリデコーダ810,820から出力された信号XP10〜XP13,XP20〜XP23の組み合わせを各論理積ゲートで選択的に受けて、16個のブロックBLK0〜BLK15のうちの1個を選択する信号を生成するものである。
【0011】
図21に、ブロックプリデコーダ810の構成を示す。
同図に示すように、ブロックプリデコーダ810は、行アドレス信号X9を反転させるためのインバータ8101,8103と、行アドレス信号X10を反転させるためのインバータ8102,8104と、行アドレス信号X9および行アドレス信号X10の正相信号または逆相信号を選択的に入力する否定的論理積ゲート8105〜8108と、これら否定的論理積ゲートの出力信号を反転させるためのインバータ8109〜8112から構成される。ブロックプリデコーダ820もブロックプリデコーダ810と同様に構成される。同図において、ブロックプリデコーダ820に関連する要素をカッコ内に記す。
【0012】
このブロックプリデコーダ810によれば、行アドレス信号X9および行アドレス信号X10の各論理値の組み合わせに応じて信号XP10〜XP13の何れかひとつが論理値「1」とされ、他は論理値「0」に固定される。これにより、信号XP10〜XP13がそれぞれ与えられる4個の対象のうちの1個が選択され、4分の1の選択が行われる。同様に、ブロックプリデコーダ820によれば、行アドレス信号X11および行アドレス信号X12の各論理値の組み合わせに応じて信号XP20〜XP23の何れかひとつが論理値「1」とされ、他は論理値「0」に固定される。
【0013】
以下、この従来技術にかかるブロック選択動作を簡単に説明する。
まず、後述する図10に示すアドレス発生回路500において、外部アドレス信号A0〜Aj(jは自然数)は、入力初段バッファ502−1〜502−jを介して装置内部に取り込まれ、外部クロック信号CLKに同期してラッチ回路503−1〜503−jにラッチされる。これらラッチ回路503−1〜503−jにラッチされた外部アドレス信号は、行アドレスストローブ信号RASBに基づき、行アドレスラッチ回路504−1〜504−jに行アドレス信号X0〜Xjとしてラッチし直されて出力される。
【0014】
これら行アドレス信号X0〜Xjのうち、行アドレス信号X13,X14は上述のバンクの選択に使用され、行アドレス信号X0〜X12は、図示しない行デコーダに与えられてメインワード線およびサブワード線の選択に使用される。また、行アドレス信号X9〜X12は、メモリセルアレイの上述のブロックの選択に使用される。すなわち、行アドレス信号X9〜X12は、図20に示すブロック選択回路800に入力され、ブロックXBLK0〜XBLK15の何れかひとつが選択される。
【0015】
一方、上述のアドレス発生回路500において、行アドレス信号X0〜Xjがラッチされてから所定のディレイ時間(tRCD)の経過後、新たに設定し直された外部アドレス信号A0〜Ajが、列アドレス信号Y0〜Yjとしてラッチされ、メモリセルアレイの列の選択が行われる。このとき、予め選択された活性化ブロックのセンスアンプが選択される。
以上により選択されたメモリセルに対し、データの読み出しや書き込みが行われる。
【0016】
【発明が解決しようとする課題】
ところで、上述の従来技術によれば、図19に示すビットマップから理解されるように、行アドレス信号X9〜X12に基づき選択されるブロックと、同じく行アドレス信号X9〜X12で選択される行とが一致し、ブロックの分割数は、2のべき数で表現される数となる。上述の従来例では、メモリセルアレイは2の4乗個(16個)のブロックに分割される。
【0017】
本来、メモリセルアレイを複数のブロックに分割する目的は、1本のビット線に接続されるメモリセルの個数を抑えて、上述の容量比を確保するためであるが、今後さらにメモリの大容量化が進むと、ブロック数がますます増加し、チップサイズの増大を招く。一方、ブロック数を同じとすると、容量比(Cd/Cs)が大きくなり、誤動作の原因となる。そこで、必要な容量比を確保した上でメモリセルアレイのブロック数を適切に設定する必要が生じ、このブロック数を2のべき数以外の数に設定するための設計手法が求められる。
【0018】
しかしながら、上述の従来技術にかかる半導体記憶回路によれば、メモリセルアレイの分割数(すなわちブロック数)を2のべき数で表現される数以外に設定すると、ブロックを選択するための回路系の構成が著しく複雑になり、チップサイズが大きくなったり、ブロックの選択やワード線の選択に時間を要するという問題がある。
【0019】
この発明は、上記事情に鑑みてなされたものであって、回路構成の複雑化を招くことなく、メモリセルアレイの分割数を2のべき数で表現される数以外の数に設定することを可能とする半導体記憶装置を提供することを目的とする。
【0021】
【課題を解決するための手段】
この発明にかかる半導体記憶装置は、行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
上位側の行アドレス信号群により前記複数のブロックを2のべき乗個のブロック群に分割する第1のブロック選択回路系と、
中位の行アドレス信号と下位側の行アドレス信号群との排他的論理和を演算してビットマップ対称性を有するブロック選択用アドレス信号群を生成する行アドレスラッチ回路と、
前記中位の行アドレス信号と前記ブロック選択用アドレス信号群により前記ブロック群の1つを奇数個のブロックに分割する第2のブロック選択回路系とを備え、
前記第1のブロック選択回路系と前記第2のブロック選択回路系とで前記複数のブロックの内の1つを選択することを特徴とする。
【0024】
この発明にかかる半導体記憶装置は、行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
上位側の行アドレス信号群により前記複数のブロックを2のべき乗個のブロック群に分割する第1のブロック選択回路系と、
中位の行アドレス信号とビットマップ対称性を有する下位側の行アドレス信号群により前記ブロック群の1つを3個のブロックに分割する第2のブロック選択回路系を備え、
前記第2のブロック選択回路系は、前記中位の行アドレス信号に基づき、前記3個のブロックのうち、外側のブロックを相補的に選択する論理回路部と、
前記ビットマップ対称性を有する下位側の行アドレス信号群に基づき、前記3個のブロックのうち、内側のブロックを選択するとともに前記外側のブロックを非選択状態とする論理回路部とから構成されることを特徴とする。
【0025】
【発明の実施の形態】
以下、図面を参照して、この発明の形態の形態を説明する。
<実施の形態1>
図1に、この実施の形態1にかかる半導体記憶装置100の全体構成を示す。
この半導体記憶装置100は、256MビットのSDRAMであり、64Mビットの記憶容量を有する4つのバンク100A〜100Dから構成される。この例では、各バンクは、データDQ0〜DQ15からなる16ビットデータを、4つのサブアレイSARYに分けて記憶するように構成され、各サブアレイには、データDQ0〜DQ3、データDQ4〜DQ7、データDQ8〜DQ11、データDQ12〜DQ15の4ビットがそれぞれ記憶される。また、各サブアレイには、行アドレスおよび列アドレスが共通に供給され、データDQ0〜DQ15の16ビットの書き込み/読み出しが並列的に行われる。
【0026】
図2に、この実施の形態1にかかるサブアレイSARYの構成例とビットマップを示す。同図は、従来、2のべき数で表現される16(2の4乗)個のブロックに分割されていたサブアレイSARYを、2のべき数以外の12個のブロックBLK0〜BLK11に分割する場合を示す。ここで、ブロックの分割数は、従来方法によれば2のべき数により表される数に設定されるが、この実施の形態1によれば、メモリセルからのデータの読み出し時に必要とされるデータ保持用のキャパシタとビット線との容量比が確保される限度において、ブロックの分割数が必要最小限となるように、2のべき数にとらわれることなくブロックの分割数が設定される。この例では、ブロックの分割数は、「12」であり、「16(2の4乗)」と「8(2の3乗)」との間に設定される。これを一般化すれば、ブロックの分割数は、2のN乗(Nは自然数)と2の(N−1)乗との間の数に設定される。2のN乗(Nは自然数)と2の(N−1)乗との間の何れの数に設定するかは、例えば、上述の容量比やメモリセルの占有率などを考慮して適切に決定される。
【0027】
同図(a)に示すように、サブアレイSARYは、上述のように行アドレスに関して12個のブロックBLK0〜BLK11に分割され、且つ、列アドレスに関して4つのブロックに分割されている。ブロックBLK0〜BLK11のそれぞれには、紙面上下方向にビット線が配線され、ブロックごとにセンスアンプが配置されている。ビット線は、ブロック間で分離されている。ブロックBLK0〜BLK11は、行アドレス信号X6〜X12により選択され、ブロックを単位としてメモリセルアレイが部分的に活性化される。これら12個のブロックにわたって、サブアレイSARYの各行には、行アドレス信号X0〜X12により規定される連続したアドレス空間が割り付けられている。
【0028】
同図(a)から理解されるように、この実施の形態1では、行アドレス信号X0〜X12により規定されるアドレス空間を持つサブアレイSARYを、12個のブロックに分割しているため、行アドレス信号X9〜X12により選択可能な領域とブロックとが一致せず、したがって行アドレス信号X9〜X12のみでは、ブロックBLK0〜BLK11を択一的に特定することはできない。そこで、行アドレス信号X9〜X12に加えて、行アドレス信号X6〜X8を使用する。即ち、この実施の形態1では、12個のブロックBLK0〜BLK11を選択するための行アドレス信号として、行アドレス信号X6〜X12を割り付ける。
【0029】
同図(b)に、ブロックBLK0〜BLK11を選択するためのアドレス信号X6〜X12のうち、下位側の行アドレス信号X6〜X10のビットマップの一部を示す。この例では、ブロックBLK0〜BLK2を選択する場合のビットマップを示している。上位側の行アドレス信号X11,X12のビットマップについては、同図(a)を参照されたい。同図(b)に示すように、上位側の行アドレス信号X9,X10(所定の行アドレス信号)により、従来4個のブロック(例えば前述の図19に示すブロックXBLK0〜XBLK3に相当)に分割されるべきメモリセルアレイ内の一群の行は、奇数である3個のブロックBLK0〜BLK2に分割される。
【0030】
そして、この3個のブロックを繰り返し単位として、下位側の行アドレス信号X6〜X9(所定の行アドレス信号群)のビットマップが、行アドレス信号X10の論理値の切り替わりを境として対称性を有している。すなわち、繰り返し単位をなす奇数個のブロックのうち、中央に位置するブロックの中央からビットマップが折り返すように設定されている。換言すれば、サブアレイ(メモリセルアレイ)SARYは、2のN乗(Nは自然数)以外の自然数個のブロックに分割され、所定のアドレス信号群のビットマップが対称性を有している。この例では、ブロックBLK0〜BLK2の3個(奇数個)のブロックが一つのビットマップの繰り返し単位をなし、ブロックBLK1の中央から行アドレス信号X6〜X9のビットマップが折り返すように対称性を有している。
なお、この実施の形態において、「ブロックの中央」とは、このブロックに属する行の集合を2分するように、何れかの行アドレス信号の論理値が切り替わる境界を意味する。
【0031】
また、この例では、ブロックBLK0は、アドレス(X6,X7,X8,X9,X10)が、アドレス(0,0,0,0,0)からアドレス(0,1,0,1,0)までの領域として規定され、このブロックBLK0は11個の領域に区分される。ブロックBLK1は、アドレス(X6,X7,X8,X9,X10)が、(1,1,0,1,0)〜(1,1,1,1,0)の領域と、(1,1,1,1,1)〜(1,1,0,1,1)の領域として規定され、このブロックBLK1は、10個の領域に区分される。ブロックBLK2は、アドレス(X6,X7,X8,X9,X10)が、(0,1,0,1,1)〜(0,0,0,0,1)の領域として規定され、このブロックBLK2は、11個の領域に区分される。これら各領域は64行から構成され、この64行のうちの1行が行アドレスX0〜X5により選択される。上述の3個のブロックBLK0〜BLK2を繰り返し単位として、サブアレイSARYは12個のブロックBLK0〜BLK11に分割されている。
【0032】
ここで、上述のように、各領域は64行から構成され、ブロックBLK0,BLK2は11個の領域に区分されているので、ブロックBLK0,BLK2のそれぞれは、704行(=64行×11領域)から構成され、ブロックBLK1は、640行(=64行×10領域)から構成される。図2に示す各ブロックの行数を一般化すると、繰り返し単位をなす3個のブロックのうち、両側のブロック「BLK0+3n」(nは自然数)およびブロック「BLK2+3n」の行数はは「704」であり、中央のブロック「BLK1+3n」の行数は「640」である。
【0033】
この例では、繰り返し単位をなす3個のブロックうち、両側のブロックと中央のブロックとの間に、64行のアンバランスが生じ、1本のビット線に接続されるメモリセルの個数に64個のアンバランスが生じる。したがって、セル容量Csとビット線の寄生容量Cdとの容量比にもアンバランスが生じる。しかしながら、容量比にアンバランスが生じても、ビット線上に現れるデータ信号の振幅電圧として必要な電位差が得られればよく、この限度において、1本のビット線に接続されるメモリセルの個数のアンバランスは許容される。
なお、ブロックを選択するための行アドレス信号としてさらに下位側の信号を加えれば、各ブロックの行数のアンバランスを改善することができる。例えば、行アドレス信号X5を加えれば、行数のアンバランスを64行から16行に改善できる。
【0034】
図3に、メモリセルアレイおよびその周辺の具体的な構成例を示す。
同図に示す構成は、図2(a)に示す例えばブロックBLK0のうち、列アドレス信号Y7,Y8で選択される4分の1の領域(同図に示すサブアレイ内のひとつの小ブロック)に相当する。
図3に示すように、メモリセルアレイMA上には、列に沿って複数のビット線対BLが配線され、行に沿って複数のサブワード線SWLが配線されている。ビット線とサブワード線との所定の交差部には、メモリセルMCが配置されている。また、サブワード線と平行して複数のメインワード線MWLが配線され、ビット線と平行して複数の列選択線YSWが配線されている。メインワード線MWLは、行アドレス信号X2〜X12に基づき行デコーダXDECにより選択的に駆動され、列選択線YSWは、列アドレス信号Y0〜Y6に基づき列デコーダYDECにより選択的に駆動される。
【0035】
メインワード線ごとに、サブワード線の一端側にサブワード線を駆動するための4個のサブワードドライバSWD0〜SWD3が配置されている。これらサブワードドライバSWD0〜SWD3は、行アドレス信号X0,X1を入力する行アドレスドライバRAD1,RAD2からの信号を受けて、4本のサブワード線のうちの1本を択一的に駆動する。また、ビット線の一端側には、ビット線上のデータ信号を増幅するための4個のセンスアンプSA0〜SA3が列選択線ごとに配置されている。これらセンスアンプSA0〜SA3は、例えばデータDQ0〜DQ3の4ビットのデータ信号を増幅するもので、同一の列選択線YSWに設けられた4個のセンスアンプSA0〜SA3が同時に活性化される。
このように、各ブロックにセンスアンプが設けられており、ブロックを単位としてセンスアンプが活性化されてデータの書き込みおよび読み出しが行われるようになっている。即ち、ブロックの選択はセンスアンプの選択を意味している。
【0036】
図4に、ブロックBLK0〜BLK11を選択するためのブロック選択回路200の構成を示す。同図に示すように、ブロック選択回路200は、行アドレス信号X6〜X12をデコードしてブロックBLK0〜BLK11を択一的に選択するためのデコーダ回路201〜212から構成される。これらのデコーダ回路のうち、デコーダ回路201,204,207,210は互いに共通の構成を有し、デコーダ回路202,205,208,211は互いに共通の構成を有し、デコーダ回路203,206,209,212は互いに共通の構成を有する。以下、デコーダ回路201,204,207,210のそれぞれをデコーダ回路DEC0と称し、デコーダ回路202,205,208,211のそれぞれをデコーダ回路DEC1と称し、デコーダ回路203,206,209,212のそれぞれをデコーダ回路DEC2と称する。
【0037】
図5に、デコーダ回路DEC0〜DEC2の構成を示す。
なお、以下の説明において、信号が正論理であるか負論理であるかを、「T」および「N」を付して区別する。例えば「行アドレス信号X6T」は、行アドレス信号X6の正論理を表し、「行アドレス信号X6N」は、行アドレス信号X6の負論理を表す。また、例えば、「X11N/T」なる記載は、行アドレス信号X11Nまたは行アドレス信号X11Tの何れかを表す。
【0038】
図5(a)に示すように、デコーダ回路DEC0は、論理和ゲート301、論理積ゲート302、論理和ゲート303、論理積ゲート304から構成される。論理和ゲート301には、行アドレス信号X6Nおよび行アドレス信号X7Nが入力される。論理積ゲート302には、上述の論理和ゲート301の出力信号と行アドレス信号X8Nが入力される。論理和ゲート303には、上述の論理積ゲート302の出力信号と行アドレス信号X9Nが入力される。論理積ゲート304には、上述の論理和ゲート303の出力信号と行アドレス信号X10N,X11N/T,X12N/Tが入力される。このデコーダ回路DEC0によれば、図2に示すビットマップの行アドレス信号をデコードしてブロックBLK0を選択することが可能となる。
【0039】
図5(b)に示すように、デコーダ回路DEC1は、論理積ゲート311、論理和ゲート312、論理積ゲート313から構成される。論理積ゲート311には、行アドレス信号X6Tおよび行アドレス信号X7Tが入力される。論理和ゲート312には、上述の論理積ゲート311の出力信号と行アドレス信号X8Tが入力される。論理積ゲート313には、上述の論理和ゲート312の出力信号と行アドレス信号X9T,X11N/T,X12N/Tが入力される。このデコーダ回路DEC1によれば、図2に示すビットマップの行アドレス信号をデコードしてブロックBLK1を選択することが可能となる。
【0040】
図5(c)に示すように、デコーダ回路DEC2は、論理和ゲート321、論理積ゲート322、論理和ゲート323、論理積ゲート324から構成される。論理和ゲート321には、行アドレス信号X6Nおよび行アドレス信号X7Nが入力される。論理積ゲート322には、上述の論理和ゲート321の出力信号と行アドレス信号X8Nが入力される。論理和ゲート323には、上述の論理積ゲート322の出力信号と行アドレス信号X9Nが入力される。論理積ゲート324には、上述の論理和ゲート323の出力信号と行アドレス信号X10T,X11N/T,X12N/Tが入力される。このデコーダ回路DEC2によれば、図2に示すビットマップの行アドレス信号をデコードしてブロックBLK2を選択することが可能となる。
なお、上述のデコーダ回路DEC0〜DEC2において、論理積ゲート304,313,324に入力される行アドレス信号X11N/T,X12N/Tは、正論理または負論理の何れかの信号が選択的に入力され、これら3個のデコーダ回路の一つが、入力される行アドレス信号の論理の組み合わせに応じた信号を出力する。
【0041】
ここで、参考までに、図6に、従来のビットマップ(後述する図9(b)参照)を採用した場合における上述のデコーダ回路DEC0〜DEC2に対応するデコーダ回路の構成例を示す。
図6(a)に示すデコーダ回路は、上述の図5(a)に示すデコーダ回路DEC0に対応するもので、論理和ゲート901と論理積ゲート902と論理和ゲート903と論理積ゲート904とから構成され、上述のデコーダ回路DEC0と同一に構成される。この理由は、ブロックBLK0について、この実施の形態1にかかる図2(b)に示すビットマップと、図9(b)に示す従来のビットマップとが同一だからである。
【0042】
図6(b)に示すデコーダ回路は、上述の図5(b)に示すデコーダ回路DEC1に対応するもので、論理積ゲート911,913,914,916,918と、論理和ゲート912,915,917とから構成される。すなわち、論理積ゲート911には、行アドレス信号X6Nおよび行アドレス信号X7Nが入力される。論理和ゲート912には、上述の論理積ゲート911の出力信号と行アドレス信号X8Nが入力される。論理積ゲート913には、上述の論理和ゲート912の出力信号と行アドレス信号X9N,X10Tが入力される。
【0043】
また、論理積ゲート914には、行アドレス信号X6Tおよび行アドレス信号X7Tが入力される。論理和ゲート915には、上述の論理積ゲート914の出力信号と行アドレス信号X8Tが入力される。論理積ゲート916には、上述の論理和ゲート915の出力信号と行アドレス信号X9T,X10Nが入力される。論理和ゲート917には、上述の論理積ゲート913および論理積ゲート916の出力信号が入力される。論理積ゲート918には、上述の論理和ゲート917の出力信号と行アドレス信号X11N/T,X12N/Tが入力される。
このデコーダ回路によれば、図9(b)に示すビットマップの行アドレス信号をデコードしてブロックBLK1を選択することが可能となる。
【0044】
図6(c)に示すデコーダ回路は、上述の図5(c)に示すデコーダ回路DEC2に相当するもので、論理和ゲート921、論理積ゲート922、論理和ゲート923、論理積ゲート924から構成され、上述のデコーダ回路DEC2において、入力信号である行アドレス信号X6〜X9の論理を反転させた場合に相当する。この理由は、ブロックBLK2について、この実施の形態1にかかる図2(b)に示すビットマップと、図9(b)に示す従来のビットマップとが逆論理の関係にあるからである。このデコーダ回路によれば、図9(b)に示すビットマップの行アドレス信号をデコードしてブロックBLK2を選択することが可能となる。
【0045】
この例に示すように、従来のビットマップを採用した場合、ブロックBLK0,BLK2を選択するための図6(a),(c)に示すデコーダ回路の規模は、この実施の形態1にかかる上述のデコーダ回路DEC0,DEC2と同等であるが、ブロックBLK1を選択するための図6(b)に示すデコーダ回路については、構成が複雑となり、上述のデコーダ回路DEC1に比較して回路規模が大きくなる。
【0046】
図7に、他のブロック選択回路の構成例を示す。
同図に示すブロック選択回路400は、ブロックプリデコーダ410、ブロックプリデコーダ420、ブロックデコーダ430から構成される。ブロックプリデコーダ410は、行アドレス信号X6〜X10をデコードして上述の繰り返し単位をなす3個(奇数個)のブロックのうちの一つを選択する信号BL0〜BL2を出力するものである。ブロック選択回路420は、行アドレス信号X11,X12をデコードして、ブロックBLK0〜BLK2とブロックBLK3〜BLK5とブロックBLK6〜BLK8とブロックBLK9〜BLK11との4組のブロック群のうちの一つを選択するための選択信号(符号なし)を出力するものである。ブロックデコーダ430は、論理積ゲート4301〜4312から構成され、ブロックプリデコーダ410,420の出力信号の組み合わせを各論理積ゲートで受けてブロックBLK0〜BLK11を択一的に選択するための信号を生成するものである。
【0047】
図8(a)に、ブロックプリデコーダ410の構成例を示す。
このブロックプリデコーダ410は、上位側の行アドレス信号X10に基づき、3個(奇数個)のブロック(例えばブロックBLK0〜BLK2)のうち、外側のブロック(例えばブロック0,BLK2)を相補的に選択する第1の論理回路部として、インバータ4105、否定的論理積ゲート4106,4107、インバータ4108,4109を有する。また、このブロックプリデコーダ410は、下位側の一群の行アドレス信号X6〜X9に基づき、上述の3個(奇数個)のブロックのうち、内側のブロック(例えばブロックBLK1)を選択すると共に前記外側のブロック(例えばブロックBLK0,BLK2)を非選択状態とする第2の論理回路部として、論理積ゲート4101、論理和ゲート4102、否定的論理積ゲート4103、インバータ4104を有する。
【0048】
ここで、一方の第2の論理回路部を構成する論理積ゲート4101には、行アドレス信号X6,X7が入力される。論理和ゲート4102には、上述の論理積ゲート4101の出力信号と行アドレス信号X8が入力される。否定的論理積ゲート4103には、上述の論理和ゲート4102の出力信号と行アドレス信号X9が入力される。インバータ4104には、否定的論理積ゲート4103の出力信号が入力される。このインバータ4104の出力信号は、ブロック選択信号BL1とされる。
【0049】
他方の第1の論理回路部を構成するインバータ4105には、行アドレス信号X10が入力される。否定的論理積ゲート4106には、インバータ4105の出力信号と上述の否定的論理積ゲート4103の出力信号が入力され、インバータ4108には否定的論理積ゲート4106の出力信号が入力される。このインバータ4108の出力信号は、ブロック選択信号BL0とされる。否定的論理積ゲート4107には、行アドレス信号X10と上述の否定的論理積ゲート4103の出力信号が入力され、インバータ4109には否定的論理積ゲート4107の出力信号が入力される。このインバータ4109の出力信号は、ブロック選択信号BL2とされる。
【0050】
図8(b)に、行アドレス信号X6〜X10のビットマップと、ブロックBLK0〜BLK2と、ブロック選択信号BL0〜BL2との対応関係を示す。同図に示すように、ブロックBLK0,BLK2に着目すると、行アドレス信号X6〜X9の論理値の組み合わせは同一であり、これらのブロックは行アドレス信号X10により区別される。また、ブロックBLK1は行アドレス信号X6〜X9により特定される。図8(a)に示すブロックプリデコーダ410は、この点に着目して構成され、論理積ゲート4101と論理和ゲート4102と否定的論理積ゲート4103とにより行アドレス信号X6〜X9をデコードして得られる信号PRE0に基づき、ブロック選択信号BL1とブロック選択信号BL0,BL2との何れを活性化すべきかを決定し、行アドレス信号X10に基づきブロック選択信号BL0とブロック選択信号BL2との何れを活性化すべきかを決定する。すなわち、信号PRE0の論理値が「0」の場合、ブロック選択信号BL1が活性化されると共に、ブロック選択信号BL0,BL2が強制的に非活性化される。また、信号PRE0の論理値が「1」の場合、ブロック選択信号BL1が強制的に非活性化されると共に、行アドレス信号X10に応じてブロック選択信号BL0またはブロック選択信号BL2の何れかが選択的に活性化される。結局、行アドレス信号X6〜X10に基づきブロック選択信号BL0〜BL2の何れか一つが活性化される。
【0051】
このブロックプリデコーダ410によれば、ブロックBLK0〜BLK2の3個(奇数個)のブロックのうち、中央に位置するブロックBLK1の中央で折り返すように、ビットマップが対称性を有する場合、ブロックBLK0〜BLK2を順次選択するように、ブロック選択信号BL0〜BL2が択一的に活性化される。したがって、上述の4分の1のブロック群を選択するブロックプリデコーダ420の出力信号と、3分の1のブロックを選択するブロックプリデコーダ410の出力信号との組み合わせを、ブロックデコーダ430によりデコードすることにより、図8(b)に示すようなビットマップが設定された場合に、12個のブロックBLK0〜BLK11のうちの一つを選択することが可能となる。
【0052】
参考までに、図9(a)に、従来のビットマップを採用した場合における上述のブロックプリデコーダ410に対応するブロックプリデコーダ910の構成を示す。
ブロックプリデコーダ910は、信号BL0〜BL2をそれぞれ生成するための回路系PDEC0〜PDEC2から構成される。ここで、回路系PDEC0は、論理積ゲート9101、論理和ゲート9102、否定的論理積ゲート9103、否定的論理積ゲート9104、インバータ9105から構成され、上述の図8(a)に示す論理積ゲート4101、論理和ゲート4102、否定的論理積ゲート4103、否定的論理積ゲート4106、インバータ4108からなる回路系に相当する。
【0053】
また、回路系PDEC2は、論理和ゲート9112、論理積ゲート9113、否定的論理和ゲート9114、インバータ9115、否定的論理積ゲート9116、インバータ9117から構成され、上述の回路系PDEC0において、負論理入力を採用した場合の構成に相当する。さらに、回路系PDEC1は、インバータ9106,9107、論理積ゲート9108,9109、否定的論理和ゲート9110、インバータ9111から構成される。この回路系PDEC1は、行アドレス信号X10に基づき、上述の回路系PDEC1をなす否定的論理積ゲート9103の出力信号PRE00の反転信号と、回路系PDEC2をなす否定的論理和ゲート9114の出力信号PRE10との何れかを選択して信号BL1として出力するように構成される。
【0054】
図9(b)に、従来のビットマップの一例と、ブロックBLK0〜BLK2と、否定的論理積ゲート9103および否定的論理和ゲート9114の各出力信号PRE00,PRE10と、ブロック選択信号BL0〜BL2との対応関係を示す。ここで、信号PRE00,PRE10は、上述の図8に示す信号PRE0に対応する。
図9に示すように、従来のビットマップを採用した場合、ブロックBLK0を選択するための回路系の規模は、この実施の形態1にかかる上述のブロックプリデコーダ410と同等であるが、ブロックBLK1,BLK2を選択するための回路系PDEC1,PDEC2については、構成が著しく複雑となり、ブロックプリデコーダ410に比較してブロックプリデコーダ910の回路規模が大きくなる。
【0055】
図10に、外部アドレス信号A0〜Aj(jは自然数)を受けて、行アドレス信号X0〜Xjおよび列アドレス信号Y0〜Yjの各内部アドレス信号を生成するためのアドレス発生回路500の構成を示す。
同図において、入力初段バッファ501は、外部クロック信号CLKを入力して内部クロック信号ICLKを生成するためのものである。入力初段バッファ502−1〜502−jは、外部アドレス信号A0〜Ajを入力するためのものである。ラッチ回路503−1〜503−jは、内部クロック信号ICLKをトリガーとして、入力初段バッファ502−1〜502−jを介して入力されたアドレス信号をラッチし、内部アドレス信号IA0〜IAjとして出力するものである。
【0056】
行アドレスラッチ回路504−1〜504−jは、後述するコマンドデコーダ507から出力されるラッチ信号XLATをトリガーとして、内部アドレス信号IA0〜IAjを行アドレス信号X0〜Xjとしてラッチして出力するものである。列アドレスラッチ回路505−1〜505−jは、同じく後述するコマンドデコーダ507から出力されるラッチ信号YLATをトリガーとして、内部アドレス信号IA0〜IAjを列アドレス信号Y0〜Yjとしてラッチして出力するものである。
【0057】
入力初段バッファ群506は、行アドレスストローブ信号RASB、列アドレスストローブ信号CASB、ライトイネーブル信号WEB、チップセレクト信号CSBなど、各種の制御信号を入力するためのものである。コマンドデコーダ507は、入力初段バッファ群506を介して各種の制御信号の論理値の組み合わせを入力してラッチ信号XLATおよびラッチ信号YLATを生成し、上述の行アドレスラッチ回路504−1〜504−jおよび列アドレスラッチ回路505−1〜505−jに出力するものである。
このアドレス発生回路500で発生された行アドレス信号X0〜Xjおよび列アドレス信号Y0〜Yjは、上述のメインワード線およびサブワード線を選択するためのプリデコーダ(図示なし)の入力信号とされるが、このうち、行アドレス信号X6〜X12は、上述の図4または図7に示すブロック選択回路に与えられ、ブロックの選択に使用される。
【0058】
以下、この実施の形態1の動作を、ブロックの選択に着目して説明する。
まず、図10に示すアドレス発生回路500において、外部アドレス信号A0〜Ajは、入力初段バッファ502−1〜502−jを介して、この半導体記憶装置の内部に取り込まれ、外部クロック信号CLKに同期してラッチ回路503−1〜503−jにラッチされる。このラッチ回路503−1〜503−jにラッチされた外部アドレス信号は、行アドレスストローブ信号RASBに基づき、行アドレスラッチ回路504−1〜504−jに行アドレス信号X0〜Xjとしてラッチし直されて出力される。
【0059】
これら行アドレス信号X0〜Xjのうち、行アドレス信号X13,X14は上述のバンク100A〜100Dの選択に使用され、行アドレス信号X0〜X12は、プリデコードされた後に図3に示す行デコーダXDECに与えられ、メインワード線およびサブワード線の選択に使用される。また、行アドレス信号X6〜X12は、図4または図7に示すブロック選択回路でデコードされて、ブロックBLK0〜BLK11の選択に使用される。
【0060】
ここで、図2において、行アドレス信号X6〜X12で表されるアドレス(X6,X7,X8,X9,X10)が(0,0,0,0,0)から順次増加すると、ブロックBLK0が選択された状態で、同図に示すビットパターンに従ってブロックBLK0に属する行が順次選択される。ここで、アドレスが(1,1,0,1,0)に達すると、ブロック選択の対象がそれまでのブロックBLK0からブロックBLK1に移行し、このブロックBLK1に属する行がビットパターンに従って順次選択される。そして、アドレスが順次増加して、(1,1,1,1,0)に達した後、(0,0,0,0,1)となると、ブロック選択の対象がブロックBLK1からブロックBLK2に移行し、ブロックBLK2の後ろ側の行が選択される。
【0061】
この後、アドレスの増加に従って、行の選択方向がブロックBLK1に向かうように逆行し、アドレスが(0,1,0,1,1)に達した後、(1,1,0,1,1)に達すると、ブロック選択の対象がブロックBLK2から再びブロックBLK1となる。そして、アドレスが(1,1,1,1,1)に達するまで、ブロックBLK1が選択される。この後、さらにアドレスが増加すると、ブロックBLK2に隣接するブロックBLK3が選択され、以下同様の動作が繰り返し行われる。
このように、ビットマップが対称性を有しているので、途中から行の選択方向が切り替わりながら、ブロックBLK0〜BLK2の選択と、各ブロックに属する行の選択とが並行して行われる。
【0062】
図11に、欠陥救済用の冗長行の配置例を示す。
この実施の形態1の場合、ブロックBLK1,BLK4,BLK7,BLK10の行数は「640」であり、他のブロックBLK0,BLK2,BLK3,BLK5,BLK6,BLK8,BLK9,BLK11の行数(704行)に対して64行だけ少ない。そこで、行数の少ないブロックに冗長行を配置する。具体的には、図11に示すように、繰り返し単位をなす3個(奇数個)のブロックBLK0〜BLK2のうち、行数の少ないブロックBLK1に、64行分の冗長行RED0を配置する。同様に行数の少ないブロックBLK4,BLK7,BLK10に冗長行RED1,RED2,RED3をそれぞれ配置する。
【0063】
これらの冗長行は、何れのブロックの行をも救済の対象とする。例えばブロックBLK1に配置された冗長行RED0は、ブロックBLK1の救済のみならず、ブロックBLK0、BLK2など、任意のブロックの救済に使用可能である。冗長行RED1〜RED3についても同様である。この例では、行数の少ない全てのブロックに冗長行を配置するものとしたが、言うまでもなく、行数の少ない複数のブロックのうち、一部のブロックに冗長行を配置するものとしてもよく、冗長行の行数も64行に限定されることなく、適応的に設定すればよい。
この実施の形態1では、64行分の冗長行をブロックBLK1,BLK4,BLK7,BLK10にそれぞれ配置したので、1ブロックあたりの行数は704行となり、各ブロックの行数が同一となる。したがって、各ブロックの1本のビット線に接続されるメモリセル数が同じとなり、容量比のアンバランスを解消することができる。
【0064】
上述した実施の形態1によれば、ブロックを選択するための行アドレス信号のビットマップが対称性を有しているので、図5において、デコーダ回路DEC1では、行アドレス信号X10の論理が不要となる。このため、論理が簡略化でき、高速化やチップサイズの低減を図ることができる。また、デコーダ回路DEC0とデコーダ回路DEC2を同様の構成とすることができる。このため、デコーダ回路のバリエーションを2種類に抑えることができ、構成を簡略化することができる。また、図8においては、ブロック選択信号BL0,BL2を生成する回路部(第1の論理回路部)の構成を簡略化することができる。さらに、メモリセルアレイの分割数を16分割から12分割とすることで、容量比(Cd/Cs)は、1.33倍となり、センスアンプの総数は、1.33分の1倍となる。このことは、セル容量Csを1.33倍と大きくすることにより、チップサイズを小さくできることを意味する。
【0065】
<実施の形態2>
以下、実施の形態2を説明する。
この実施の形態2では、上述のサブアレイSARYを10個のブロックBLK0〜BLK9に分割する。図12に、この実施の形態2にかかるサブアレイの構成とビットマップを示す。同図は、従来手法によれば2のべき数で表される16個のブロックに分割されていたサブアレイSARYを、10個のブロックに分割する場合を示す。同図に示すように、ブロックBLK0〜BLK4の5個のブロックを繰り返しの単位として、行アドレス信号X6〜X10のビットマップが対称性を有している。
【0066】
図13に、ブロックBLK0〜BLK9を選択するためのブロック選択回路の構成例を示す。同図に示すブロック選択回路600は、ブロックプリデコーダ610、インバータ620,630、ブロックデコーダ640から構成される。ブロックプリデコーダ610は、行アドレス信号X6〜X11をデコードして、5個のブロックのうちの一つを選択するための信号BL0〜BL4を生成するものである。インバータ620,630は、行アドレス信号X12の正論理信号と負論理信号を生成するものである。ブロックデコーダ640は、論理積ゲート6401〜6410から構成され、ブロックプリデコーダ610の出力信号と行アドレス信号X12の正論理信号および負論理信号を入力してブロックBLK0〜BLK9を択一的に選択するための信号を出力するものである。
【0067】
図14に、ブロックプリデコーダ610の構成例を示す。
このブロックプリデコーダ610は、インバータ6101,6102、論理積ゲート6103、論理和ゲート6104、否定的論理積ゲート6105,6106、論理和ゲート6107、否定的論理積ゲート6108,6109、インバータ6110、否定的論理積ゲート6111〜6115、インバータ6116〜6120から構成される。ここで、インバータ6101,6102、論理積ゲート6103、論理和ゲート6104、否定的論理積ゲート6105,6106、否定的論理積ゲート6111〜6113、インバータ6116〜6118から構成される回路部と、論理和ゲート6107、否定的論理積ゲート6108,6109、インバータ6110、否定的論理積ゲート6113〜6115、インバータ6118〜6120から構成される回路部は、それぞれ前述の図8に示すブロック選択回路410に対応する。
【0068】
図15に、行アドレス信号X6〜X11のビットマップと、ブロックBLK0〜BLK3等と、否定的論理積ゲート6105,6108の出力信号PRE01,PRE11と、ブロック選択回路610から出力される信号BL0〜BL4との対応関係を示す。ここで、信号PRE01,PRE11は、上述の図8に示す信号PRE0に対応する。同図に示すように、この実施の形態2では、大きくはブロックBLK2の中央でビットマップが折り返され、さらに、ブロックBLK1の途中でもビットマップが折り返されている。
この実施の形態2によれば、メモリセルアレイの分割数を16分割から10分割とすることで、容量比(Cd/Cs)は、1.6倍となり、センスアンプの総数は、1.6分の1倍となる。このことは、セル容量Csを1.6倍と大きくすることにより、チップサイズを小さくできることを意味する。
【0069】
<実施の形態3>
以下、実施の形態3を説明する。
上述の実施の形態1および2では、行を選択するためのアドレスのビットマップと、ブロックを選択するためのアドレスのビットマップが共通し、何れのビットマップも対称性を有していたが、この実施の形態3では、ブロックを選択するためのアドレスのビットマップのみが対称性を有する。
【0070】
図16に、この実施の形態3にかかるアドレス発生回路700の構成を示す。同図に示すように、このアドレス発生回路700は、例えば上述の図10に示す入力初段バッファ502−1〜502−jおよびラッチ回路503−1〜503−jと同様の回路系により得られたアドレス信号IA0〜IA10をラッチして行アドレス信号X0〜X10を出力する行アドレスラッチ回路710−0〜710−10と、アドレス信号IA0〜IA10をラッチして列アドレス信号Y0〜Y10を出力する列アドレスラッチ回路720−0〜720−10と、アドレス信号IA6〜IA9(図示なし)をラッチしてブロック選択用行アドレス信号X6P〜X9Pを出力する行アドレスラッチ回路730および図示しない3個の行アドレスラッチ回路とから構成される。すなわち、ワード線を選択するために使用される行アドレス信号とは別に、ブロック選択を行うために使用される行アドレス信号X6P〜X9Pを発生する。
【0071】
図17(a)に、行アドレスラッチ回路730の構成例を示す。この図に示すように、行アドレスラッチ回路730は、排他的論理和ゲート7301と、フリップフロップなどの行アドレスラッチ回路7302から構成される。図17(b)に、上述の行アドレス信号X2〜X8のプリデコード例を示す。上述の行アドレス信号X2〜X8は、8分の1を選択する信号群(X6とX7とX8との論理値の組み合わせで表される信号群)と、行アドレス信号X4,X5に基づき4分の1を選択する信号群(X4とX5との論理値の組み合わせで表される信号群)と、行アドレス信号X2,X3に基づき4分の1を選択する信号群(X2とX3との論理値の組み合わせで表される信号群)にプリデコードされ、図示しない行デコーダに与えられる。図17(c)に、上述のブロック選択信号X6P〜X9Pおよび行アドレス信号X10のプリデコード例を示す。このブロック選択用信号X6P〜X9Pは、例えば上述の図8に示すブロックプリデコーダ410を用いてブロック選択信号BL0〜BL2にプリデコードされる。
【0072】
なお、上述の行アドレスラッチ回路710−0〜710−10と、行アドレスラッチ回路730(ブロック選択用信号X7P〜X9Pを出力する他の行アドレスラッチ回路を含む)は、行アドレスストローブ信号に基づき生成されたラッチ信号XLATをトリガーとしてラッチ動作を行い、列アドレスラッチ回路720−0〜720−10は、列アドレスストローブ信号に基づき生成されたラッチ信号YLATをトリガーとしてラッチ動作を行う。
【0073】
図18(a)に、ブロック選択用アドレス信号X6P〜X9Pおよび行アドレス信号X10のビットマップを示し、同図(b)に、通常のワード線を選択するための行アドレス信号X6〜X10のビットマップを示す。ブロック選択用アドレス信号X6P〜X9Pは、行アドレス信号X10と共に、例えば上述の図4または図7に示すブロック選択回路によりブロックを選択するために使用され、行アドレス信号X6〜X10は、例えば図3に示す行デコーダXDECによりワード線を選択するために使用される。
【0074】
図18(a)から理解されるように、ブロック選択用行アドレス信号X6P〜X9Pのビットマップは、3個(奇数個)のブロックBLK0〜BLK2のうち、中央に位置するブロックBLK1の中央で折り返されており、行の選択順序が途中で反転する。これに対し、行アドレス信号X6〜X10のビットマップは、折り返しがなく、行の選択順序が一定である。
この実施の形態3によれば、ワード線を選択するための回路系と、ブロックを選択するための回路系を分離したので、各行を選択するための行アドレスのビットマップを一切変更することなく、メモリセルアレイを2のべき数以外の個数のブロックに任意に分割することができる。したがって、例えばブロックの分割数のみを変更するなどの回路変更が容易となる。
【0075】
以上、この発明の実施の形態を説明したが、この発明は、これらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態では、例えばブロックBLK0〜BLK11のそれぞれは、列アドレス信号Y7,Y8により、4個の小ブロックに分割されるものとしたが、これに限定されることなく、この小ブロックの分割数は任意であり、もちろん各ブロックは小ブロックに分割されないものとしてもよい。
また、上述の実施の形態では、繰り返し単位をなすブロックの個数を3個としたが、これに限定されることなく、必要に応じて任意の奇数個を設定すればよい。この場合、ビットマップの折り返しを複数設けてもよい。
また、11分割、13分割などの素数分割の場合は、繰り返しがなく、中央に位置するブロックの中央からビットマップを折り返すようにしてもよい。
さらに、上述の実施の形態では、SDRAMを例として説明したが、これに限定されることなく、他の形式の半導体メモリにも適用することができる。
【0076】
【発明の効果】
以上説明したように、この発明によれば、以下の効果を得ることができる。
即ち、行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、上位側の所定の行アドレス信号により選択される前記メモリセルアレイ内の一群の行が奇数個のブロックに分割され、該奇数個のブロックを繰り返し単位として、下位側の所定の行アドレス信号群のビットマップが対称性を有するようにしたので、回路構成の複雑化を招くことなく、メモリセルアレイの分割数を2のべき数で表現される数以外の数に設定することが可能となる。また、ブロック数を2のべき数以外に構成することで、ブロック数、容量比(Cd/Cs)、センスアンプの数を選択することができ、設計の自由度が増し、DRAMの大容量化に迅速に対応することが可能となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1にかかる半導体記憶装置の全体構成を示すブロック図である。
【図2】 この発明の実施の形態1にかかるサブアレイの構成とビットマップを示す図である。
【図3】 この発明の実施の形態1にかかるメモリセルアレイの構成を示すブロック図である。
【図4】 この発明の実施の形態1にかかるブロック選択回路の構成を示すブロック図である。
【図5】 この発明の実施の形態1にかかるブロックデコーダ回路の構成を示す回路図である。
【図6】 従来のビットマップに適用されるブロックデコーダ回路の参考例を示す回路図である。
【図7】 この発明の実施の形態1にかかるブロック選択回路の他の構成例を示すブロック図である。
【図8】 この発明の実施の形態1にかかるブロックプリデコーダの構成例を示す回路図である。
【図9】 従来のビットマップに適用されるブロックプリデコーダ回路の参考例を示す回路図である。
【図10】 この発明の実施の形態1にかかるアドレス発生回路の構成例を示す回路図である。
【図11】 この実施の形態1にかかる冗長行の配置例を説明するための図である。
【図12】 この発明の実施の形態2にかかるサブアレイの構成とビットマップを示す図である。
【図13】 この発明の実施の形態2にかかるブロック選択回路の構成を示すブロック図である。
【図14】 この発明の実施の形態2にかかるブロックプリデコーダの構成例を示す回路図である。
【図15】 この発明の実施の形態2にかかるビットマップとブロックプリデコーダの信号との対応関係を示す図である。
【図16】 この発明の実施の形態3にかかるアドレス発生回路の構成例を示すブロック図である。
【図17】 この発明の実施の形態3にかかる行アドレスラッチ回路(ブロック選択用)と各プリデコーダ回路の構成を示す図である。
【図18】 この発明の実施の形態3にかかるビットマップを示す図である。
【図19】 従来技術にかかるサブアレイの構成とビットマップを示す図である。
【図20】 従来技術にかかるブロック選択回路の構成を示すブロック図である。
【図21】 従来技術にかかるブロックプリデコーダの構成例を示す回路図である。
【符号の説明】
100:半導体記憶装置
100A〜100D:バンク
200:ブロック選択回路
201〜212:デコーダ回路
301,303,312,321,323:論理和ゲート
302,304,311,313,322,324:論理積ゲート
400:ブロック選択回路
410,420:ブロックプリデコーダ
430:ブロックデコーダ
4101:論理積ゲート
4102:論理和ゲート
4103,4106,4107:否定的論理積ゲート
4104,4105,4108,4109:インバータ
4301〜4312:論理積ゲート
500:アドレス発生回路
501,502−1〜502−j:入力初段バッファ
503−1〜503−j:ラッチ回路
504−1〜504−j:行アドレスラッチ回路
505−1〜505−j:列アドレスラッチ回路
506:入力初段バッファ群
507:コマンドデコーダ
600:ブロック選択回路
610:ブロックプリデコーダ
620,630:インバータ
640:ブロックデコーダ
6101,6102,6110,6116〜6120:インバータ
6103:論理積ゲート
6104,6107:論理和ゲート
6105,6106,6108,6109,6111〜6115:否定的論理積ゲート
6401〜6410:論理積ゲート
700:アドレス発生回路
710−0〜710−10:行アドレスラッチ回路
720−0〜720−10:列アドレスラッチ回路
730:行アドレスラッチ回路
7301:排他的論理和ゲート
7302:行アドレスラッチ回路
800:ブロック選択回路
810:ブロックプリデコーダ
820:ブロックプリデコーダ
830:ブロックデコーダ
8101〜8104,8109〜8112:インバータ
8105〜8108:否定的論理積ゲート
8301〜8316:論理積ゲート
901,903,912,915,917,921,923:論理和ゲート
902,904,911,913,914,916,918、922,924:論理積ゲート
9101,9108,9109,9113:論理積ゲート
9102,9112:論理和ゲート
9103,9104,9116:否定的論理積ゲート
9110,9114:否定的論理和ゲート
9105〜9107,9111,9115,9117:インバータ
BL:ビット線
BLK0〜BLK11:ブロック
DEC0〜DEC2:デコーダ回路
DQ0〜DQ15:データ
MA:メモリセルアレイ
MC:メモリセル
MWL:メインワード線
RAD1,RAD2:行アドレスドライバ
RED0〜RED3:冗長行
SA0〜SA3:センスアンプ
SARY:サブアレイ
SWD0〜SWD3:サブワードドライバ
SWL:サブワード線
X0〜X12:行アドレス信号
X6P〜X9P:ブロック選択用行アドレス信号
XDEC:行デコーダ
YDEC:列デコーダ
Y0〜Y8:列アドレス信号
YSW:列選択線

Claims (2)

  1. 行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
    上位側の行アドレス信号群により前記複数のブロックを2のべき乗個のブロック群に分割する第1のブロック選択回路系と、
    中位の行アドレス信号と下位側の行アドレス信号群との排他的論理和を演算してビットマップ対称性を有するブロック選択用アドレス信号群を生成する行アドレスラッチ回路と、
    前記中位の行アドレス信号と前記ブロック選択用アドレス信号群により前記ブロック群の1つを奇数個のブロックに分割する第2のブロック選択回路系とを備え、
    前記第1のブロック選択回路系と前記第2のブロック選択回路系とで前記複数のブロックの内の1つを選択することを特徴とする半導体記憶装置。
  2. 行アドレスに関して複数のブロックに分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成された半導体記憶装置において、
    上位側の行アドレス信号群により前記複数のブロックを2のべき乗個のブロック群に分割する第1のブロック選択回路系と、
    中位の行アドレス信号とビットマップ対称性を有する下位側の行アドレス信号群により前記ブロック群の1つを3個のブロックに分割する第2のブロック選択回路系を備え、
    前記第2のブロック選択回路系は、前記中位の行アドレス信号に基づき、前記3個のブロックのうち、外側のブロックを相補的に選択する論理回路部と、
    前記ビットマップ対称性を有する下位側の行アドレス信号群に基づき、前記3個のブロックのうち、内側のブロックを選択するとともに前記外側のブロックを非選択状態とする論理回路部とから構成されることを特徴とする半導体記憶装置。
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JP4757607B2 (ja) * 2005-11-08 2011-08-24 富士通セミコンダクター株式会社 半導体メモリ
JP5018074B2 (ja) 2006-12-22 2012-09-05 富士通セミコンダクター株式会社 メモリ装置,メモリコントローラ及びメモリシステム
JP2013101733A (ja) 2011-11-09 2013-05-23 Elpida Memory Inc 半導体装置
JP2015005322A (ja) * 2013-06-24 2015-01-08 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体装置

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* Cited by examiner, † Cited by third party
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