KR20020002205A - 반도체 기억장치 - Google Patents

Abstract

본 발명은 회로 구성의 복잡화를 초래하지 않고, 메모리 셀 어레이의 분할 수를 2의 승수로 나타내는 수 이외의 수로 설정하는 것을 가능하게 하는 반도체 기억장치를 제공하는 것을 목적으로 하며, 그것을 위한 수단으로서, 행 어드레스(X0 내지 X12)에 관하여 복수의 블록(BLK0 내지 BLK11)으로 분할된 메모리 셀 어레이를 가지며, 상기 복수의 블록에 걸쳐 상기 메모리 셀 어레이의 각 행에 연속된 어드레스 공간이 할당되는 동시에, 상기 블록을 단위로 하여 상기 메모리 셀 어레이가 부분적으로 활성화되도록 구성된다. 여기서, 상위측의 소정의 행 어드레스 신호(X11, X12)에 의해 선택되는 상기 메모리 셀 어레이 내의 1군의 행이 홀수개의 블록으로 분할되고, 당해 홀수개의 블록을 반복 단위로서, 하위측의 소정의 행 어드레스 신호군(X6 내지 X9)의 비트 맵이 대칭성을 갖는다.

Description

반도체 기억장치{Semiconductor memory apparatus}

본 발명은 DRAM 등의 반도체 기억장치에 관한 것으로서, 특히 데이터 보존용 커패시터와 비트선과의 용량비가 소정의 관계를 만족하도록 메모리 셀 어레이가 복수의 블록으로 분할된 반도체 기억장치에 관한 것이다.

(종래의 기술)

종래, 대표적인 반도체 기억장치로서, DRAM(Dynamic Random Access Memory)가 공지되어 있다. DRAM의 경우, 데이터의 최소 단위인 1비트를 기억하기 위한 메모리 셀로서, 데이터 보존용 커패시터와 데이터 전송용 트랜지스터를 구비하고, 기억하는 데이터의 논리치에 따른 전하량을 커패시터에 축적함에 의해 데이터를 기억한다. 메모리 셀은, 행 및 열의 매트릭스형상으로 배열되며 각 행에는 워드선이 배선되고, 각 열에는 비트선이 배선되어 있다. 워드선과 비트선과의 소정의 교차부에는 메모리 셀이 배치되고, 각 메모리 셀을 구성하는 데이터 보존용 커패시터는, 데이터 전송용 트랜지스터를 통해 비트선에 접속되며, 이 트랜지스터의 게이트는 워드선에 접속된다.

메모리 셀로부터 데이터를 판독하는 경우, 워드선을 선택하여 1행분의 메모리 셀의 데이터 전송용 트랜지스터를 도통시켜, 데이터 보존용 커패시터에 보존된 데이터를 비트선에 전송한다. 이 때, 메모리 셀의 데이터 보존용 커패시터와 비트선의 기생 용량과의 사이에서 전하의 재분배가 행하여져, 비트선상에 데이터 신호가 나타난다. 이 데이터 신호의 진폭 전압은, 데이터 보존용 커패시터의 셀 용량(Cs)과 비트선의 기생 용량(Cd)과의 용량비(Cd/Cs)에 의존하며, 이 용량비가 작을수록 데이터 신호의 진폭 전압이 커져 판독시의 동작 마진이 향상된다. 반대로, 용량비가 커지면, 데이터 신호의 진폭 전압이 작아져 판독이 곤란하게 된다. 이 때문에, 용량비가 과대하게 되지 않도록, 비트선에 기생하는 용량을 억제할 필요가 있다.

그래서, 종래, 메모리 셀 어레이를 복수의 블록으로 분할함에 의해, 1개의 비트선에 접속되는 메모리 셀 수를 억제하여 비트선 용량을 저감시키고, 판독에 필요하게 되는 데이터 신호의 진폭 전압을 얻고 있다. 일반적으로는, 블록의 분할 수를 증가시키면 메모리 셀의 점유율이 저하되고, 칩 사이즈가 증가하는 경향을 나타내기 때문에, 필요한 용량비를 확보한 다음 블록의 분할 수가 과잉되지 않도록 한다. 예를 들면 256M 비트의 DRAM의 경우, 메모리 셀 어레이를 16의 블록으로 분할하고, 1개의 비트선에 접속되는 메모리 셀을 512개로 함에 의해 용량비(Cd/Cs)로서 7 내지 8 정도의 값을 확보한다.

이하, 종래 기술에 관한 반도체 기억장치의 구체적인 구성에 대하여, 메모리 셀 어레이의 블록 분할에 착안하여 설명한다.

우선, 후술하는 도 1을 원용하여, 256M 비트의 싱크로너스 DRAM(이하, SDRAM이라 칭한다)의 전체 구성을 설명한다. 동 도면에 도시한 SDRAM(100)은 각각이 64M 비트의 기억 용량을 갖는 4개의 뱅크(100A 내지 100D)로 구성되며, 각 뱅크는 4개의 서브 어레이(SARY)로 구성된다. 이 예에서는, 각 뱅크는 데이터(DQ0 내지 DQ15)로 이루어지는 16비트 데이터를 기억하도록 구성되며, 이 16비트의 데이터는 데이터(DQ0 내지 DQ3), 데이터(DQ4 내지 DQ7), 데이터(DQ8 내지 DQ11), 데이터(DQ12 내지 DQ15)의 4비트씩으로 구분되어 각 서브 어레이(SARY)에 각각 기억된다. 각 서브 어레이에는 행 어드레스 및 열 어드레스가 공통으로 공급되며, 데이터(DQ0 내지 DQ15)의 각 비트의 기록/판독이 병렬적으로 행하여진다.

도 19에, 종래 기술에 관한 서브 어레이의 구성예와 비트 맵을 도시한다.

이 서브 어레이는 동 도면에 오른쪽 해칭으로 도시한 영역을 단위로 하며, 행 어드레스에 관하여 16개의 블록(XBLK0 내지 XBLK15)으로 균등하게 분할되어 있다. 이들 16개의 블록은 동 도면에 왼쪽 해칭으로 도시한 영역을 단위로 하여, 열 어드레스에 관해 다시 4개의 소블록으로 균등하게 분할되며, 따라서 1개의 서브 어레이에는 합계 64개의 소블록이 존재하고 있다. 동 도면에 도시한 예에서는, 16개의 블록(XBLK0 내지 XBLK15)은 행 어드레스(X9 내지 X12)에 의해 선택되며, 이들 블록(XBLK0 내지 XBLK15)의 각각은 512행분의 메모리 셀을 포함한다. 또한, 각 블록 내의 4개의 소블록은 열 어드레스(Y7, Y8)에 의해 선택된다. 결국, 1개의 서브 어레이에 주목하면, 행 어드레스(X9 내지 X12) 및 열 어드레스(Y7, Y8)에 의해 64개의 소블록 중 1개가 선택된다.

또한, 블록(XBLK0 내지 XBLK15)의 각각은 지면 상하방향으로 비트선이 배선되고, 블록마다 센스 앰프가 배치된다. 비트선은 블록 사이에 분리되며 1개의 비트선에는 512개의 메모리 셀이 접속되어 있다. 각 블록에는 128개의 메인 워드선(도시 않함)이 배선되고, 각 메인 워드선에는 4개의 서브 워드선(도시하지 않음)이 배치되어 합계 512개의 워드선이 배치된다.

동 도면에 도시한 비트 맵에서 이해되는 바와 같이, 블록(XBLK0 내지 XBLK3), 블록(XBLK4 내지 XBLK7), 블록(XBLK8 내지 XBLK11), 블록(XBLK12 내지 XBLK15)중 어느 하나의 블록군이 행 어드레스 신호(X11, X12)에 의해 선택되며, 이들의 각 블록군에 있어서, 행 어드레스 신호(X9, X10)에 의해 어느 1개의 블록이 선택된다. 그리고, 행 어드레스 신호(X2 내지 X8)(도시하지 않음)에 의해 블록 내의 128개의 메인 워드선중 1개가 선택되며, 행 어드레스 신호(X0, X1)에 의해 각 메인 워드선에 부수되는 4개의 서브 워드선중 1개가 선택된다. 이 예에서는, 행 어드레스 값의 증가에 따라, 블록(XBLK0)으로부터 블록(XBLK15)을 향하여 각 블록이 차례로 선택되는 것으로 되어 있다.

여기서, 종래의 비트 맵에서는, 행 어드레스 신호(X9 내지 X12)에 의해 선택되는 블록과, 같은 행 어드레스 신호(X9 내지 X12)에 의해 선택되는 워드선은 1대1로 대응하고 있으며, 행 어드레스의 전환과 블록의 전환은 일치하고 있다. 도 19에서는 예를 들면, 행 어드레스 신호(X10 내지 X12)가 모두 「0」인 경우, 행 어드레스 신호(X9)의 「0」에서 「1」에의 전환과, 블록(XBLK0)으로부터 블록(XBLK1)에의 전환은 일치한다.

도 20에, 서브 어레이의 블록을 선택하기 위한 블록 선택회로(800)의 구성을 도시한다.

동 도면에 있어서, 블록 프리디코더(810)는 행 어드레스 신호(X9, X10)를 디코드하여 4분의 1을 선택하기 위한 신호(XP10 내지 XP13)를 생성하는 것이며, 블록 프리디코더(820)는 행 어드레스 신호(X11, X12)를 디코드하여 4분의 1을 선택하는 신호(XP20 내지 XP23)를 생성하는 것이다. 이들 블록 프리디코더(810, 820)에 주어지는 행 어드레스 신호(X9 내지 X12)는 후술하는 도 10에 도시한 어드레스 발생회로에서 생성된다. 블록 디코더(830)는 논리곱 게이트(8301 내지 8316)로 이루어지며, 상술한 블록 프리디코더(810, 820)로부터 출력된 신호(XP10 내지 XP13, XP20 내지 XP23)의 조합을 각 논리곱 게이트에서 선택적으로 받아, 16개의 블록(BLK0 내지 BLK15)중 1개를 선택하는 신호를 생성하는 것이다.

도 21에, 블록 프리디코더(810)의 구성을 도시한다.

동 도면에 도시한 바와 같이, 블록 프리디코더(810)는 행 어드레스 신호(X10)를 반전시키기 위한 인버터(8101, 8103)와, 행 어드레스 신호(X10)를 반전시키기 위한 인버터(8102, 8104)와, 행 어드레스 신호(X9) 및 행 어드레스 신호(X10)의 정상 신호 또는 역상 신호를 선택적으로 입력하는 부정적 논리곱 게이트(8105 내지 8108)와, 이들 부정적 논리곱 게이트의 출력 신호를 반전시키기 위한 인버터(8109 내지 8112)로 구성된다. 블록 프리디코더(820)도 블록 프리디코더(810)와 같이 구성된다. 동 도면에 있어서, 블록 프리디코더(820)에 관련되는 요소를 괄호 내에 기록한다.

이 블록 프리디코더(810)에 의하면, 행 어드레스 신호(X9) 및 행 어드레스 신호(X10)의 각 논리치의 조합에 따라 신호(XP10 내지 XP13)중 어느 하나가 논리치 「1」이 되며, 다른 것은 논리치 「0」에 고정된다. 이로써, 신호(XP10 내지 XP13)가 각각 주어지는 4개의 대상중 1개가 선택되며, 4분의 1의 선택이 행하여진다. 이와 같이 블록 프리디코더(820)에 의하면, 행 어드레스 신호(X11) 및 행 어드레스 신호(X12)의 각 논리치의 조합에 따라 신호(XP2O 내지 XP23)중 어느 하나가 논리치 「1」이 되며, 다른 것은 논리치 「0」에 고정된다.

이하, 이 종래 기술에 관한 블록 선택 동작을 간단히 설명한다.

우선, 후술하는 도 10에 도시한 어드레스 발생회로(500)에 있어서, 외부 어드레스 신호(A0 내지 Aj)(j는 자연수)는 입력 초단 버퍼(502-1 내지 502-j)를 통하여 장치 내부에 입력되고, 외부 클록 신호(CLK)에 동기하여 래치회로(503-1 내지 503-j)에 래치된다. 이들 래치회로(503-1 내지 503-j)에 래치된 외부 어드레스 신호는 행 어드레스 스트로브 신호(RASB)에 의거하여, 행 어드레스 래치회로(504-1 내지 504-j)에 행 어드레스 신호(X0 내지 Xj)로서 래치하여 재출력된다.

이들 행 어드레스 신호(X0 내지 Xj)중, 행 어드레스 신호(X13, X14)는 상술한 뱅크의 선택에 사용되며, 행 어드레스 신호(X0 내지 X12)는 도시하지 않은 행 디코더에 주어져 메인 워드선 및 서브 워드선의 선택에 사용된다. 또한, 행 어드레스 신호(X9 내지 X12)는 메모리 셀 어레이의 상술한 블록의 선택에 사용된다. 즉, 행 어드레스 신호(X9 내지 X12)는 도 20에 도시한 블록 선택회로(800)에 입력되며, 블록(XBLK0 내지 XBLK15)중 어느 하나가 선택된다.

한편, 상술한 어드레스 발생회로(500)에 있어서, 행 어드레스 신호(X0 내지 Xj)가 래치되고 나서 소정의 딜레이 시간(tRCD)의 경과 후, 새롭게 재설정된 외부 어드레스 신호(A0 내지 Aj)가 열 어드레스 신호(Y0 내지 Yj)로서 래치되며, 메모리 셀 어레이의 열의 선택이 행하여진다. 이 때, 미리 선택된 활성화 블록의 센스 앰프가 선택된다.

이상에 의해 선택된 메모리 셀에 대하여 데이터의 판독이나 기록이 행하여진다.

그런데, 상술한 종래 기술에 의하면, 도 19에 도시한 비트 맵으로부터 이해되는 바와 같이, 행 어드레스 신호(X9 내지 X12)에 의거하여 선택되는 블록과, 이와 같이 행 어드레스 신호(X9 내지 X12)로 선택되는 행이 일치하며, 블록의 분할 수는 2의 승수로 나타내는 수가 된다. 상술한 종래 예에서는 메모리 셀 어레이는 2의 4승개(16개)의 블록으로 분할된다.

원래, 메모리 셀 어레이를 복수의 블록으로 분할하는 목적은, 1개의 비트선에 접속되는 메모리 셀의 개수를 억제하여 상술한 용량비를 확보하기 위한 것이나, 금후 더욱 메모리의 대용량화가 진행되면 블록 수가 점점 더 증가하여 칩 사이즈의 증대를 초래한다. 한편, 블록 수를 같게 하면, 용량비(Cd/Cs)가 크게 되어 오동작의 원인이 된다. 그래서, 필요한 용량비를 확보한 다음에 메모리 셀 어레이의 블록 수를 적절히 설정할 필요가 생기고, 이 블록 수를 2의 승수 이외의 수로 설정하기 위한 설계 방법이 요구된다.

그러나, 상술한 종래 기술에 관한 반도체 기억회로에 의하면, 메모리 셀 어레이의 분할 수(즉 블록 수)를 2의 승수로 나타내는 수 이외로 설정하면, 블록을 선택하기 위한 회로계의 구성이 현저하게 복잡해지고 칩 사이즈가 커지거나, 블록의 선택이나 워드선의 선택에 시간을 요한다고 하는 문제가 있었다.

본 발명은, 상기의 사정을 감안하여 이루어진 것으로, 회로 구성의 복잡화를 초래하지 않고, 메모리 셀 어레이의 분할 수를 2의 승수로 나타내는 수 이외의 수로 설정하는 것을 가능하게 하는 반도체 기억장치를 제공하는 것을 목적으로 한다.

(과제를 해결하기 위한 수단)

상기 과제를 해결하기 위하여, 본 발명은 이하의 구성을 갖는다.

즉, 본 발명에 관한 반도체 기억장치는 행 어드레스에 관하여 복수의 블록으로 분할된 메모리 셀 어레이를 가지며, 상기 복수의 블록에 걸쳐 상기 메모리 셀어레이의 각 행에 연속된 어드레스 공간이 할당되는 동시에, 상기 블록을 단위로서 상기 메모리 셀 어레이가 부분적으로 활성화되도록 구성된 반도체 기억장치에 있어서, 상기 메모리 셀 어레이는 2의 N승(N은 자연수) 이외의 자연수 개의 블록으로 분할되어, 소정의 어드레스 신호군(예를 들면, 후술하는 도 2에 도시한 행 어드레스 신호(X6 내지 X9)에 상당하는 요소)의 비트 맵(예를 들면, 후술하는 도 2에 도시한 행 어드레스 신호(X6 내지 X9)의 비트 맵에 상당하는 구성 요소)이 대칭성을 갖는 것을 특징으로 한다.

본 발명에 관한 반도체 기억장치는, 행 어드레스에 관하여 복수의 블록으로 분할된 메모리 셀 어레이를 가지며, 상기 복수의 블록에 걸쳐 상기 메모리 셀 어레이의 각 행에 연속된 어드레스 공간이 할당되는 동시에, 상기 블록을 단위로 하여 상기 메모리 셀 어레이가 부분적으로 활성화되도록 구성된 반도체 기억장치에 있어서, 상위측의 소정의 행 어드레스 신호(예를 들면, 후술하는 도 2에 도시한 행 어드레스 신호(X9, X10)에 상당하는 요소)에 의해 선택되는 상기 메모리 셀 어레이 내의 1군의 행(예를 들면, 후술하는 도 2에 도시한 블록(BLK0 내지 BLK2)에 속하는 행의 집합에 상당하는 구성 요소)이 홀수개의 블록(예를 들면, 후술하는 도 2에 도시한 블록(BLK0 내지 BLK2)의 3개의 블록에 상당하는 구성 요소)으로 분할되고, 당해 홀수개의 블록을 반복 단위로 하여, 하위측의 소정의 행 어드레스 신호군(예를 들면, 후술하는 도 2에 도시한 행 어드레스 신호(X6 내지 X9)에 상당하는 요소)의 비트 맵(예를 들면, 후술하는 도 2에 도시한 행 어드레스 신호(X6 내지 X9)의 비트 맵에 상당하는 구성 요소)이 대칭성을 갖는 것을 특징으로 한다.

또한, 상기 반도체 기억장치에 있어서, 예를 들면, 상기 상위측의 소정의 어드레스 신호와 상기 하위측의 소정의 어드레스 신호군과의 배타적 논리합을 연산하여 상기 메모리 셀 어레이의 행을 선택하는 행 선택회로계(예를 들면, 후술하는 도 16에 도시한 행 어드레스 래치회로(730)를 포함하는 어드레스 발생회로(700)에 상당하는 구성 요소)를 구비한 것을 특징으로 한다.

또한, 상기 반도체 기억장치에 있어서, 예를 들면, 상기 메모리 셀 어레이는 메모리 셀로부터의 데이터의 판독시에 필요하게 되는 데이터 보존용 커패시터와 비트선과의 용량비가 확보되는 한도에 있어서, 2의 N승(N은 자연수)과 2의 N-1승과의 사이의 수로 나타내는 복수의 블록(예를 들면, 후술하는 도 2에 도시한 블록(BLK0 내지 BLK11)의 12개의 블록에 상당하는 구성 요소)으로 분할된 것을 특징으로 한다.

또한, 상기 반도체 기억장치에 있어서, 예를 들면, 상기 홀수개의 블록중 행 수가 적은 블록에 용장 행(예를 들면, 후술하는 도 11에 도시한 용장 행(RED0 내지 RED3)에 상당하는 구성 요소)을 배치한 것을 특징으로 한다.

또한, 상기 반도체 기억장치에 있어서, 예를 들면, 상기 소정의 행 어드레스 신호군의 비트 맵은 상기 메모리 셀 어레이의 행을 선택하는데 있어서 비대칭성(예를 들면, 후술하는 도 18의 (b)에 도시한 행 어드레스 신호(X6 내지 X9)의 비트 맵의 비대칭성에 상당하는 요소)을 갖는 동시에, 상기 복수의 블록을 선택하는데 있어서 대칭성(예를 들면, 후술하는 도 18의 (a)에 도시한 행 어드레스 신호(X6P 내지 X9P)의 비트 맵의 대칭성에 상당하는 요소)을 갖는 것을 특징으로 한다.

또한, 상기 반도체 기억장치에 있어서, 예를 들면, 상기 복수의 블록을 선택하기 위한 블록 선택회로계로서, 상기 상위측의 행 어드레스 신호에 의거하여 상기 홀수개의 블록중, 외측의 블록을 상보적으로 선택하는 논리회로부(예를 들면, 후술하는 도 8의 (a)에 도시한 인버터(4105, 4108, 4109), 부정적 논리곱 게이트(4106, 4107)로 이루어지는 회로계에 상당하는 구성 요소)와, 상기 하위측의 행 어드레스 신호군에 의거하여 상기 홀수개의 블록중, 내측의 블록을 선택하는 동시에 상기 외측의 블록을 비선택 상태로 하는 논리회로부(예를 들면, 후술하는 도 8(a)에 도시한 논리곱 게이트(4101), 논리합 게이트(4102), 부정적 논리곱 게이트(4103), 인버터(4104)로 이루어지는 회로계에 상당하는 구성 요소)를 구비한 것을 특징으로 한다.

도 1은 본 발명의 실시 형태 1에 관한 반도체 기억장치의 전체 구성을 도시한 블록도.

도 2는 본 발명의 실시 형태 1에 관한 서브 어레이의 구성과 비트 맵을 도시한 도면.

도 3은 본 발명의 실시 형태 1에 관한 메모리 셀 어레이의 구성을 도시한 블록도.

도 4는 본 발명의 실시 형태 1에 관한 블록 선택회로의 구성을 도시한 블록도.

도 5는 본 발명의 실시 형태 1에 관한 블록 디코더회로의 구성을 도시한 회로도.

도 6은 종래의 비트 맵에 적용되는 블록 디코더회로의 참고예를 도시한 회로도.

도 7은 본 발명의 실시 형태 1에 관한 블록 선택회로의 다른 구성예를 도시한 블록도.

도 8은 본 발명의 실시 형태 1에 관한 블록 프리디코더의 구성예를 도시한회로도.

도 9는 종래의 비트 맵에 적용되는 블록 프리디코더회로의 참고예를 도시한 회로도.

도 10은 본 발명의 실시 형태 1에 관한 어드레스 발생회로의 구성예를 도시한 회로도.

도 11은 본 실시 형태 1에 관한 용장 행의 배치예를 설명하기 위한 도면.

도 12는 본 발명의 실시 형태 2에 관한 서브 어레이의 구성과 비트 맵을 도시한 도면.

도 13은 본 발명의 실시 형태 2에 관한 블록 선택회로의 구성을 도시한 블록도.

도 14는 본 발명의 실시 형태 2에 관한 블록 프리디코더의 구성예를 도시한 회로도.

도 15는 본 발명의 실시 형태 2에 관한 비트 맵과 블록 프리디코더의 신호와의 대응 관계를 도시한 도면.

도 16은 본 발명의 실시 형태 3에 관한 어드레스 발생회로의 구성예를 도시한 블록도.

도 17은 본 발명의 실시 형태 3에 관한 행 어드레스 래치회로(블록 선택용)와 각 프리디코더회로의 구성을 도시한 도면.

도 18은 본 발명의 실시 형태 3에 관한 비트 맵을 도시한 도면.

도 19는 종래 기술에 관한 서브 어레이의 구성과 비트 맵을 도시한 도면.

도 20은 종래 기술에 관한 블록 선택회로의 구성을 도시한 블록도.

도 21은 종래 기술에 관한 블록 프리디코더의 구성예를 도시한 회로도.

<도면의 주요부분에 대한 부호의 설명>

100 : 반도체 기억장치 100A 내지 100D : 뱅크

200 : 블록 선택회로 201 내지 212 : 디코더회로

301, 303, 312, 321, 323 : 논리합 게이트

302, 304, 311, 313, 322, 324 : 논리곱 게이트

400 : 블록 선택회로 410, 420 : 블록 프리디코더

430 : 블록 디코더 4101 : 논리곱 게이트

4102 : 논리합 게이트

4103, 4106, 4107 : 부정적 논리곱 게이트

4104, 4105, 4108, 4109 : 인버터

4301 내지 4312 : 논리곱 게이트 500 : 어드레스 발생회로

501, 502-1 내지 502-j : 입력 초단 버퍼

503-1 내지 503-j : 래치회로

504-1 내지 504-j : 행 어드레스 래치회로

505-1 내지 505-j : 열 어드레스 래치회로

506 : 입력 초단 버퍼군 507 : 커맨드 디코더

600 : 블록 선택회로 610 : 블록 프리디코더

620, 630 : 인버터 640 : 블록 디코더

6101, 6102, 6110, 6116. 내지 6120 : 인버터

6103 : 논리곱 게이트 6104, 6107 : 논리합 게이트

6105, 6106, 6108, 6109, 6111 내지 6115 : 부정적 논리곱 게이트

6401 내지 6410 : 논리곱 게이트 700 : 어드레스 발생회로

710-0 내지 710-10 : 행 어드레스 래치회로

720-0 내지 720-10 : 열 어드레스 래치회로

730 : 행 어드레스 래치회로 7301 : 배타적 논리합 게이트

7302 : 행 어드레스 래치회로 800 : 블록 선택회로

810 : 블록 프리디코더 820 : 블록 프리디코더

830 : 블록 디코더

8101 내지 8104, 8109 내지 8112 : 인버터

8105 내지 8108 : 부정적 논리곱 게이트

8301 내지 8316 : 논리곱 게이트

901, 903, 912, 915, 917, 921, 923 : 논리합 게이트

902, 904, 911, 913, 914, 916, 918, 922, 924 : 논리곱 게이트

9101, 9108, 9109, 9113 : 논리곱 게이트

9102, 9112 : 논리합 게이트

9103, 9104, 9116 : 부정적 논리곱 게이트

9110, 9114 : 부정적 논리합 게이트

9105 내지 9107, 9111, 9115, 9117 : 인버터

BL : 비트선 BLK0 내지 BLK11 : 블록

DEC0 내지 DEC2 : 디코더회로 DQ0 내지 DQ15 : 데이터

MA : 메모리 셀 어레이 MC : 메모리 셀

MWL : 메인 워드선 RAD1, RAD2 : 행 어드레스 드라이버

RED0 내지 RED3 : 용장 행 SA0 내지 SA3 : 센스 앰프

SARY : 서브 어레이 SWD0 내지 SWD3 : 서브 워드 드라이버

SWL : 서브 워드선

X0 내지 X12 : 행 어드레스 신호

X6P 내지 X9P : 블록 선택용 행 어드레스 신호

XDEC : 행 디코더 YDEC : 열 디코더

Y0 내지 Y8 : 열 어드레스 신호 YSW : 열 선택선

이하, 도면을 참조하여 본 발명의 형태를 설명한다.

<실시 형태 1>

도 1은 본 실시 형태 1에 관한 반도체 기억장치(100)의 전체 구성을 도시한다.

이 반도체 기억장치(100)는, 256M 비트의 SDRAM이며, 64M 비트의 기억 용량을 갖는 4개의 뱅크(100A 내지 100D)로 구성된다. 이 예에서는, 각 뱅크는 데이터(DQ0 내지 DQ15)로 이루어지는 16비트 데이터를 4개의 서브 어레이(SARY)로 나누어 기억하도록 구성되며, 각 서브 어레이에는 데이터(DQ0 내지 DQ3), 데이터(DQ4 내지 DQ7), 데이터(DQ8 내지 DQ11), 데이터(DQ12 내지 DQ15)의 4비트가각각 기억된다. 또한, 각 서브 어레이에는 행 어드레스 및 열 어드레스가 공통으로 공급되며, 데이터(DQ0 내지 DQ15)의 16비트의 기록/판독이 병렬적으로 행하여진다.

도 2는 본 실시 형태 1에 관한 서브 어레이(SARY)의 구성예와 비트 맵을 도시한다. 동 도면은 종래, 2의 승수로 나타내는 16(2의 4승)개의 블록으로 분할되어 있던 서브 어레이(SARY)를, 2의 승수 이외의 12개의 블록(BLK0 내지 BLK11)으로 분할하는 경우를 도시한다. 여기서, 블록의 분할 수는 종래 방법에 의하면 2의 승수에 의해 나타내는 수로 설정되지만, 본 실시 형태 1에 의하면, 메모리 셀로부터의 데이터의 판독시에 필요하게 되는 데이터 보존용의 커패시터와 비트선과의 용량비가 확보되는 한도에 있어서, 블록의 분할 수가 필요한 최소한으로 되도록, 2의 승수로 취해지지 않고 블록의 분할 수가 설정된다. 이 예에서는, 블록의 분할 수는 「12」이며, 「16(2의 4승)」과 「8(2의 3승)」과의 사이에서 설정된다. 이것을 일반화하면, 블록의 분할 수는 2의 N승(N은 자연수)과 2의 (N-1)승과의 사이의 수로 설정된다. 2의 N승(N은 자연수)과 2의(N-1)승과의 사이의 어떤 수로 설정하는가는 예를 들면, 상술한 용량비나 메모리 셀의 점유율 등을 고려하여 적절히 결정된다.

동 도(a)에 도시한 바와 같이, 서브 어레이(SARY)는 상술한 바와 같이 행 어드레스에 관해서 12개의 블록(BLK0 내지 BLK11)으로 분할되며, 또한, 열 어드레스에 관해서 4개의 블록으로 분할되어 있다. 블록(BLK0 내지 BLK11)의 각각에는 지면 상하방향으로 비트선이 배선되고, 블록마다 센스 앰프가 배치되어 있다. 비트선은 블록 사이에 분리되어 있다. 블록(BLK0 내지 BLK11)은 행 어드레스 신호(X6 내지 X12)에 의해 선택되고, 블록을 단위로 하여 메모리 셀 어레이가 부분적으로 활성화된다. 이들 12개의 블록에 걸쳐 서브 어레이(SARY)의 각 행에는 행 어드레스 신호(X0 내지 X12)에 의해 규정되는 연속된 어드레스 공간이 할당되어 있다.

동 도(a)에서 이해되는 바와 같이 본 실시 형태 1에서는 행 어드레스 신호(X0 내지 X12)에 의해 규정되는 어드레스 공간을 갖는 서브 어레이(SARY)가 12개의 블록으로 분할되어 있기 때문에, 행 어드레스 신호(X9 내지 X12)에 의해 선택 가능한 영역과 블록이 일치하지 않으며, 따라서 행 어드레스 신호(X9 내지 X12)만으로는 블록(BLK0 내지 BLK11)을 택일적으로 특정할 수 없다. 그래서, 행 어드레스 신호(X9 내지 X12)에 더하여 행 어드레스 신호(X6 내지 X8)를 사용한다. 즉, 본 실시 형태 1에서는, 12개의 블록(BLK0 내지 BLK11)을 선택하기 위한 행 어드레스 신호로서 행 어드레스 신호(X6 내지 X12)를 할당한다.

동 도(b)에, 블록(BLK0 내지 BLK11)을 선택하기 위한 어드레스 신호(X6 내지 X12)중, 하위측의 행 어드레스 신호(X6 내지 X10)의 비트 맵의 일부를 도시한다. 이 예에서는, 블록(BLK0 내지 BLK2)을 선택하는 경우의 비트 맵을 도시하고 있다. 상위측의 행 어드레스 신호(X11, X12)의 비트 맵에 관해서는, 동 도(a)을 참조하기 바란다. 동 도(b)에 도시한 바와 같이, 상위측의 행 어드레스 신호(X9, X10)(소정의 행 어드레스 신호)에 의해, 종래 4개의 블록(예를 들면 전술한 도 19에 도시한 블록(XBLK0 내지 XBLK3)에 상당)으로 분할되어야 할 메모리 셀 어레이 내의 1군의 행은 홀수인 3개의 블록(BLK0 내지 BLK2)으로 분할된다.

그리고, 이 3개의 블록을 반복 단위로 하여, 하위측의 행 어드레스 신호(X6 내지 X9)(소정의 행 어드레스 신호군)의 비트 맵이, 행 어드레스 신호(X10)의 논리치의 전환을 경계로 하여 대칭성을 가지고 있다. 즉, 반복 단위를 이루는 홀수개의 블록중, 중앙에 위치하는 블록의 중앙으로부터 비트 맵이 반환되도록 설정되어 있다. 환언하면, 서브 어레이(메모리 셀 어레이)(SARY)는 2의 N승(N은 자연수) 이외의 자연수개의 블록으로 분할되며, 소정의 어드레스 신호군의 비트 맵이 대칭성을 가지고 있다. 이 예에서는, 블록(BLK0 내지 BLK2)의 3개(홀수개)의 블록이 하나의 비트 맵의 반복 단위를 이루며, 블록(BLK1)의 중앙으로부터 행 어드레스 신호(X6 내지 X9)의 비트 맵이 반환되도록 대칭성을 가지고 있다.

또한, 본 실시 형태에 있어서, 「블록의 중앙」이란, 이 블록에 속하는 행의 집합을 2분하도록 어느 것인가의 행 어드레스 신호의 논리치가 전환되는 경계를 의미한다.

또한, 이 예에서는, 블록(BLK0)은 어드레스(X6, X7, X8, X9 X10)가 어드레스(0, 0, 0, 0, 0)로부터 어드레스(0, 1, 0, 1, 0)까지의 영역으로서 규정되며, 이 블록(BLK0)은 11개의 영역으로 구분된다. 블록(BLK1)은 어드레스(X6, X7, X8, X9, X10)가, (1, 1, 0, 1, 0) 내지 (1, 1, 1, 1, 0)의 영역과, (1, 1, 1, 1, 1) 내지 (1, 1, O, 1, 1)의 영역으로서 규정되며, 이 블록(BLK1)은 10개의 영역으로 구분된다. 블록(BLK2)은 어드레스(X6, X7, X8, X9, X10)가 (0, 1, 0, 1, 1) 내지 (0, 0, 0, 0, 1)의 영역으로 규정되며, 이 블록(BLK2)은 11개의 영역으로 구분된다. 이들 각 영역은 64행으로 구성되며, 이 64행중 한 행이 행 어드레스(X0 내지 X5)에 의해 선택된다. 상술한 3개의 블록(BLK0 내지 BLK2)을 반복 단위로서, 서브 어레이(SARY)는 12개의 블록(BLK0 내지 BLK11)으로 분할되어 있다.

여기서, 상술한 바와 같이 각 영역은 64행으로 구성되고, 블록(BLK0, BLK2)은 11개의 영역으로 구분되어 있기 때문에 블록(BLK0, BLK2)의 각각은 704행(=64행×11영역)으로 구성되고, 블록(BLK1)은 640행(=64행×10영역)으로 구성된다. 도 2에 도시한 각 블록의 행 수를 일반화하면 반복 단위를 이루는 3개의 블록 중, 양측의 블록 「BLK0+ 3n」(n은 자연수) 및 블록 「BLK2+ 3n」의 행 수는 「704」이며 중앙의 블록「BLK1+ 3n」의 행 수는 「640」이다.

이 예에서는, 반복 단위를 이루는 3개의 블록중, 양측의 블록과 중앙의 블록과의 사이에 64행의 언밸런스가 생기고, 1개의 비트선에 접속되는 메모리 셀의 개수에 64개의 언밸런스가 생긴다. 따라서, 셀 용량(Cs)과 비트선의 기생 용량(Cd)의 용량비에도 언밸런스가 생긴다. 그러나, 용량비에 언밸런스가 생겨도 비트선상에 나타나는 데이터 신호의 진폭 전압으로서 필요한 전위차가 얻어지면 좋고, 이 한도에 있어서, 1개의 비트선에 접속되는 메모리 셀의 개수의 언밸런스는 허용된다.

또한, 블록을 선택하기 위한 행 어드레스 신호로서 또한 하위측의 신호를 더하면, 각 블록의 행 수의 언밸런스를 개선할 수 있다. 예를 들면, 행 어드레스 신호(X5)를 더하면, 행 수의 언밸런스를 64행에서 16행으로 개선할 수 있다.

도 3은 메모리 셀 어레이 및 그 주변의 구체적인 구성예를 도시한다.

동 도면에 도시한 구성은 도 2의 (a)에 도시한 예를 들면 블록(BLK0)중, 열 어드레스 신호(Y7, Y8)에서 선택되는 4분의 1의 영역(동 도면에 도시한 서브 어레이 내의 하나의 소블록)에 상당한다.

도 3에 도시한 바와 같이, 메모리 셀 어레이(MA)상에는 열에 따라 복수의 비트선 쌍(BL)이 배선되고, 행에 따라 복수의 서브 워드선(SWL)이 배선되어 있다. 비트선과 서브 워드선과의 소정의 교차부에는 메모리 셀(MC)이 배치되어 있다. 또한, 서브 워드선과 평행하게 복수의 메인 워드선(MWL)이 배선되고, 비트선과 평행하게 복수의 열 선택선(YSW)이 배선되어 있다. 메인 워드선(MWL)은 행 어드레스 신호(X2 내지 X12)에 의거하여 행 디코더(XDEC)에 의해 선택적으로 구동되며, 열 선택선(YSW)은 열 어드레스 신호(Y0 내지 Y6)에 의거하여 열 디코더(YDEC)에 의해 선택적으로 구동된다.

메인 워드선마다, 서브 워드선의 일단측에 서브 워드선을 구동하기 위한 4개의 서브 워드 드라이버(SWD0 내지 SWD3)가 배치되어 있다. 이들 서브 워드 드라이버(SWD0 내지 SWD3)는 행 어드레스 신호(X0, X1)를 입력하는 행 어드레스 드라이버(RAD1, RAD2)로부터의 신호를 받아, 4개의 서브 워드선중 1개를 택일적으로 구동한다. 또한, 비트선의 일단측에는 비트선상의 데이터 신호를 증폭하기 위한 4개의 센스 앰프(SA0 내지 SA3)가 열 선택선마다 배치되어 있다. 이들 센스 앰프(SA0 내지 SA3)는, 예를 들면 데이터(DQ0 내지 DQ3)의 4비트의 데이터 신호를 증폭하는 것으로, 동일한 열 선택선(YSW)에 마련된 4개의 센스 앰프(SA0 내지 SA3)가 동시에 활성화된다.

이와 같이, 각 블록에 센스 앰프가 마련되어 있으며, 블록을 단위로 하여 센스 앰프가 활성화되어 데이터의 기록 및 판독이 행하여지도록 되어 있다. 즉, 블록의 선택은 센스 앰프의 선택을 의미하고 있다.

도 4는 블록(BLK0 내지 BLK11)을 선택하기 위한 블록 선택회로(200)의 구성을 도시한다. 동 도면에 도시한 바와 같이, 블록 선택회로(200)는 행 어드레스 신호(X6 내지 X12)를 디코드하여 블록(BLK0 내지 BLK11)을 택일적으로 선택하기 위한 디코더회로(201 내지 212)로 구성된다. 이들의 디코더회로중 디코더회로(201, 204, 207, 210)는 서로 공통의 구성을 가지며, 디코더회로(202, 205, 208, 211)는 서로 공통의 구성을 가지며, 디코더회로(203, 206, 209, 212)는 서로 공통의 구성을 갖는다. 이하, 디코더회로(201, 204, 207, 210)의 각각을 디코더회로(DEC0)라 칭하고, 디코더회로(202, 205, 208, 211)의 각각을 디코더회로(DEC1)라 칭하고, 디코더회로(203, 206, 209, 212)의 각각을 디코더회로(DEC2)라 칭한다.

도 5는 디코더회로(DEC0 내지 DEC2)의 구성을 도시한다.

또한, 이하의 설명에 있어서, 신호가 플러스 논리인가 마이너스 논리인가를 「T」 및 「N」을 붙여 구별한다. 예를 들면 「행 어드레스 신호(X6T)」는 행 어드레스 신호(X6)의 플러스 논리를 나타내고, 「행 어드레스 신호(X6N)」는 행 어드레스 신호(X6)의 마이너스 논리를 나타낸다. 또한, 예를 들면, 「X11N/T」이 되는 기재는 행 어드레스 신호(X11N) 또는 행 어드레스 신호(X11T)중 어느 하나를 나타낸다.

도 5의 (a)에 도시한 바와 같이, 디코더회로(DEC0)는 논리합 게이트(301), 논리곱 게이트(302), 논리합 게이트(303), 논리곱 게이트(304)로 구성된다. 논리합 게이트(301)에는 행 어드레스 신호(X6N) 및 행 어드레스 신호(X7N)가 입력된다. 논리곱 게이트(302)에는 상술한 논리합 게이트(301)의 출력 신호와 행 어드레스 신호(X8N)가 입력된다. 논리합 게이트(303)에는 상술한 논리곱 게이트(302)의 출력신호와 행 어드레스 신호(X9N)가 입력된다. 논리곱 게이트(304)에는 상술한 논리합 게이트(303)의 출력 신호와 행 어드레스 신호(X10N, X11N/T, X12N/T)가 입력된다. 이 디코더회로(DEC0)에 의하면, 도 2에 도시한 비트 맵의 행 어드레스 신호를 디코드하여 블록(BLK0)을 선택 하는 것이 가능하다.

도 5의 (b)에 도시한 바와 같이, 디코더회로(DEC1)는 논리곱 게이트(311), 논리합 게이트(312), 논리곱 게이트(313)로 구성된다. 논리곱 게이트(311)에는 행 어드레스 신호(X6T) 및 행 어드레스 신호(X7T)가 입력된다. 논리합 게이트(312)에는 상술한 논리곱 게이트(311)의 출력 신호와 행 어드레스 신호(X8T)가 입력된다. 논리곱 게이트(313)에는 상술한 논리합 게이트(312)의 출력 신호와 행 어드레스 신호(X9T, X11N/T, X12N/T)가 입력된다. 이 디코더회로(DEC1)에 의하면, 도 2에 도시한 비트 맵의 행 어드레스 신호를 디코드하여 블록(BLK1)을 선택하는 것이 가능하다.

도 5의 (c)에 도시한 바와 같이, 디코더회로(DEC2)는 논리합 게이트(321), 논리곱 게이트(322), 논리합 게이트(323), 논리곱 게이트(324)로 구성된다. 논리합 게이트(321)에는 행 어드레스 신호(X6N) 및 행 어드레스 신호(X7N)가 입력된다. 논리곱 게이트(322)에는 상술한 논리합 게이트(321)의 출력 신호와 행 어드레스 신호(X8N)가 입력된다. 논리합 게이트(323)에는 상술한 논리곱 게이트(322)의 출력 신호와 행 어드레스 신호(X9N)가 입력된다. 논리곱 게이트(324)에는 상술한 논리합 게이트(323)의 출력 신호와 행 어드레스 신호(X10T, X11N/T, X12N/T)가 입력된다. 이 디코드회로(DEC2)에 의하면, 도 2에 도시한 비트 맵의 행 어드레스 신호를 디코드하여 블록(BLK2)을 선택하는 것이 가능하게 된다.

또한, 상술한 디코더회로(DEC0 내지 DEC2)에 있어서, 논리곱 게이트(304, 313, 324)에 입력되는 행 어드레스 신호(X11N/T, X12N/T)는 플러스 논리 또는 마이너스 논리중 어느 하나의 신호가 선택적으로 입력되고, 이들 3개의 디코더회로의 하나가 입력되는 행 어드레스 신호의 논리의 조합에 따른 신호를 출력한다.

여기서, 참고로 도 6에 종래의 비트 맵(후술하는 도 9의 (b) 참조)을 채용한 경우에 있어서의 상술한 디코더회로(DEC0 내지 DEC2)에 대응하는 디코더회로의 구성예를 도시한다.

도 6의 (a)에 도시한 디코더회로는 상술한 도 5의 (a)에 도시한 디코더회로(DEC0)에 대응하는 것으로, 논리합 게이트(901)와 논리곱 게이트(902)와 논리합 게이트(903)와 논리곱 게이트(904)로 구성되고, 상술한 디코더회로(DEC0)와 동일하게 구성된다. 이 이유는, 블록(BLK0)에 관하여 본 실시 형태 1에 관한 도 2의 (b)에 도시한 비트 맵과 도 9의 (b)에 도시한 종래의 비트 맵이 동일하기 때문이다.

도 6의 (b)에 도시한 디코더회로는 상술한 도 5(b)에 도시한 디코더회로(DEC1)에 대응하는 것으로, 논리곱 게이트(911, 913, 914, 916, 918)와 논리합 게이트(912, 915, 917)로 구성된다. 즉, 논리곱 게이트(911)에는 행 어드레스 신호(X6N) 및 행 어드레스 신호(X7N)가 입력된다. 논리합 게이트(912)에는 상술한 논리곱 게이트(911)의 출력 신호와 행 어드레스 신호(X8N)가 입력된다. 논리곱 게이트(913)에는 상술한 논리합 게이트(912)의 출력 신호와 행 어드레스 신호(X9N,X10T)가 입력된다.

또한, 논리곱 게이트(914)에는 행 어드레스 신호(X6T) 및 행 어드레스 신호(X7T)가 입력된다. 논리합 게이트(915)에는 상술한 논리곱 게이트(914)의 출력 신호와 행 어드레스 신호(X8T)가 입력된다. 논리곱 게이트(916)에는 상술한 논리합 게이트(915)의 출력 신호와 행 어드레스 신호(X9T, X10N)가 입력된다. 논리합 게이트(917)에는 상술한 논리곱 게이트(913) 및 논리곱 게이트(916)의 출력 신호가 입력된다. 논리곱 게이트(918)에는 상술한 논리합 게이트(917)의 출력 신호와 행 어드레스 신호(X11N/T, X12N/T)가 입력된다. 이 디코더회로에 의하면, 도 9의 (b)에 도시한 비트 맵의 행 어드레스 신호를 디코드하여 블록(BLK1)을 선택하는 것이 가능하게 된다.

도 6의 (c)에 도시한 디코더회로는, 상술한 도 5의 (c)에 도시한 디코더회로(DEC2)에 상당하는 것으로, 논리합 게이트(921), 논리곱 게이트(922), 논리합 게이트(923), 논리곱 게이트(924)로 구성되고, 상술한 디코더회로(DEC2)에 있어서, 입력 신호인 행 어드레스 신호(X6 내지 X9)의 논리를 반전시킨 경우에 상당한다. 이 이유는, 블록(BLK2)에 관하여 본 실시 형태 1에 관한 도 2(b)에 도시한 비트 맵과, 도 9의 (b)에 도시한 종래의 비트 맵이 역(逆) 논리의 관계에 있기 때문이다. 이 디코더회로에 의하면, 도 9의 (b)에 도시한 비트 맵의 행 어드레스 신호를 디코드하여 블록(BLK2)을 선택하는 것이 가능하게 된다.

본 예에 도시한 바와 같이 종래의 비트 맵을 채용한 경우, 블록(BLK0, BLK2)을 선택하기 위한 도 6의 (a) 및 (c)에 도시한 디코더회로의 규모는, 본 실시 형태1에 관한 상술한 디코더회로(DEC0, DEC2)와 동등하지만, 블록(BLK1)을 선택하기 위한 도 6의 (b)에 도시한 디코더회로에 관해서는 구성이 복잡하게 되어 상술한 디코더회로(DEC1)에 비교하여 회로 규모가 커진다.

도 7은 다른 블록 선택회로의 구성예를 도시한다.

동 도면에 도시한 블록 선택회로(400)는 블록 프리디코더(410), 블록 프리디코더(420), 블록 디코더(430)로 구성된다. 블록 프리디코더(410)는 행 어드레스 신호(X6 내지 X10)를 디코드하여 상술한 반복 단위를 이루는 3개(홀수개)의 블록중 하나를 선택하는 신호(BL0 내지 BL2)를 출력하는 것이다. 블록 선택회로(420)는 행 어드레스 신호(X11, X12)를 디코드하고, 블록(BLK0 내지 BLK2)과 블록(BLK3 내지 BLK5)과 블록(BLK6 내지 BLK8)과 블록(BLK9 내지 BLK11)의 4조의 블록군중 하나를 선택하기 위한 선택 신호(부호 없음)를 출력하는 것이다. 블록 디코더(430)는 논리곱 게이트(4301 내지 4312)로 구성되며, 블록 프리디코더(410, 420)의 출력 신호의 조합을 각 론리곱 게이트에서 받아 블록(BLK0 내지 BLK11)을 택일적으로 선택하기 위한 신호를 생성하는 것이다.

도 8의 (a)는 블록 프리디코더(410)의 구성예를 도시한다.

본 블록 프리디코더(410)는 상위측의 행 어드레스 신호(X10)에 의거하여, 3개(홀수개)의 블록(예를 들면 블록(BLK0 내지 BLK2))중 외측의 블록(예를 들면 블록BLK0, BLK2)을 상보적으로 선택하는 제1 논리회로부로서 인버터(4105), 부정적 논리곱 게이트(4106, 4107), 인버터(4108, 4109)를 갖는다. 또한, 이 블록 프리디코더(410)는 하위측의 1군의 행 어드레스 신호(X6 내지 X9)에 의거하여, 상술한 3개(홀수개)의 블록중 내측의 블록(예를 들면 블록(BLK1))을 선택하는 동시에 상기 외측의 블록(예를 들면 블록(BLK0, BLK2))을 비선택 상태로 하는 제2 논리회로부로서 논리곱 게이트(4101), 논리합 게이트(4102), 부정적 논리곱 게이트(4103), 인버터(4104)를 갖는다.

여기서, 한쪽의 제2 논리회로부를 구성하는 논리곱 게이트(4101)에는 행 어드레스 신호(X6, X7)가 입력된다. 논리합 게이트(4102)에는 상술한 논리곱 게이트(4101)의 출력 신호와 행 어드레스 신호(X8)가 입력된다. 부정적 논리곱 게이트(4103)에는 상술한 논리합 게이트(4102)의 출력 신호와 행 어드레스 신호(X9)가 입력된다. 인버터(4104)에는 부정적 논리곱 게이트(4103)의 출력 신호가 입력된다. 이 인버터(4104)의 출력 신호는 블록 선택 신호(BL1)가 된다.

다른 쪽의 제1 논리회로부를 구성하는 인버터(4105)에는 행 어드레스 신호(X10)가 입력된다. 부정적 논리곱 게이트(4106)에는 인버터(4105)의 출력 신호와 상술한 부정적 논리곱 게이트(4103)의 출력 신호가 입력되고, 인버터(4108)에는 부정적 논리곱 게이트(4106)의 출력 신호가 입력된다. 이 인버터(4108)의 출력 신호는 블록 선택 신호(BL0)가 된다. 부정적 논리곱 게이트(4107)에는 행 어드레스 신호(X10)와 상술한 부정적 논리곱 게이트(4103)의 출력 신호가 입력되고, 인버터(4109)에는 부정적 논리곱 게이트(4107)의 출력 신호가 입력된다. 이 인버터(4109)의 출력 신호는 블록 선택 신호(BL2)가 된다.

도 8의 (b)에, 행 어드레스 신호(X6 내지 X10)의 비트 맵과, 블록(BLK0 내지 BLK2)과, 블록 선택 신호(BL0 내지 BL2)와의 대응 관계를 도시한다. 동 도면에 도시한 바와 같이 블록(BLK0, BLK2)에 주목하면, 행 어드레스 신호(X6 내지 X9)의 논리치의 조합은 동일하며, 이들의 블록은 행 어드레스 신호(X10)에 의해 구별된다. 또한, 블록(BLK1)은 행 어드레스 신호(X6 내지 X9)에 의해 특정된다. 도 8(a)에 도시한 블록 프리디코더(410)는 이 점에 착안하여 구성되고, 논리곱 게이트(4101)와 논리합 게이트(4102)와 부정적 논리곱 게이트(4103)에 의해 행 어드레스 신호(X6 내지 X9)를 디코드하여 얻어지는 신호(PRE0)에 의거하여, 블록 선택 신호(BL1)와 블록 선택 신호(BL0, BL2)와의 어느 것을 활성화하여야 하는지를 결정하고, 행 어드레스 신호(X10)에 의거하여 블록 선택 신호(BL0)와 블록 선택 신호(BL2)와의 어느 것을 활성화하여야 하는지를 결정한다. 즉, 신호(PRE0)의 논리치가 「0」인 경우, 블록 선택 신호(BL1)가 활성화되는 동시에, 블록 선택 신호(BL0, BL2)가 강제적으로 비활성화된다. 또한, 신호(PRE0)의 논리치가 「1」인 경우, 블록 선택 신호(BL1)가 강제적으로 비활성화되는 동시에, 행 어드레스 신호(X10)에 따라서 블록 선택 신호(BL0) 또는 블록 선택 신호(BL2)중 어느 하나가 선택적으로 활성화된다. 결국, 행 어드레스 신호(X6 내지 X10)에 의거하여 블록 선택 신호(BL0 내지 BL2)중 어느 하나가 활성화된다.

이 블록 프리디코더(410)에 의하면, 블록(BLK0 내지 BLK2)의 3개(홀수개)의 블록중, 중앙에 위치하는 블록(BLK1)의 중앙으로 반환되도록 비트 맵이 대칭성을 갖는 경우, 블록(BLK0 내지 BLK2)을 차례로 선택하도록 블록 선택 신호(BL0 내지 BL2)가 택일적으로 활성화된다. 따라서, 상술한 4분의 1의 블록군을 선택하는 블록 프리디코더(420)의 출력 신호와, 3분의 1의 블록을 선택하는 블록 프리디코더(410)의 출력 신호와의 조합을, 블록 디코더(430)에 의해 디코드함에 의해, 도 8(b)에 도시한 바와 같은 비트 맵이 설정된 경우에, 12개의 블록(BLK0 내지 BLK11)중 하나를 선택하는 것이 가능하게 된다.

참고로, 도 9의 (a)에 종래의 비트 맵을 채용한 경우에 있어서의 상술한 블록 프리디코더(410)에 대응하는 블록 프리디코더(910)의 구성을 도시한다.

블록 프리디코더(910)는, 신호(BL0 내지 BL2)를 각각 생성하기 위한 회로계(PDEC0 내지 PDEC2)로 구성된다. 여기서, 회로계(PDEC0)는 논리곱 게이트(9101), 논리합 게이트(9102), 부정적 논리곱 게이트(9103), 부정적 논리곱 게이트(9104), 인버터(9105)로 구성되며, 상술한 도 8(a)에 도시한 논리곱 게이트(4101), 논리합 게이트(4102), 부정적 논리곱 게이트(4103), 부정적 논리곱 게이트(4106), 인버터(4108)로 이루어지는 회로계에 상당한다.

또한, 회로계(PDEC2)는 논리합 게이트(9112), 논리곱 게이트(9113), 부정적 논리합 게이트(9114), 인버터(9115), 부정적 논리곱 게이트(9116), 인버터(9117)로 구성되고, 상술한 회로계(PDEC0)에 있어서, 마이너스 논리 입력을 채용한 경우의 구성에 상당한다. 또한, 회로계(PDEC1)는 인버터(9106, 9107), 논리곱 게이트(9108, 9109), 부정적 논리합 게이트(9110), 인버터(9111)로 구성된다. 이 회로계(PDEC1)는 행 어드레스 신호(X10)에 의거하여, 상술한 회로계(PDEC1)를 이루는 부정적 논리곱 게이트(9103)의 출력 신호(PRE00)의 반전 신호와, 회로계(PDEC2)를 이루는 부정적 논리합 게이트(9114)의 출력 신호(PRE10)와의 어느 것인가를 선택하여 신호(BL1)로서 출력하도록 구성된다.

도 9의 (b)에, 종래의 비트 맵의 1예와 블록(BLK0 내지 BLK2)과 부정적 논리곱 게이트(9103) 및 부정적 논리합 게이트(9114)의 각 출력 신호(PRE00, PRE10)와 블록 선택 신호(BL0 내지 BL2)와의 대응 관계를 도시한다. 여기서, 신호(PRE00, PRE10)는 상술한 도 8에 도시한 신호(PRE0)에 대응한다.

도 9에 도시한 바와 같이, 종래의 비트 맵을 채용한 경우, 블록(BLK0)을 선택하기 위한 회로계의 규모는 본 실시 형태 1에 관한 상술한 블록 프리디코더(410)와 동등하지만, 블록(BLK1, BLK2)을 선택하기 위한 회로계(PDEC1, PDEC2)에 관해서는 구성이 현저하게 복잡해지고, 블록 프리디코더(410)에 비교하여 블록 프리디코더(910)의 회로규모가 커진다.

도 10은 외부 어드레스 신호(A0 내지 Aj)(j는 자연수)를 받아, 행 어드레스 신호(X0 내지 Xj) 및 열 어드레스 신호(Y0 내지 Yj)의 각 내부 어드레스 신호를 생성하기 위한 어드레스 발생회로(500)의 구성을 도시한다.

동 도면에 있어서, 입력 초단 버퍼(501)는 외부 클록 신호(CLK)를 입력하여 내부 클록 신호(ICLK)를 생성하기 위한 것이다. 입력 초단 버퍼(502-1 내지 502-j)는 외부 어드레스 신호(A0 내지 Aj)를 입력하기 위한 것이다. 래치회로(503-1 내지 503-j)는 내부 클록 신호(ICLK)를 트리거로서 입력 초단 버퍼(502-1 내지 502-j)를 통하여 입력된 어드레스 신호를 래치하고, 내부 어드레스 신호(IA0 내지 IAj)로서 출력하는 것이다.

행 어드레스 래치회로(504-1 내지 504-j)는 후술하는 커맨드 디코더(507)로부터 출력되는 래치 신호(XLAT)를 트리거로서, 내부 어드레스 신호(IA0 내지 IAj)를 행 어드레스 신호(X0 내지 Xj)로서 래치하여 출력하는 것이다. 열 어드레스 래치회로(505-1 내지 505-j)는 이와 같이 후술하는 커맨드 디코더(507)로부터 출력되는 래치 신호(YLAT)를 트리거로서, 내부 어드레스 신호(IA0 내지 IAj)를 열 어드레스 신호(Y0 내지 Yj)로서 래치하여 출력하는 것이다.

입력 초단 버퍼군(506)은, 행 어드레스 스트로브 신호(RASB), 열 어드레스 스트로브 신호(CASB), 라이트 이네이블 신호(WEB), 칩 셀렉트 신호(CSB) 등 각종의 제어 신호를 입력하기 위한 것이다. 커맨드 디코더(507)는 입력 초단 버퍼군(506)을 통하여 각종의 제어 신호의 논리치의 조합을 입력하여 래치 신호(XLAT) 및 래치 신호(YLAT)를 생성하고, 상술한 행 어드레스 래치회로(504-1 내지 504-j) 및 열 어드레스 래치회로(505-1 내지 505-j)에 출력하는 것이다.

이 어드레스 발생회로(500)에서 발생된 행 어드레스 신호(X0 내지 Xj) 및 열 어드레스 신호(Y0 내지 Yj)는, 상술한 메인 워드선 및 서브 워드선을 선택하기 위한 프리디코더(도시하지 않음)의 입력 신호가 되지만, 이 중, 행 어드레스 신호(X6 내지 X12)는 상술한 도 4 또는 도 7에 도시한 블록 선택회로에 주어져 블록의 선택에 사용된다.

이하, 본 실시 형태 1의 동작을 블록의 선택에 착안하여 설명한다.

우선, 도 10에 도시한 어드레스 발생회로(500)에 있어서, 외부 어드레스 신호(A0 내지 Aj)는 입력 초단 버퍼(502-1 내지 502-j)를 통하여 이 반도체 기억장치의 내부에 기입되고, 외부 클록 신호(CLK)에 동기하여 래치회로(503-1 내지 503-j)에 래치된다. 이 래치회로(503-1 내지 503-j)에 래치된 외부 어드레스 신호는 행어드레스 스트로브 신호(RASB)에 의거하여 행 어드레스 래치회로(504-1 내지 504-j)에 행 어드레스 신호(X0 내지 Xj)로서 래치하여 재출력된다.

이들 행 어드레스 신호(X0 내지 Xj)중, 행 어드레스 신호(X13, X14)는 상술한 뱅크(100A 내지 100D)의 선택에 사용되며, 행 어드레스 신호(X0 내지 X12)는 프리디코드된 후에 도 3에 도시한 행 디코더 XDEC에 주어져, 메인 워드선 및 서브 워드선의 선택에 사용된다. 또한, 행 어드레스 신호(X6 내지 X12)는 도 4 또는 도 7에 도시한 블록 선택회로에서 디코드되어, 블록(BLK0 내지 BLK11)의 선택에 사용된다.

여기서, 도 2에 있어서, 행 어드레스 신호(X6 내지 X12)로 나타내는 어드레스(X6, X7, X8, X9, X10)가 (0, 0, 0, 0, 0)부터 차례로 증가하면, 블록(BLK0)이 선택된 상태에서, 동 도면에 도시한 비트 패턴에 따라 블록(BLK0)에 속하는 행이 차례로 선택된다. 여기서, 어드레스가 (1, 1, 0, 1, 0)에 도달하면, 블록 선택의 대상이 그것 까지의 블록(BLK0)으로부터 블록(BLK1)으로 이행하고, 이 블록(BLK1)에 속하는 행이 비트 패턴에 따라 차례로 선택된다. 그리고, 어드레스가 차례로 증가하여, (1, 1, 1, 1, 0)에 도달한 후, (0, 0, 0, 0, 1)이 되면, 블록 선택의 대상이 블록(BLK1)으로부터 블록(BLK2)으로 이행하여, 블록(BLK2)의 후측의 행이 선택된다.

이 후에, 어드레스의 증가에 따라 행의 선택 방향이 블록(BLK1)으로 향하도록 역행되고, 어드레스가 (0, 1, 0, 1, 1)에 도달한 후, (1, 1, 0, 1, 1)에 도달하면 블록 선택의 대상이 블록(BLK2)으로부터 다시 블록(BLK1)이 된다. 그리고, 어드레스가 (1, 1, 1, 1, 1)에 도달할 때까지 블록(BLK1)이 선택된다. 이 후, 또한 어드레스가 증가하면 블록(BLK2)에 인접하는 블록(BLK3)이 선택되고, 이하 동일한 동작이 반복하여 행하여진다.

이와 같이, 비트 맵이 대칭성을 가지고 있기 때문에, 도중에서 행의 선택 방향이 전환되면서, 블록(BLK0 내지 BLK2)의 선택과, 각 블록에 속하는 행의 선택이 병행하여 행하여진다.

도 11은 결함 구제용의 용장 행의 배치예를 도시한다.

본 실시 형태 1의 경우, 블록(BLK1, BLK4, BLK7, BLK10)의 행 수는 「640」이며, 다른 블록(BLK0, BLK2, BLK3, BLK5, BLK6, BLK8, BLK9, BLK11)의 행 수(704행)에 대하여 64행만큼 적다. 그래서, 행 수가 적은 블록에 용장 행을 배치한다. 구체적으로는 도 11에 도시한 바와 같이, 반복 단위를 이루는 3개(홀수개)의 블록(BLK0 내지 BLK2)중, 행 수가 적은 블록(BLK1)에 64행분의 용장 행(RED0)을 배치한다. 이와 같이 행 수가 적은 블록(BLK4, BLK7, BLK10)에 용장 행(RED1, RED2, RED3)을 각각 배치한다.

이들의 용장 행은, 어느 블록의 행도 구제의 대상으로 한다. 예를 들면 블록(BLK1)에 배치된 용장 행(RED0)은 블록(BLK1)의 구제뿐만 아니라 블록(BLK0, BLK2) 등 임의의 블록의 구제에 사용 가능하다. 용장 행(RED1 내지 RED3)에 관해서도 마찬가지이다. 이 예에서는, 행 수가 적은 모든 블록에 용장 행을 배치하는 것으로 하였으나 말할 필요도 없이 행 수가 적은 복수의 블록중, 일부의 블록에 용장 행을 배치하는 것으로 하여도 좋고, 용장 행의 행 수도 64행으로 한정되는 것이 아니라 적응적으로 설정하면 좋다.

본 실시 형태 1에서는, 64행분의 용장 행을 블록(BLK1, BLK4, BLK7, BLK10)에 각각 배치했기 때문에, 1블록당의 행 수는 704행이 되고, 각 블록의 행 수가 동일하게 된다. 따라서, 각 블록의 1개의 비트선에 접속되는 메모리 셀 수가 같아져, 용량비의 언밸런스를 해소할 수 있다.

상술한 실시 형태 1에 의하면, 블록을 선택하기 위한 행 어드레스 신호의 비트 맵이 대칭성을 가지고 있기 때문에, 도 5에 있어서, 디코더회로(DEC1)에서는 행 어드레스 신호(X10)의 논리가 불필요하게 된다. 이 때문에, 논리가 간략화 될 수 있으며, 고속화나 칩 사이즈의 저감을 도모할 수 있다. 또한, 디코더회로(DEC0)와 디코더회로(DEC2)를 동일 구성으로 할 수 있다. 이 때문에, 디코더회로의 베리에이션을 2종류로 억제할 수 있으며, 구성을 간략화할 수 있다. 또한, 도 8에 있어서는 블록 선택 신호(BL0, BL2)를 생성하는 회로부(제1 논리회로부)의 구성을 간략화 할 수 있다. 또한, 메모리 셀 어레이의 분할 수를 16분할에서 12분할로 함으로써 용량비(Cd/Cs)는 1.33배가 되고, 센스 앰프의 총 수는 1.33분의 1배가 된다. 이 것은, 셀 용량(Cs)을 1.33배로 크게 함에 의해, 칩 사이즈를 작게 할 수 있는 것을 의미한다.

<실시 형태 2>

이하, 실시 형태 2를 설명한다.

본 실시 형태 2에서는, 상술한 서브 어레이(SARY)를 10개의 블록(BLK0 내지 BLK9)으로 분할한다. 도 12는 본 실시 형태 2에 관한 서브 어레이의 구성과 비트맵을 도시한다. 동 도면은 종래 방법에 의하면 2의 승수로 나타내는 16개의 블록으로 분할되어 있던 서브 어레이(SARY)를 10개의 블록으로 분할하는 경우를 도시한다. 동 도면에 도시한 바와 같이, 블록(BLK0 내지 BLK4)의 5개의 블록을 반복 단위로 하여, 행 어드레스 신호(X6 내지 X10)의 비트 맵이 대칭성을 가지고 있다.

도 13은 블록(BLK0 내지 BLK9)을 선택하기 위한 블록 선택회로의 구성예를 도시한다. 동 도면에 도시한 블록 선택회로(600)는 블록 프리디코더(610), 인버터(620, 630), 블록 디코더(640)로 구성된다. 블록 프리디코더(610)는 행 어드레스 신호(X6 내지 X11)를 디코드하여, 5개의 블록중 하나를 선택하기 위한 신호(BL0 내지 BL4)를 생성하는 것이다. 인버터(620, 630)는 행 어드레스 신호(X12)의 플러스 논리 신호와 마이너스 논리 신호를 생성하는 것이다. 블록 디코더(640)는 논리곱 게이트(6401 내지 6410)로 구성되고, 블록 프리디코더(610)의 출력 신호와 행 어드레스 신호(X12)의 플러스 논리 신호 및 마이너스 논리 신호를 입력하여 블록(BLK0 내지 BLK9)을 택일적으로 선택하기 위한 신호를 출력하는 것이다.

도 14는 블록 프리디코더(610)의 구성예를 도시한다.

이 블록 프리디코더(610)는 인버터(6101, 6102), 논리곱 게이트(6103), 논리합 게이트(6104), 부정적 논리곱 게이트(6105, 6106), 논리합 게이트(6107), 부정적 논리곱 게이트(6108, 6109), 인버터(6110), 부정적 논리곱 게이트(6111 내지 6115), 인버터(6116 내지 6120)로 구성된다. 여기서, 인버터(6101, 6102), 논리곱 게이트(6103), 논리합 게이트(6104), 부정적 논리곱 게이트(6105, 6106), 부정적논리곱 게이트(6111 내지 6113), 인버터(6116 내지 6118)로 구성되는 회로부와, 논리합 게이트(6107), 부정적 논리곱 게이트(6108, 6109), 인버터(6110), 부정적 논리곱 게이트(6113 내지 6115), 인버터(6118 내지 6120)로 구성되는 회로부는 각각 전술한 도 8에 도시한 블록 선택회로(410)에 대응한다.

도 15는 행 어드레스 신호(X6 내지 X11)의 비트 맵과, 블록(BLK0 내지 BLK3) 등과, 부정적 논리곱 게이트(6105, 6108)의 출력 신호(PRE01, PRE11)와, 블록 선택회로(610)로부터 출력되는 신호(BL0 내지 BL4)와의 대응 관계를 도시한다. 여기서, 신호(PRE01, PRE11)는 상술한 도 8에 도시한 신호(PRE0)에 대응한다. 동 도면에 도시한 바와 같이, 본 실시 형태 2에서는 크게는 블록(BLK2)의 중앙에서 비트 맵이 반환되며, 또한, 블록(BLK1)의 도중에서도 비트 맵이 반환된다.

본 실시 형태 2에 의하면, 메모리 셀 어레이의 분할 수를 16분할로부터 10분할로 함으로써 용량비(Cd/Cs)는 1.6배가 되고, 센스 앰프의 총 수는 1.6분의 1배가 된다. 이 것은, 셀 용량(Cs)을 1.6배로 크게함에 의해 칩 사이즈를 작게 할 수 있는 것을 의미한다.

<실시 형태 3>

이하, 실시 형태 3을 설명한다.

상술한 실시 형태 1 및 2에서는, 행을 선택하기 위한 어드레스의 비트 맵과, 블록을 선택하기 위한 어드레스의 비트 맵이 공통되며, 어느 비트 맵도 대칭성을 가지 있지만, 본 실시 형태 3에서는 블록을 선택하기 위한 어드레스의 비트 맵만이 대칭성을 갖는다.

도 16은 본 실시 형태 3에 관한 어드레스 발생회로(700)의 구성을 도시한다. 동 도면에 도시한 바와 같이, 이 어드레스 발생회로(700)는 예를 들면 상술한 도 10에 도시한 입력 초단 버퍼(502-1 내지 502-j) 및 래치회로(503-1 내지 503-j)와 같은 회로계에 의해 얻어진 어드레스 신호(IA0 내지 IA10)를 래치하여 행 어드레스 신호(X0 내지 x10)를 출력하는 행 어드레스 래치회로(710-0 내지 710-10)와, 어드레스 신호(IA0 내지 IA10)를 래치하여 열 어드레스 신호(Y0 내지 Y10)를 출력하는 열 어드레스 래치회로(720-0 내지 720-10)와, 어드레스 신호(IA6 내지 IA9)(도시하지 않음)를 래치하여 블록 선택용 행 어드레스 신호(X6P 내지 X9P)를 출력하는 행 어드레스 래치회로(730) 및 도시하지 않은 3개의 행 어드레스 래치회로로 구성된다. 즉, 워드선을 선택하기 위하여 사용되는 행 어드레스 신호와는 별도로, 블록 선택을 행하기 위해 사용되는 행 어드레스 신호(X6P 내지 X9P)를 발생한다.

도 17의 (a)에, 행 어드레스 래치회로(730)의 구성예를 도시한다. 이 도면에 도시한 바와 같이 행 어드레스 래치회로(730)는 배타적 논리합 게이트(7301)와 플립플롭 등의 행 어드레스 래치회로(7302)로 구성된다. 도 17(b)에, 상술한 행 어드레스 신호(X2 내지 X8)의 프리디코드 예를 도시한다. 상술한 행 어드레스 신호(X2 내지 X8)는 8분의 1을 선택하는 신호군(X6과 X7과 X8과의 논리치의 조합으로 나타내는 신호군)과 행 어드레스 신호(X4, X5)에 의거하여 4분의 1을 선택하는 신호군(X4와 X5와의 논리치의 조합으로 나타내는 신호군)과 행 어드레스 신호(X2, X3)에 의거하여 4분의 1을 선택하는 신호군(X2와 X3과의 논리치의 조합으로 나타내는 신호군)에 프리디코드 되어, 도시하지 않은 행 디코더에 주어진다. 도 17(c)에상술한 블록 선택 신호(X6P 내지 X9P) 및 행 어드레스 신호(X10)의 프리디코드 예를 도시한다. 이 블록 선택용 신호(X6P 내지 X9P)는 예를 들면 상술한 도 8에 도시한 블록 프리디코더(410)를 이용하여 블록 선택 신호(BL0 내지 BL2)에 프리디코드 된다.

또한, 상술한 행 어드레스 래치회로(710-0 내지 710-10)와 행 어드레스 래치회로(730)(블록 선택용 신호(X7P 내지 X9P)를 출력하는 다른 행 어드레스 래치회로를 포함한다)는 행 어드레스 스트로브 신호에 의거하여 생성된 래치 신호(XLAT)를 트리거로 하여 래치 동작을 행하고, 열 어드레스 래치회로(720-0 내지 720-10)는 열 어드레스 스트로브 신호에 의거하여 생성된 래치 신호(YLAT)를 트리거로 하여 래치 동작을 행한다.

도 18의 (a)에, 블록 선택용 어드레스 신호(X6P 내지 X9P) 및 행 어드레스 신호(X10)의 비트 맵을 도시하며, 동 도면(b)에 통상의 워드선을 선택하기 위한 행 어드레스 신호(X6 내지 X10)의 비트 맵을 도시한다. 블록 선택용 어드레스 신호(X6P 내지 X9P)는 행 어드레스 신호(X10)와 함께, 예를 들면 상술한 도 4 또는 도 7에 도시한 블록 선택회로에 의해 블록을 선택하기 위해 사용되며, 행 어드레스 신호(X6 내지 X10)는 예를 들면 도 3에 도시한 행 디코더 XDEC에 의해 워드선을 선택하기 위해 사용된다.

도 18의 (a)에서 알 수 있듯이, 블록 선택용 행 어드레스 신호(X6P 내지 X9P)의 비트 맵은 3개(홀수개)의 블록(BLK0 내지 BLK2)중, 중앙에 위치하는 블록(BLK1)의 중앙으로 반환되어 있으며, 행의 선택 순서가 도중에서 반전된다. 이에 대하여, 행 어드레스 신호(X6 내지 X10)의 비트 맵은 반환이 없고, 행의 선택 순서가 일정하다.

본 실시 형태 3에 의하면, 워드선을 선택하기 위한 회로계와, 블록을 선택하기 위한 회로계를 분리하였음으로, 각 행을 선택하기 위한 행 어드레스의 비트 맵을 일체 변경하지 않고, 메모리 셀 어레이를 2의 승수 이외의 개수의 블록으로 임의로 분할할 수 있다. 따라서, 예를 들면 블록의 분할 수만을 변경하는 등 회로 변경이 용이하게 된다.

이상, 본 발명의 실시 형태를 설명하였지만, 본 발명은 이들 실시 형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있어도 본 발명에 포함된다.

예를 들면, 상술한 실시 형태에서는, 예를 들면 블록(BLK0 내지 BLK11)의 각각은 열 어드레스 신호(Y7, Y8)에 의해 4개의 소블록으로 분할되는 것으로 하였으나 이것에 한정되는 것이 아니라, 이 소블록의 분할 수는 임의이며, 물론 각 블록은 소블록으로 분할되지 않는 것으로 하여도 좋다.

또한, 상술한 실시 형태에서는 반복 단위를 이루는 블록의 개수를 3개로 하였지만 이것에 한정되는 것이 아니라, 필요에 따라서 임의의 홀수개를 설정하면 좋다. 이 경우, 비트 맵의 반환을 복수 마련하여도 좋다.

또한, 11분할, 13분할 등의 소수 분할의 경우는 반복이 없고, 중앙에 위치하는 블록의 중앙으로부터 비트 맵을 반환하도록 하여도 좋다.

또한, 상술한 실시 형태에서는 SDRAM을 예로서 설명하였으나 이에 한정되는것이 아니라, 다른 형식의 반도체 메모리에도 적용할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 이하의 효과를 얻을 수 있다.

즉, 행 어드레스에 관하여 복수의 블록으로 분할된 메모리 셀 어레이를 가지며, 상기 복수의 블록에 걸쳐 상기 메모리 셀 어레이의 각 행에 연속된 어드레스 공간이 할당되는 동시에, 상기 블록을 단위로 하여 상기 메모리 셀 어레이가 부분적으로 활성화되도록 구성된 반도체 기억장치에 있어서, 상위측의 소정의 행 어드레스 신호에 의해 선택되는 상기 메모리 셀 어레이 내의 1군의 행이 홀수개의 블록으로 분할되고, 당해 홀수개의 블록을 반복 단위로서, 하위측의 소정의 행 어드레스 신호군의 비트 맵이 대칭성을 갖도록 하였기 때문에, 회로 구성의 복잡화를 초래하지 않고, 메모리 셀 어레이의 분할 수를 2의 승수로 나타내는 수 이외의 수로 설정하는 것이 가능하게 된다. 또한, 블록 수를 2의 승수 이외로 구성함으로써, 블록 수, 용량비(Cd/Cs), 센스 앰프의 수를 선택할 수 있으며, 설계의 자유도가 증가하며, DRAM의 대용량화에 신속히 대응하는 것이 가능하게 된다.

Claims (7)

1. 행 어드레스에 관하여 복수의 블록으로 분할된 메모리 셀 어레이를 가지며, 상기 복수의 블록에 걸쳐 상기 메모리 셀 어레이의 각 행에 연속된 어드레스 공간이 할당되는 동시에, 상기 블록을 단위로 하여 상기 메모리 셀 어레이가 부분적으로 활성화되도록 구성된 반도체 기억장치에 있어서,

   상기 메모리 셀 어레이는, 2의 N승(N은 자연수) 이외의 자연수개(個)의 블록으로 분할되어, 소정의 어드레스 신호군의 비트 맵이 대칭성을 갖는 것을 특징으로 하는 반도체 기억장치.
2. 행 어드레스에 관하여 복수의 블록으로 분할된 메모리 셀 어레이를 가지며, 상기 복수의 블록에 걸쳐 상기 메모리 셀 어레이의 각 행에 연속된 어드레스 공간이 할당되는 동시에, 상기 블록을 단위로 하여 상기 메모리 셀 어레이가 부분적으로 활성화되도록 구성된 반도체 기억장치에 있어서,

   상위측의 소정의 행 어드레스 신호에 의해 선택되는 상기 메모리 셀 어레이 내의 1군의 행이 홀수개의 블록으로 분할되어, 당해 홀수개의 블록을 반복 단위로 하여, 하위측의 소정의 행 어드레스 신호군의 비트 맵이 대칭성을 갖는 것을 특징으로 하는 반도체 기억장치.
3. 제 1항 또는 제 2항에 있어서,

   상기 상위측의 소정의 어드레스 신호와 상기 하위측의 소정의 어드레스 신호군과의 배타적 논리합을 연산하여 상기 메모리 셀 어레이의 행을 선택하는 행 선택회로계를 구비한 것을 특징으로 하는 반도체 기억장치.
4. 제 1항 또는 제 2항에 있어서,

   상기 메모리 셀 어레이는, 메모리 셀로부터 데이터의 판독시에 필요하게 되는 데이터 보존용의 커패시터와 비트선과의 용량비가 확보되는 한도로, 2의 N승(N은 자연수)과 2의 N-1승과의 사이의 수로 나타내는 복수의 블록으로 분할된 것을 특징으로 하는 반도체 기억장치.
5. 제 1항 또는 제 2항에 있어서,

   상기 홀수개의 블록중에서 행 수가 적은 블록에 용장행(冗長行)을 배치한 것을 특징으로 하는 반도체 기억장치.
6. 제 1항 또는 제 2항에 있어서,

   상기 소정의 행 어드레스 신호군의 비트 맵은, 상기 메모리 셀 어레이의 행을 선택하는데 비대칭성을 갖는 동시에, 상기 복수의 블록을 선택하는데 대칭성을 갖는 것을 특징으로 하는 반도체 기억장치.
7. 제 1항 또는 제 2항에 있어서,

   상기 복수의 블록을 선택하기 위한 블록 선택회로계로서,

   상기 상위측의 행 어드레스 신호에 의거하여 상기 홀수개의 블록중, 외측의 블록을 상보적(相補的)으로 선택하는 논리회로부와,

   상기 하위측의 행 어드레스 신호군에 의거하여 상기 홀수개의 블록중, 내측의 블록을 선택하는 동시에 상기 외측의 블록을 비선택상태로 하는 논리회로부를 구비한 것을 특징으로 하는 반도체 기억장치.