JP2015005322A - 半導体装置 - Google Patents

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Abstract

【課題】複数のメモリブロックを効率よくレイアウトする。【解決手段】複数のメモリバンクｂａｎｋ０〜ｂａｎｋ７を備える。各メモリバンクは、ロウアドレスに基づいてメインワード線を選択するロウデコーダ１２と、カラムアドレスに基づいてカラム選択線を選択するカラムデコーダ１３と、複数のメモリセルからなるメモリセルアレイ１１とをそれぞれ含みる。メモリバンクｂａｎｋ０に含まれるメモリセルアレイ１１は、２のべき乗とは異なる複数のメモリブロックＭＢに分割されている。本発明によれば、メモリセルアレイ１１をよりフレキシブルにレイアウトすることができる。これにより、大きな空きスペースを設けることなく、チップ形状を正方形に近い形状とすることが可能となる。【選択図】図１２

Description

本発明は半導体装置に関し、特に、各メモリバンクが複数のメモリブロックに分割されてなる半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、メモリセルアレイ領域が複数のメモリバンクに分割されていることが一般的である。メモリバンクとはコマンドの発行単位であり、異なるメモリバンクに対しては非排他的なアクセスが可能である。このため、メモリセルアレイ領域を複数のメモリバンクに分割すれば、アクセス効率を高めることが可能となる。
各メモリバンクの形状はその記憶容量によって制約され、多くの場合、正方形に近い形状、或いは、長辺と短辺の比が約２：１である長方形となる。一例として、８バンク構成を有する２ギガビットのＤＲＡＭの場合、１バンク当たりの記憶容量が２５６メガビットとなることから、ワード線方向に１６ｋ個、ビット線方向に１６ｋ個のメモリセルを配列することによって１バンクを構成することができる。この場合、各メモリバンクの形状は、正方形に近い形状となる。これに対し、８バンク構成を有する４ギガビットのＤＲＡＭの場合、１バンク当たりの記憶容量が５１２メガビットとなることから、ワード線方向に３２ｋ個、ビット線方向に１６ｋ個のメモリセルを配列することによって１バンクを構成することができる。この場合、各メモリバンクの形状は、長辺と短辺の比が約２：１である長方形となる。
他方、近年においては、エッジパッド型と呼ばれるＤＲＡＭが広く用いられている。エッジパッド型のＤＲＡＭは、対向する２つのチップエッジに沿ってパッド電極を配列するタイプのＤＲＡＭであり、２つのチップを互いに９０°回転させた状態で積層することができる。
エッジパッド型のＤＲＡＭを積層するためには、チップ形状が正方形に近い長方形であり、且つ、短辺に沿ってパッド電極を配列することが求められる。ここで、正方形に近い長方形であることが求められるのは、長辺と短辺の長さの差が大きすぎると、９０°回転させた状態で積層した場合に、上層に位置するチップに撓みが発生しやすくなるからである。一方、短辺に沿ってパッド電極を配列する必要があるのは、９０°回転させた状態で積層した場合に、下層に位置するチップのパッド電極を露出させるためである。
特開２００９−２９５７４０号公報
しかしながら、チップの記憶容量やバンク構成によっては、チップ形状を正方形に近い形状とすることが困難であることがあった。例えば、８バンク構成のチップにおいて各メモリバンクの形状が約２：１の長方形である場合、８つのメモリバンクを２列×４行にレイアウトすれば、チップ形状は正方形に近い形状となる。これに対し、８バンク構成のチップにおいて各メモリバンクの形状が正方形に近い場合、チップ形状を正方形に近い形状とするためには大きな空きスペースが発生することある。特許文献１に示す例では、８つのメモリバンクを３列×３行にレイアウトし、中央領域を空きスペースとしている。
空きスペースにはメモリセルアレイを制御するための周辺回路を配置することができるが、１つのメモリバンクと同じサイズを有しているため、ほとんどの場合、無駄なスペースが発生してしまう。
本発明の第１の側面による半導体装置は、非排他的にアクセス可能な第１のメモリバンクを含む複数のメモリバンクを備え、前記複数のメモリバンクは、ロウアドレスに基づいて複数のメインワード線のいずれかを選択するロウデコーダと、カラムアドレスに基づいて複数のカラム選択線のいずれかを選択するカラムデコーダと、前記複数のメインワード線及び前記複数のカラム選択線によって選択される複数のメモリセルからなるメモリセルアレイとをそれぞれ含み、前記第１のメモリバンクに含まれるメモリセルアレイは、互いに交差する前記複数のメインワード線のいずれか及び前記複数のカラム選択線のいずれかの延在範囲によって定義される、２のべき乗とは異なる複数のメモリブロックに分割されていることを特徴とする。
本発明の第２の側面による半導体装置は、非排他的にアクセス可能な第１のメモリバンクを含む複数のメモリバンクを備え、前記複数のメモリバンクは、ロウアドレスに基づいて複数のメインワード線のいずれかを選択するロウデコーダと、カラムアドレスに基づいて複数のカラム選択線のいずれかを選択するカラムデコーダと、前記複数のメインワード線及び前記複数のカラム選択線によって選択される複数のメモリセルからなるメモリセルアレイとをそれぞれ含み、前記第１のメモリバンクに含まれるメモリセルアレイは、互いに交差する前記複数のメインワード線のいずれか及び前記複数のカラム選択線のいずれかの延在範囲によって定義され、少なくとも第１及び第２のメモリブロックを含む複数のメモリブロックに分割されており、前記複数のメモリブロックは、いずれも前記複数のメインワード線によってそれぞれ選択される複数のメモリマットを含み、前記第１のメモリブロックに含まれる前記複数のメモリマットの数は、前記第２のメモリブロックに含まれる前記複数のメモリマットの数と相違することを特徴とする。
本発明の第３の側面による半導体装置は、第１乃至第３のメモリブロックを含む第１のメモリバンクと、第４乃至第６のメモリブロックを含む第２のメモリバンクと、前記第１のメモリブロックと前記第３のメモリブロックに対して共通に割り当てられた第１のリードアンプと、前記第２のメモリブロックと前記第５のメモリブロックに対して共通に割り当てられた第２のリードアンプと、前記第４のメモリブロックと前記第６のメモリブロックに対して共通に割り当てられた第３のリードアンプと、を備えることを特徴とする。
本発明の第１の側面による半導体装置によれば、メモリバンクが２のべき乗とは異なる複数のメモリブロックに分割されていることから、メモリセルアレイをよりフレキシブルにレイアウトすることができる。これにより、大きな空きスペースを設けることなく、チップ形状を正方形に近い形状とすることが可能となる。
本発明の第２の側面による半導体装置によれば、メモリバンクがメモリマット数の異なる複数のメモリブロックに分割されていることから、メモリセルアレイをよりフレキシブルにレイアウトすることができる。これにより、大きな空きスペースを設けることなく、チップ形状を正方形に近い形状とすることが可能となる。
本発明の第３の側面による半導体装置によれば、異なるメモリバンク間で共有するリードアンプと異なるメモリバンク間で共有しないリードアンプを混在させていることから、メモリセルアレイをよりフレキシブルにレイアウトすることができる。これにより、大きな空きスペースを設けることなく、チップ形状を正方形に近い形状とすることが可能となる。
本発明の好ましい実施形態による半導体装置１０の外観を示す略平面図である。 ２つの半導体装置１０Ａ，１０Ｂを互いに９０°回転させた状態で積層した様子を示す略平面図である。 半導体装置１０の内部回路を示すブロック図である。 半導体装置１０の大まかなレイアウトを説明するための略平面図である。 メモリバンクを１つのメモリブロックによって構成した例を示す図である。 メモリブロックの構成を説明するための略平面図である。 メモリマットＭＡＴの構成を説明するための略平面図である。 メモリマットＭＡＴのアドレスマッピングを説明するための模式図である。 半導体装置１０が８バンク構成を有する４ギガビットＤＲＡＭである場合のレイアウトの一例を示す略平面図である。 半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第１例を示す略平面図である。 半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第２例を示す略平面図である。 半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第３例を示す略平面図であり、本発明の第１の実施形態に相当する。 メモリバンクｂａｎｋ０，ｂａｎｋ４の拡大図である。 セグメントＳＥＧ０〜ＳＥＧ２を示す図である。 セグメントのアドレスマッピングを説明するための表であり、（ａ）はセグメントＳＥＧ０に対するアドレスマッピングを示し、（ｂ）はセグメントＳＥＧ１に対するアドレスマッピングを示し、（ｃ）はセグメントＳＥＧ２に対するアドレスマッピングを示している。 セグメントＳＥＧ０〜ＳＥＧ２を生成するデコーダ回路の回路図である。 メモリバンクｂａｎｋ０，ｂａｎｋ４に含まれるセグメントＳＥＧ０〜ＳＥＧ２を示す図である。 アクセス制御回路２０の主要部を示す回路図である。 図１８に示した回路の動作を説明するためのタイミング図である。 カラムデコーダ１３の回路図である。 アンプ回路１５の回路図である。 図２０及び図２１に示した回路の動作を説明するためのタイミング図である。 変形例によるセグメントの構成を示す模式図である。 半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第４例を示す略平面図であり、本発明の第２の実施形態に相当する。 半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第５例を示す略平面図であり、本発明の第３の実施形態に相当する。 半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第６例を示す略平面図であり、本発明の第４の実施形態に相当する。 半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第７例を示す略平面図であり、本発明の第５の実施形態に相当する。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の外観を示す略平面図である。本実施形態による半導体装置１０はＤＲＡＭであるが、本発明の適用対象がこれに限定されるものではない。
図１に示すように、本実施形態による半導体装置１０の平面形状は、正方形に近い長方形であり、Ｙ方向に沿った長辺側のエッジ１０ａ，１０ｂとＸ方向に沿った短辺側のエッジ１０ｃ，１０ｄを有している。長辺側のエッジ１０ａ，１０ｂの長さをＷｙ、短辺側のエッジ１０ｃ，１０ｄの長さをＷｘとした場合、
Ｗｘ＜Ｗｙ
である。そして、本実施形態による半導体装置１０は、短辺側のエッジ１０ｃ，１０ｄに沿って配列された複数のパッド電極Ｐを備えている。
このような構成を有する半導体装置１０は単独でパッケージングしても構わないが、２つの半導体装置１０を積層した状態でパッケージングすることが可能である。この場合、図２に示すように、２つの半導体装置１０Ａ，１０Ｂを互いに９０°回転させた状態で積層する。これにより、下層の半導体装置１０Ａに設けられたパッド電極Ｐが露出した状態となることから、パッド電極ＰにボンディングワイヤＢＷを接続することが可能となる。下層の半導体装置１０Ａにおける露出幅をＷとした場合、
Ｗｘ＋２Ｗ＝Ｗｙ
であり、露出幅Ｗは、パッド電極Ｐに対してワイヤボンディング可能な最小幅Ｗ０以上である必要がある。
しかしながら、Ｗｘに対してＷｙが大きすぎると、上層の半導体装置１０Ｂの短辺（エッジ１０ｃ，１０ｄ）が下層の半導体装置１０Ａの長辺（エッジ１０ａ，１０ｂ）から大きく飛び出した状態となるため、上層の半導体装置１０Ｂに反りが生じやすくなる。このような反りは信頼性低下の原因となることから、できる限り抑制する必要がある。反りを抑制するためには、Ｗ＞Ｗ０を満たす範囲でＷｘとＷｙの差（＝２Ｗ）をできる限り小さくする、つまり、正方形に近い形状とすることが望まれる。
半導体装置１０の平面形状を正方形に近い形状とするためには、内部回路、特にメモリセルアレイのレイアウトを最適化する必要がある。
図３は、半導体装置１０の内部回路を示すブロック図である。
図３に示すように、本実施形態による半導体装置１０はメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、複数のコマンドアドレス端子２１を介して外部からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給される。アクセス制御回路２０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図３に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
図４は、半導体装置１０の大まかなレイアウトを説明するための略平面図である。
図４に示すように、半導体装置１０は、短辺側のエッジ１０ｃに沿って設けられた周辺回路領域ＰＳと、短辺側のエッジ１０ｄに沿って設けられた周辺回路領域ＦＳを備え、これらに挟まれるようにメモリセルアレイ領域ＡＲＹが配置されている。周辺回路領域ＰＳには、コマンドアドレス端子２１や電源端子４１，４２の一部を構成するパッド電極Ｐが配列されるとともに、アクセス制御回路２０が配置される。一方、周辺回路領域ＦＳには、データ端子３１や電源端子４１，４２の残りの一部を構成するパッド電極Ｐが配列されるとともに、データ入出力回路３０が配置される。そして、これらに挟まれたメモリセルアレイ領域ＡＲＹには、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５が配置される。
メモリセルアレイ１１は複数のメモリバンクに分割されており、ロウデコーダ１２やカラムデコーダ１３などもメモリバンクごとに設けられる。図５は、１つのメモリバンクのレイアウトの一例を示す平面図であり、図５に示す例では、矩形状のメモリセルアレイ１１と、メモリセルアレイ１１の辺Ｌａに沿って配置されたロウデコーダ１２と、メモリセルアレイ１１の辺Ｌｂに沿って配置されたカラムデコーダ１３及びアンプ回路１５を備えている。センス回路１４は、メモリセルアレイ１１の内部に埋め込まれている。
しかしながら、メモリバンクの記憶容量によっては、図５に示すレイアウトを採ることは困難であり、１つのメモリバンクがいくつかのメモリブロックに分割されることがある。これは、メモリバンクの記憶容量が大きくなると、ロウデコーダ１２からメモリセルアレイ１１に延在するメインワード線ＭＷＬの負荷容量が大きくなり、或いは、カラムデコーダ１３からメモリセルアレイ１１に延在するカラム選択線ＹＳの負荷容量が大きくなるからである。ここで、「メモリブロック」とは、互いに交差するメインワード線ＭＷＬ及びカラム選択線ＹＳの延在範囲によって定義される領域である。
現在の技術では、２５６メガビット（＝１６ｋワード×１６ｋビット）がメモリブロックの現実的な最大サイズであり、１つのメモリバンクの容量がこれを超える場合には、１つのメモリバンクを複数のメモリブロックに分割する必要が生じる。
図６は、メモリブロックの構成を説明するための略平面図である。
図６に示すように、メモリブロックＭＢは、１６列×３３行にマトリクス状にレイアウトされたメモリマットＭＡＴを備えており、メモリブロックＭＢの辺Ｌｃに沿ってロウデコーダ１２が配置され、メモリブロックＭＢの辺Ｌｄに沿ってカラムデコーダ１３及びアンプ回路１５が配置されている。
図７は、メモリマットＭＡＴの構成を説明するための略平面図である。
図７に示すように、メモリマットＭＡＴは、複数のサブワード線ＳＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。サブワード線ＳＷＬの駆動は、サブワードドライバＳＷＤによって行われる。サブワードドライバＳＷＤの選択は、ロウデコーダ１２による制御のもと、図５に示したメインワード線ＭＷＬを介して行われる。また、ビット線ＢＬはそれぞれ対応するセンスアンプＳＡに接続されており、図５に示したカラム選択線ＹＳによって選択されると、図示しないローカルＩ／Ｏ線及びメインＩ／Ｏ線を介して、アンプ回路１５に接続される。
図８は、メモリマットＭＡＴのアドレスマッピングを説明するための模式図である。
図８に示すように、列方向（Ｙ方向）におけるメモリマットＭＡＴの選択は、ロウアドレスの上位ビットＸ１３〜Ｘ９に基づき、メインワード線ＭＷＬによって行われる。ここで、列方向の端部に位置するメモリマットＭＡＴ０とメモリマットＭＡＴ３２は、他のメモリマットＭＡＴ１〜ＭＡＴ３１の半分の記憶容量を有しており、これら２つのメモリマットＭＡＴ０，ＭＡＴ３２を合わせて１つのメモリマットＭＡＴとして取り扱う。このためメモリマットＭＡＴ０，ＭＡＴ３２には同じロウアドレス（Ｘ１３〜Ｘ９＝０００００ｂ）がマッピングされている。以下の説明においても、列方向の端部に位置する２つのメモリマットＭＡＴについては、便宜上、１つのメモリマットＭＡＴと見なすことがある。
メモリマット内におけるサブワード線ＳＷＬの選択は、図７に示すようにロウアドレスの下位ビットＸ８〜Ｘ０を用いて行われる。したがって、１つのメモリマットＭＡＴには５１２本（＝２９）のサブワード線ＳＷＬが含まれることになる。実際には、不良のあるサブワード線ＳＷＬを置換するための冗長ワード線も存在するため、１つのメモリマットＭＡＴに５１２本を超える数のサブワード線ＳＷＬが含まれることがあるが、ここではレギュラーなサブワード線ＳＷＬにのみ着目している。
一方、メモリマット内におけるビット線ＢＬの選択は、図７に示すようにカラムアドレスの上位ビットＹ９〜Ｙ３を用いて行われる。また、１つのメモリマットＭＡＴには同時に選択される８ＤＱ分（ＤＱ０〜ＤＱ７又はＤＱ８〜ＤＱ１５）のビット線ＢＬが含まれる。したがって、１つのメモリマットＭＡＴには１０２４本（＝２７×８）のビット線ＢＬが含まれることになる。実際には、不良のあるビット線ＢＬを置換するための冗長ビット線も存在するため、１つのメモリマットＭＡＴに１０２４本を超える数のビット線ＢＬが含まれることがあるが、ここでもレギュラーなビット線ＢＬにのみ着目している。
尚、カラムアドレスの下位ビットＹ２〜Ｙ０は、行方向（Ｘ方向）におけるメモリマットＭＡＴのマッピングに用いられる。下位ビットＹ２〜Ｙ０のマッピングが異なる８つのメモリマットＭＡＴは常に同時に選択され、これら８つのメモリマットＭＡＴから読み出されたデータは、図２に示したデータ入出力回路３０にプリフェッチされ、データ端子３１からバースト出力される。
そして、このようなメモリマットＭＡＴが１６列×３３行にマトリクス状にレイアウトされて１つのメモリブロックＭＢが構成される。このため、１つのメモリブロックＭＢは、行方向に１６ｋ本（厳密には５１２本×３３マット）、列方向に１６ｋ本のビット線ＢＬからなり、これらの各交点にメモリセルＭＣが配置された構成を有している。このため、図６に示すように、Ｘ方向のサイズＷｘ０とＹ方向のサイズＷｙ０はほぼ等しくなる。
図９は、半導体装置１０が８バンク構成を有する４ギガビットＤＲＡＭである場合のレイアウトの一例を示す略平面図である。
８バンク構成を有する４ギガビットＤＲＡＭにおいては、１バンク当たりの記憶容量が５１２メガビットとなることから、図６に示したメモリブロックＭＢを２個用いて１つのメモリバンクを構成する必要がある。この場合、必要なメモリブロック数は全部で１６個であることから、図９に示すように、メモリブロックＭＢを４列×４行にマトリクス状にレイアウトすることができる。この場合、メモリセルアレイ領域ＡＲＹの形状はほぼ正方形となるため、これを挟むように周辺回路領域ＰＳ，ＦＳを配置すれば、チップ形状を正方形に近い長方形とすることが可能となる。
図１０は、半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第１例を示す略平面図である。
８バンク構成を有する８ギガビットＤＲＡＭにおいては、１バンク当たりの記憶容量が１ギガビットとなることから、図６に示したメモリブロックＭＢを４個用いて１つのメモリバンクを構成する必要がある。この場合、必要なメモリブロック数は全部で３２個であることから、図１０に示すように、メモリブロックＭＢを８列×４行にマトリクス状にレイアウトすることができる。しかしながら、この場合、メモリセルアレイ領域ＡＲＹの形状は２：１の長方形となることから、チップ形状を正方形に近い長方形とすることはできない。したがって、このようなレイアウトでは、図２を用いて説明したように２つの半導体装置１０Ａ，１０Ｂを重ねることはできなくなってしまう。
図１１は、半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第２例を示す略平面図である。
図１１においては、メモリブロックＭＢを２列×２行にマトリクス状にレイアウトすることによって１つのメモリバンクを構成し、且つ、メモリバンクを３列×３行にマトリクス状にレイアウトしている。この場合、メモリセルアレイ領域ＡＲＹの形状はほぼ正方形となるため、これを挟むように周辺回路領域ＰＳ，ＦＳを配置すれば、チップ形状を正方形に近い長方形とすることが可能となる。しかしながら、この場合、メモリセルアレイ領域ＡＲＹにメモリバンク１個分の空きスペースＺが発生し、チップ面積が増大してしまう。
これに対し、以下に説明するレイアウトは、空きスペースＺをほとんど発生させることなく、チップ形状を正方形に近い長方形とすることを可能としている。
図１２は、半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第３例を示す略平面図であり、本発明の第１の実施形態に相当する。
図１２に示すように、第１の実施形態においては、１つのメモリバンクが６つのメモリブロックＭＢに分割されている。これら６つのメモリブロックＭＢはＬ字状にレイアウトされ、空きスペースが生じないように、２つのメモリバンクを構成する合計１２個のメモリブロックＭＢを組み合わせている。
ここで、メモリバンクｂａｎｋ０に着目してより詳細に説明すると、メモリバンクｂａｎｋ０を構成する６個のメモリブロックＭＢ０〜ＭＢ５のうち、Ｘ方向に隣接する２つのメモリブロックＭＢ０，ＭＢ１はセグメントＳＥＧ０を構成し、Ｘ方向に隣接する２つのメモリブロックＭＢ２，ＭＢ３はセグメントＳＥＧ１を構成し、Ｘ方向に隣接する２つのメモリブロックＭＢ４，ＭＢ５はセグメントＳＥＧ２を構成する。セグメントＳＥＧ０とセグメントＳＥＧ１はＸ方向に隣接して配置され、セグメントＳＥＧ０とセグメントＳＥＧ２はＹ方向に隣接して配置されている。また、各セグメントを構成する２つのメモリブロック間には、ロウデコーダ１２が配置される。
本実施形態においては、セグメントＳＥＧ０，ＳＥＧ２を構成するメモリブロックＭＢについてはそれぞれＹ方向に２２個分のメモリマットＭＡＴを有し、セグメントＳＥＧ１を構成するメモリブロックＭＢについてはそれぞれＹ方向に２０個分のメモリマットＭＡＴを有している。これにより合計でＹ方向に６４個分のメモリマットＭＡＴが存在することになる。但し、既に説明したように、Ｙ方向の端部に位置するメモリマットＭＡＴは記憶容量が半分であるため、各メモリブロックＭＢとも上記のメモリマット数よりも、実際にはメモリマットＭＡＴが１個多い。
ここで、メモリバンクｂａｎｋ０，ｂａｎｋ４の拡大図である図１３を用いてより詳細に説明すると、各セグメントを構成する２つのメモリブロック間には、それぞれのメモリブロックＭＢに割り当てられたロウデコーダ１２が配置される。また、セグメントＳＥＧ０とセグメントＳＥＧ２との間には、それぞれのメモリブロックＭＢに割り当てられたカラムデコーダ１３が配置され、カラムデコーダ１３間にはアンプ回路１５が配置される。ここで、アンプ回路１５に含まれる一部の回路（後述するデータアンプ）は、上下のセグメントにて共有される。メモリバンクｂａｎｋ０のセグメントＳＥＧ１とメモリバンクｂａｎｋ４のセグメントＳＥＧ１の間に配置されたアンプ回路１５についても、一部の回路（後述するデータアンプ）が上下のセグメントにて共有される。つまり、第１の実施形態による半導体装置１０では、一部のデータアンプについては同一バンク内の異なるセグメントにて共有され、他のデータアンプについては異なるバンクに属するセグメントにて共有されることになる。
かかる構成により、図１２に示すように、メモリセルアレイ領域ＡＲＹに大きな空きスペースを作ることなく、各メモリブロックＭＢをレイアウトすることができる。但し、セグメントＳＥＧ１を構成するメモリブロックＭＢ２，ＭＢ３は、セグメントＳＥＧ０，ＳＥＧ２を構成するメモリブロックＭＢ０，ＭＢ１，ＭＢ４，ＭＢ５よりも少ない数のメモリマットＭＡＴによって構成されていることから、セグメントＳＥＧ１のＹ方向における高さは、セグメントＳＥＧ０，ＳＥＧ２のＹ方向における高さよりも低くなる。本実施形態では、このようなセグメントＳＥＧ１をＸ方向の中央に配置し、セグメントＳＥＧ１のＹ方向の高さが低い分、周辺回路領域ＰＳ，ＦＳのＸ方向における中央領域をＹ方向に突出させている。
このようなレイアウトにより、第１の実施形態による半導体装置１０は、正方形に近い長方形のチップ形状を得ることが可能となる。しかも、各メモリバンクとも、メモリブロックＭＢの構成が互いに等しいことから、メモリバンクごとにアクセス条件に差が生じることもない。
但し、１つのメモリバンクを２のべき乗とは異なる数（本実施形態では６）のメモリブロックＭＢに分割していることから、各メモリブロックＭＢに含まれるメモリマットＭＡＴの数が２のべき乗ではない数となっている。具体的には、メモリブロックＭＢ０，ＭＢ１，ＭＢ４，ＭＢ５についてはＹ方向に２２個のメモリマットＭＡＴで構成され、メモリブロックＭＢ２，ＭＢ３についてはＹ方向に２０個のメモリマットＭＡＴで構成される（端部のメモリマットＭＡＴについては、２個合わせて１個のメモリマットＭＡＴとカウントしている）。Ｘ方向については、いずれのメモリブロックＭＢも１６個のメモリマットＭＡＴからなる。
このため、本実施形態では、ロウアドレスの上位ビットを用いて、図１４に示すセグメント選択信号Ｓ０〜Ｓ２を生成し、これを用いてカラムデコーダ１３及びアンプ回路１５の選択を行っている。
図１５はセグメントのアドレスマッピングを説明するための表であり、（ａ）はセグメントＳＥＧ０に対するアドレスマッピングを示し、（ｂ）はセグメントＳＥＧ１に対するアドレスマッピングを示し、（ｃ）はセグメントＳＥＧ２に対するアドレスマッピングを示している。図１５に示すように、セグメントＳＥＧ０〜ＳＥＧ２の選択は、ロウアドレスの上位ビットＸ１４〜Ｘ９が用いられる。具体的には、図１６に示すデコーダ回路を用いてセグメント選択信号Ｓ０〜Ｓ２を生成することができる。尚、図１６に示すイネーブル信号ＥＮは、カラムアクセス時にカラムデコーダ１３及びアンプ回路１５を活性化させるための信号である。
図１７に示すように、本実施形態においては、同一バンクのセグメントＳＥＧ０，ＳＥＧ２に挟まれたタイプ（Ａ）のアンプ回路１５と、異なるバンクのセグメントＳＥＧ１に挟まれたタイプ（Ｂ）のアンプ回路１５が存在する。タイプ（Ａ）のアンプ回路１５は、当該メモリバンクのセグメントＳＥＧ０又はＳＥＧ２が選択された場合に活性化されるのに対し、タイプ（Ｂ）のアンプ回路１５は、上下に位置する２つのメモリバンクのセグメントＳＥＧ１が選択された場合に活性化される必要がある。
図１８は、アクセス制御回路２０の主要部を示す回路図である。
図１８に示すように、アクセス制御回路２０には、コマンドアドレス入力回路２２、アドレスラッチ回路２３及びコマンドデコード回路２４が含まれている。コマンドアドレス入力回路２２は、コマンドアドレス端子２１を介してアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが入力される回路であり、これらのうちアドレス信号ＡＤＤについてはアドレスラッチ回路２３に供給され、コマンド信号ＣＭＤについてはコマンドデコード回路２４に供給される。
アドレスラッチ回路２３にラッチされたアドレス信号ＡＤＤのうち、カラムアドレスＹＡＤＤについてはカラムアドレス制御回路２５に供給される。カラムアドレス制御回路２５はセグメントごとに設けられたプリデコード回路であり、図１８には、メモリバンクｂａｎｋ０のセグメントＳＥＧ０，ＳＥＧ１，ＳＥＧ２にそれぞれ割り当てられたカラムアドレス制御回路２５−００，２５−１０，２５−２０と、メモリバンクｂａｎｋ４のセグメントＳＥＧ１に割り当てられたカラムアドレス制御回路２５−１４が示されている。これらカラムアドレス制御回路２５−００，２５−１０，２５−２０，２５−１４は、それぞれ対応するカラムクロック信号ＹＣＬＫ００，ＹＣＬＫ１０，ＹＣＬＫ２０，ＹＣＬＫ１４により活性化され、カラムアドレスＹＡＤＤをプリデコードすることによってプリデコード信号ＹＰ０〜ＹＰ２を生成する。
コマンドデコード回路２４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。コマンドデコード回路２４によって生成される内部コマンドのうち、図１８にはカラム信号ＣＣＭＤ０，ＣＣＭＤ４とライトイネーブル信号ＷＲＴＥＮが示されている。カラム信号ＣＣＭＤ０は、メモリバンクｂａｎｋ０を指定してリードコマンド又はライトコマンドが発行された場合に活性化される信号である。同様に、カラム信号ＣＣＭＤ４は、メモリバンクｂａｎｋ４を指定してリードコマンド又はライトコマンドが発行された場合に活性化される信号である。一方、ライトイネーブル信号ＷＲＴＥＮは、ライトコマンドが発行された場合に活性化される信号である。
図１８に示すように、カラム信号ＣＣＭＤ０及びライトイネーブル信号ＷＲＴＥＮは、タイミング信号生成回路２６−０に供給される。タイミング信号生成回路２６−０はメモリバンクｂａｎｋ０に割り当てられた回路であり、メモリバンクｂａｎｋ０用のカラムクロック信号ＹＣＬＫ０，ライトクロック信号ＷＣＬＫ０、リードクロック信号ＲＣＬＫ０及びデータアンプクロック信号ＤＡＣＬＫ０を生成する。同様に、タイミング信号生成回路２６−４はメモリバンクｂａｎｋ４に割り当てられた回路であり、カラム信号ＣＣＭＤ４及びライトイネーブル信号ＷＲＴＥＮに基づき、メモリバンクｂａｎｋ４用のカラムクロック信号ＹＣＬＫ４，ライトクロック信号ＷＣＬＫ４、リードクロック信号ＲＣＬＫ４及びデータアンプクロック信号ＤＡＣＬＫ４を生成する。
このうち、カラムクロック信号ＹＣＬＫ０は、それぞれセグメント選択信号Ｓ００，Ｓ１０，Ｓ２０を受けるＡＮＤゲート回路Ｇ００，Ｇ１０，Ｇ２０に供給され、これによりカラムクロック信号ＹＣＬＫ００，ＹＣＬＫ１０，ＹＣＬＫ２０が生成される。セグメント選択信号Ｓ００，Ｓ１０，Ｓ２０は、それぞれメモリバンクｂａｎｋ０のセグメントＳＥＧ０〜ＳＥＧ２が選択された場合に活性化される信号であり、図１６に示した回路によって生成される。同様に、カラムクロック信号ＹＣＬＫ４は、セグメント選択信号Ｓ１４を受けるＡＮＤゲート回路Ｇ１４に供給され、これによりカラムクロック信号ＹＣＬＫ１４が生成される。かかる構成により、あるメモリバンクのあるセグメントが選択されると、これに対応するカラムアドレス制御回路２５が活性化される。そして、活性化されたカラムアドレス制御回路２５からはプリデコード信号ＹＰ０〜ＹＰ２が出力され、対応するカラムデコーダ１３に供給される。カラムデコーダ１３の回路構成については後述する。
一方、ライトクロック信号ＷＣＬＫ０，ＷＣＬＫ４、リードクロック信号ＲＣＬＫ０，ＲＣＬＫ４、データアンプクロック信号ＤＡＣＬＫ０，ＤＡＣＬＫ４は、論理ゲート回路群ＧＡ，ＧＢに供給される。論理ゲート回路群ＧＡはタイプ（Ａ）のアンプ回路１５に各種制御信号を供給する回路であり、論理ゲート回路群ＧＢはタイプ（Ｂ）のアンプ回路１５に各種制御信号を供給する回路である。
論理ゲート回路群ＧＡはセグメント選択信号Ｓ００又はＳ２０によって活性化され、ライトクロック信号ＷＣＬＫ００，ＷＣＬＫ２０、リードクロック信号ＲＣＬＫ００，ＲＣＬＫ２０、データアンプクロック信号ＤＡＣＬＫＡを生成する。このうち、ライトクロック信号ＷＣＬＫ００及びリードクロック信号ＲＣＬＫ００は、セグメント選択信号Ｓ００が活性化していることを条件として、ライトクロック信号ＷＣＬＫ０及びリードクロック信号ＲＣＬＫ０に基づいて活性化される。同様に、ライトクロック信号ＷＣＬＫ２０及びリードクロック信号ＲＣＬＫ２０は、セグメント選択信号Ｓ２０が活性化していることを条件として、ライトクロック信号ＷＣＬＫ０及びリードクロック信号ＲＣＬＫ０に基づいて活性化される。これに対し、データアンプクロック信号ＤＡＣＬＫＡは、セグメント選択信号Ｓ００又はＳ２０が活性化していることを条件として、データアンプクロック信号ＤＡＣＬＫ０に基づいて活性化される。
論理ゲート回路群ＧＢはセグメント選択信号Ｓ１０又はＳ１４によって活性化され、ライトクロック信号ＷＣＬＫ１０，ＷＣＬＫ１４、リードクロック信号ＲＣＬＫ１０，ＲＣＬＫ１４、データアンプクロック信号ＤＡＣＬＫＢを生成する。このうち、ライトクロック信号ＷＣＬＫ１０及びリードクロック信号ＲＣＬＫ１０は、セグメント選択信号Ｓ１０が活性化していることを条件として、ライトクロック信号ＷＣＬＫ０及びリードクロック信号ＲＣＬＫ０に基づいて活性化される。同様に、ライトクロック信号ＷＣＬＫ１４及びリードクロック信号ＲＣＬＫ１４は、セグメント選択信号Ｓ１４が活性化していることを条件として、ライトクロック信号ＷＣＬＫ４及びリードクロック信号ＲＣＬＫ４に基づいて活性化される。これに対し、データアンプクロック信号ＤＡＣＬＫＢは、セグメント選択信号Ｓ１０が活性化している場合にはデータアンプクロック信号ＤＡＣＬＫ０に基づいて活性化され、セグメント選択信号Ｓ１４が活性化している場合にはデータアンプクロック信号ＤＡＣＬＫ４に基づいて活性化される。
このように、タイプ（Ａ）のアンプ回路１５を制御するデータアンプクロック信号ＤＡＣＬＫＡは、メモリバンクｂａｎｋ０のセグメントＳＥＧ０又はＳＥＧ２が選択された場合に活性化する。これに対し、タイプ（Ｂ）のアンプ回路１５を制御するデータアンプクロック信号ＤＡＣＬＫＢは、メモリバンクｂａｎｋ０のセグメントＳＥＧ１が選択された場合、又は、メモリバンクｂａｎｋ４のセグメントＳＥＧ１が選択された場合に活性化する。
図１９は、図１８に示した回路の動作を説明するためのタイミング図である。
図１９に示す例では、時刻ｔ１にメモリバンクｂａｎｋ０を指定したライトコマンド（ＷＲＴ０）が発行され、時刻ｔ２にメモリバンクｂａｎｋ４を指定したライトコマンド（ＷＲＴ４）が発行され、時刻ｔ３にメモリバンクｂａｎｋ０を指定したリードコマンド（ＲＥＡＤ０）が発行され、時刻ｔ４にメモリバンクｂａｎｋ４を指定したリードコマンド（ＲＥＡＤ４）が発行されている。図１９には示されていないが、時刻ｔ１以前に発行されたアクティブコマンドによって、メモリバンクｂａｎｋ０，ｂａｎｋ４ともに、セグメントＳＥＧ１に属するサブワード線ＳＷＬが活性されている。このため、セグメント選択信号Ｓ１０，Ｓ１４が活性化された状態となっている。
まず、時刻ｔ１にライトコマンドＷＲＴ０が発行されると、カラム信号ＣＣＭＤ０が活性化し、これに応答してカラムクロック信号ＹＣＬＫ０及びライトクロック信号ＷＣＬＫ０が順次活性化する。この時、セグメント選択信号Ｓ１０が活性化された状態であることから、カラムアドレス制御回路２５−１０によってプリデコード信号ＹＰ０−１０，ＹＰ１−１０，ＹＰ２−１０が生成されるとともに、論理ゲート回路群ＧＢによってライトクロック信号ＷＣＬＫ１０が生成される。これにより、タイプ（Ｂ）のアンプ回路１５を介して、メモリバンクｂａｎｋ０のセグメントＳＥＧ１に対してライトデータの書き込みが行われる。
次に、時刻ｔ２にライトコマンドＷＲＴ４が発行されると、カラム信号ＣＣＭＤ４が活性化し、これに応答してカラムクロック信号ＹＣＬＫ４及びライトクロック信号ＷＣＬＫ４が順次活性化する。この時、セグメント選択信号Ｓ１４が活性化された状態であることから、カラムアドレス制御回路２５−１４によってプリデコード信号ＹＰ０−１４，ＹＰ１−１４，ＹＰ２−１４が生成されるとともに、論理ゲート回路群ＧＢによってライトクロック信号ＷＣＬＫ１４が生成される。これにより、タイプ（Ｂ）のアンプ回路１５を介して、メモリバンクｂａｎｋ４のセグメントＳＥＧ１に対してライトデータの書き込みが行われる。
さらに、時刻ｔ３にリードコマンドＲＥＡＤ０が発行されると、カラム信号ＣＣＭＤ０が活性化し、これに応答してカラムクロック信号ＹＣＬＫ０、リードクロック信号ＲＣＬＫ０及びデータアンプクロック信号ＤＡＣＬＫ０が順次活性化する。この時、セグメント選択信号Ｓ１０が活性化された状態であることから、カラムアドレス制御回路２５−１０によってプリデコード信号ＹＰ０−１０，ＹＰ１−１０，ＹＰ２−１０が生成されるとともに、論理ゲート回路群ＧＢによってリードクロック信号ＲＣＬＫ１０及びデータアンプクロック信号ＤＡＣＬＫＢが生成される。これにより、タイプ（Ｂ）のアンプ回路１５を介して、メモリバンクｂａｎｋ０のセグメントＳＥＧ１からリードデータの読み出しが行われる。
そして、時刻ｔ４にリードコマンドＲＥＡＤ４が発行されると、カラム信号ＣＣＭＤ４が活性化し、これに応答してカラムクロック信号ＹＣＬＫ４、リードクロック信号ＲＣＬＫ４及びデータアンプクロック信号ＤＡＣＬＫ４が順次活性化する。この時、セグメント選択信号Ｓ１４が活性化された状態であることから、カラムアドレス制御回路２５−１４によってプリデコード信号ＹＰ０−１４，ＹＰ１−１４，ＹＰ２−１４が生成されるとともに、論理ゲート回路群ＧＢによってリードクロック信号ＲＣＬＫ１４及びデータアンプクロック信号ＤＡＣＬＫＢが生成される。これにより、タイプ（Ｂ）のアンプ回路１５を介して、メモリバンクｂａｎｋ４のセグメントＳＥＧ１からリードデータの読み出しが行われる。
図２０は、カラムデコーダ１３の回路図である。
図２０には、メモリバンクｂａｎｋ０のセグメントＳＥＧ１に割り当てられたカラムデコーダ１３−１０の一部と、メモリバンクｂａｎｋ４のセグメントＳＥＧ１に割り当てられたカラムデコーダ１３−１４の一部が示されている。カラムデコーダ１３−１０は、複数のカラム選択線ＹＳ１０のいずれかを活性化させる回路であり、図２０にはカラム選択線ＹＳ１０＜０＞〜ＹＳ１０＜３＞を駆動するドライバブロック５１と、カラム選択線ＹＳ１０＜４＞〜ＹＳ１０＜７＞を駆動するドライバブロック５２が示されている。同様に、カラムデコーダ１３−１４は、複数のカラム選択線ＹＳ１４のいずれかを活性化させる回路であり、図２０にはカラム選択線ＹＳ１４＜０＞〜ＹＳ１４＜３＞を駆動するドライバブロック５３と、カラム選択線ＹＳ１４＜４＞〜ＹＳ１４＜７＞を駆動するドライバブロック５４が示されている。
ドライバブロック５１〜５４は互いに同じ回路構成を有しており、互いに異なるプリデコード信号ＹＰ０〜ＹＰ２が入力される。例えば、ドライバブロック５１には、プリデコード信号ＹＰ０−１０＜０＞〜ＹＰ０−１０＜３＞，ＹＰ１−１０＜０＞，ＹＰ２−１０＜０＞が入力され、プリデコード信号ＹＰ１−１０＜０＞，ＹＰ２−１０＜０＞がいずれもハイレベルに活性化していることを条件として、プリデコード信号ＹＰ０−１０＜０＞〜ＹＰ０−１０＜３＞に基づいてカラム選択線ＹＳ１０＜０＞〜ＹＳ１０＜３＞を駆動する。
図２１は、アンプ回路１５の回路図である。
図２１には、タイプ（Ｂ）のアンプ回路１５のうち、リードライトバスＲＷＢＵＳ１に割り当てられたアンプブロック６０が示されている。アンプブロック６０は、メモリバンクｂａｎｋ０のセグメントＳＥＧ１に割り当てられたメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０と、メモリバンクｂａｎｋ４のセグメントＳＥＧ１に割り当てられたメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４に接続されており、リード動作時においては、メインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０又はメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４を介して読み出されたリードデータをリードライトバスＲＷＢＵＳ１に出力する。また、ライト動作時においては、リードライトバスＲＷＢＵＳ１を介して供給されるライトデータをメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０又はメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４に出力する。
アンプブロック６０は、プリチャージ回路ＰＲＥ１０，ＰＲＥ１４と、ライトドライバＷＤＲＶ１０，ＷＤＲＶ１４と、データアンプＤＡＭＰと、リードドライバＲＤＲＶとを含んでいる。
プリチャージ回路ＰＲＥ１０，ＰＲＥ１４は、それぞれメモリバンクｂａｎｋ０，ｂａｎｋ４に割り当てられており、それぞれプリチャージ信号ＰＩＯＢ１０，ＰＩＯＢ１４がローレベルに活性化した場合に、メインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０及びメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４のプリチャージを行う。プリチャージ信号ＰＩＯＢ１０は、リードクロック信号ＲＣＬＫ１０とライトクロック信号ＷＣＬＫ１０の論理和信号であり、したがって、リードクロック信号ＲＣＬＫ１０及びライトクロック信号ＷＣＬＫ１０の両方が非活性状態である期間にメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０を同電位にプリチャージする。同様に、プリチャージ信号ＰＩＯＢ１４は、リードクロック信号ＲＣＬＫ１４とライトクロック信号ＷＣＬＫ１４の論理和信号であり、したがって、リードクロック信号ＲＣＬＫ１４及びライトクロック信号ＷＣＬＫ１４の両方が非活性状態である期間にメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４を同電位にプリチャージする。
ライトドライバＷＤＲＶ１０，ＷＤＲＶ１４は、それぞれメモリバンクｂａｎｋ０，ｂａｎｋ４に割り当てられており、それぞれライトクロック信号ＷＣＬＫ１０，ＷＣＬＫ１４がハイレベルに活性化した場合に、リードライトバスＲＷＢＵＳ１を介して供給されるライトデータに基づいて、それぞれメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０及びメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４を駆動する。
データアンプＤＡＭＰは、メモリバンクｂａｎｋ０，ｂａｎｋ４に対して共通に割り当てられており、データアンプクロック信号ＤＡＣＬＫＢと同一波形のイネーブル信号ＤＡＥによって活性化される。データアンプＤＡＭＰは、Ｉ／ＯスイッチＳＷ１０を介してメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０に接続されるとともに、Ｉ／ＯスイッチＳＷ１４を介してメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４に接続される。Ｉ／ＯスイッチＳＷ１０はスイッチ信号ＩＯＳＷＢ１０によって制御され、Ｉ／ＯスイッチＳＷ１４はスイッチ信号ＩＯＳＷＢ１４によって制御される。スイッチ信号ＩＯＳＷＢ１０は、リードクロック信号ＲＣＬＫ１０がハイレベルであり、データアンプクロック信号ＤＡＣＬＫＢがローレベルである場合に活性化し、Ｉ／ＯスイッチＳＷ１０を導通させる。同様に、スイッチ信号ＩＯＳＷＢ１４は、リードクロック信号ＲＣＬＫ１４がハイレベルであり、データアンプクロック信号ＤＡＣＬＫＢがローレベルである場合に活性化し、Ｉ／ＯスイッチＳＷ１４を導通させる。そして、リードクロック信号ＲＣＬＫ１０，ＲＣＬＫ１４及びデータアンプクロック信号ＤＡＣＬＫＢがいずれもローレベルである場合は、プリチャージ信号ＰＤＡＢが活性化し、データアンプＤＡＭＰのセンスノードＤＡＴ，ＤＡＢが同電位にプリチャージされる。
リードドライバＲＤＲＶは、データアンプＤＡＭＰのセンスノードＤＡＴ，ＤＡＢに接続されており、データアンプクロック信号ＤＡＣＬＫＢがハイレベルに活性化したことに応答して、データアンプＤＡＭＰによって増幅されたリードデータをリードライトバスＲＷＢＵＳ１に出力する。
このように、本実施形態においては、アンプブロック６０を構成する回路のうち、データアンプＤＡＭＰ及びリードドライバＲＤＲＶについては、異なるメモリバンクのセグメントＳＥＧ１において共有される。ここで、異なるメモリバンクのセグメントＳＥＧ１が同時に選択されることはないことから、データアンプＤＡＭＰ及びリードドライバＲＤＲＶをメモリバンク間で共有しても、動作が干渉することはない。
また、同じメモリバンクのセグメントＳＥＧ０，ＳＥＧ２に割り当てられたタイプ（Ａ）のアンプ回路１５についても、それぞれ対応する制御信号が用いられる他は、図２１に示した回路と同じ回路を用いることができる。したがって、データアンプＤＡＭＰ及びリードドライバＲＤＲＶについては、同じメモリバンクの異なるセグメントＳＥＧ０，ＳＥＧ２において共有される。ここで、同じメモリバンクのセグメントＳＥＧ０とセグメントＳＥＧ２が同時に選択されることはないことから、データアンプＤＡＭＰ及びリードドライバＲＤＲＶをセグメント間で共有しても、動作が干渉することはない。
図２２は、図２０及び図２１に示した回路の動作を説明するためのタイミング図であり、図１９と同じタイミングにおける動作を示している。尚、図２２には、図１９に示した一部の波形が重複して示されている。重複する波形については、その説明を一部省略することがある。
まず、時刻ｔ１にライトコマンドＷＲＴ０が発行されると、プリデコード信号ＹＰ０−１０，ＹＰ１−１０，ＹＰ２−１０に基づいてカラム選択線ＹＳ１０のいずれかが活性化される。これにより、メモリバンクｂａｎｋ０のセグメントＳＥＧ１に含まれるいずれかのカラムスイッチが導通状態となるため、対応するセンスアンプＳＡがメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０に接続される。そして、ライトクロック信号ＷＣＬＫ１０の活性化により、リードライトバスＲＷＢＵＳ１上のライトデータに基づいてメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０が駆動される。これにより、メモリバンクｂａｎｋ０のセグメントＳＥＧ１に対してライトデータの書き込みが行われる。
次に、時刻ｔ２にライトコマンドＷＲＴ４が発行されると、プリデコード信号ＹＰ０−１４，ＹＰ１−１４，ＹＰ２−１４に基づいてカラム選択線ＹＳ１４のいずれかが活性化される。これにより、メモリバンクｂａｎｋ４のセグメントＳＥＧ１に含まれるいずれかのカラムスイッチが導通状態となるため、対応するセンスアンプＳＡがメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４に接続される。そして、ライトクロック信号ＷＣＬＫ１４の活性化により、リードライトバスＲＷＢＵＳ１上のライトデータに基づいてメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４が駆動される。これにより、メモリバンクｂａｎｋ４のセグメントＳＥＧ１に対してライトデータの書き込みが行われる。
さらに、時刻ｔ３にリードコマンドＲＥＡＤ０が発行されると、プリデコード信号ＹＰ０−１０，ＹＰ１−１０，ＹＰ２−１０に基づいてカラム選択線ＹＳ１０のいずれかが活性化される。これにより、メモリバンクｂａｎｋ０のセグメントＳＥＧ１に含まれるいずれかのカラムスイッチが導通状態となるため、対応するセンスアンプＳＡがメインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０に接続される。その結果、メインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０の電位は、センスアンプＳＡを介して読み出されたリードデータに基づいて変化する。また、リードクロック信号ＲＣＬＫ１０の活性化によりＩ／ＯスイッチＳＷ１０が導通するため、メインＩ／Ｏ線対ＭＩＯＴ１０，ＭＩＯＢ１０の電位は、データアンプＤＡＭＰのセンスノードＤＡＴ，ＤＡＢに供給される。そして、データアンプクロック信号ＤＡＣＬＫＢが活性化すると、データアンプＤＡＭＰによる増幅動作及びリードドライバＲＤＲＶによるリードライトバスＲＷＢＵＳ１の駆動が開始される。これにより、メモリバンクｂａｎｋ０のセグメントＳＥＧ１から読み出されたリードデータがリードライトバスＲＷＢＵＳ１に出力される。
そして、時刻ｔ４にリードコマンドＲＥＡＤ４が発行されると、プリデコード信号ＹＰ０−１４，ＹＰ１−１４，ＹＰ２−１４に基づいてカラム選択線ＹＳ１４のいずれかが活性化される。これにより、メモリバンクｂａｎｋ４のセグメントＳＥＧ１に含まれるいずれかのカラムスイッチが導通状態となるため、対応するセンスアンプＳＡがメインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４に接続される。その結果、メインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４の電位は、センスアンプＳＡを介して読み出されたリードデータに基づいて変化する。また、リードクロック信号ＲＣＬＫ１４の活性化によりＩ／ＯスイッチＳＷ１４が導通するため、メインＩ／Ｏ線対ＭＩＯＴ１４，ＭＩＯＢ１４の電位は、データアンプＤＡＭＰのセンスノードＤＡＴ，ＤＡＢに供給される。そして、データアンプクロック信号ＤＡＣＬＫＢが活性化すると、データアンプＤＡＭＰによる増幅動作及びリードドライバＲＤＲＶによるリードライトバスＲＷＢＵＳ１の駆動が開始される。これにより、メモリバンクｂａｎｋ４のセグメントＳＥＧ１から読み出されたリードデータがリードライトバスＲＷＢＵＳ１に出力される。
このように、本実施形態においては、各メモリバンクが３つのセグメントＳＥＧ０〜ＳＥＧ２（６つのメモリブロックＭＢ０〜ＭＢ５）に分割されているため、一部のセグメントＳＥＧ１については異なるメモリバンクでアンプ回路１５を共有することになる。しかしながら、上述の通りリードデータやライトデータの競合が生じることはなく、メモリバンク間における非排他的なアクセスを確保することが可能となる。
そして、本実施形態においては、図１２に示したレイアウトにより、正方形に近い長方形のチップ形状を得ることが可能となる。このため、図２を用いて説明したように、２つの半導体装置１０Ａ，１０Ｂを重ねた場合に良好な特性を得ることが可能となる。
尚、本発明において１つのセグメントＳＥＧを２つのメモリブロックＭＢによって構成し、これらメモリブロックＭＢ間にロウデコーダ１２を配置することは必須でない。例えば、図２３に示すように、セグメントＳＥＧのＸ方向における端部にロウデコーダ１２を配置し、メインワード線ＭＷＬを中継するリピータＲＥＰをメモリブロックＭＢ間に配置する構成であっても構わない。
以下、本発明の他の実施形態について説明する。
図２４は、半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第４例を示す略平面図であり、本発明の第２の実施形態に相当する。
第２の実施形態においても、１つのメモリバンクが６つのメモリブロックＭＢに分割されているが、これら６つのメモリブロックＭＢはＸ方向に一列に配列されている。かかるレイアウトの場合、全てのアンプ回路１５は異なるメモリバンク間において共有されることになる。このような構成であっても、第１の実施形態と同様の効果を得ることが可能となる。
図２５は、半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第５例を示す略平面図であり、本発明の第３の実施形態に相当する。
第３の実施形態においては、メモリバンクｂａｎｋ０，ｂａｎｋ４については６つのメモリブロックＭＢにより構成し、他のメモリバンクにいては４つのメモリブロックＭＢにより構成している。４つのメモリブロックＭＢからなるメモリバンクの構成は、図１０及び図１１に示した構成と同じであり、メモリブロックＭＢを２列×２行にマトリクス状にレイアウトすることによって１つのメモリバンクを構成している。かかる構成によれば、第１及び第２の実施形態と比べて、周辺回路領域ＰＳ，ＦＳをより整形された形状とすることができる。
図２６は、半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第６例を示す略平面図であり、本発明の第４の実施形態に相当する。
第４の実施形態においても、メモリバンクｂａｎｋ０，ｂａｎｋ４については６つのメモリブロックＭＢにより構成され、他のメモリバンクにいては４つのメモリブロックＭＢにより構成されている点において第３の実施形態と同じであるが、メモリバンクｂａｎｋ０，ｂａｎｋ４を構成する６つのメモリブロックＭＢがＸ方向に一列に配列されている点において相違する。このような構成であっても、第３の実施形態と同様の効果を得ることが可能となる。
図２７は、半導体装置１０が８バンク構成を有する８ギガビットＤＲＡＭである場合のレイアウトの第７例を示す略平面図であり、本発明の第５の実施形態に相当する。
第５の実施形態においても、メモリバンクｂａｎｋ０，ｂａｎｋ４については６つのメモリブロックＭＢにより構成され、他のメモリバンクにいては４つのメモリブロックＭＢにより構成されている点において第３の実施形態と同じであるが、メモリバンクｂａｎｋ０，ｂａｎｋ４のセグメントＳＥＧ０，ＳＥＧ１を構成するメモリブロックＭＢについてはそれぞれＹ方向に１６個分のメモリマットＭＡＴを有し、セグメントＳＥＧ２を構成するメモリブロックＭＢについてはそれぞれＹ方向に３２個分のメモリマットＭＡＴを有している点において相違する。このような構成によれば、メモリバンクｂａｎｋ０，ｂａｎｋ４についても、各メモリブロックＭＢに含まれるメモリブロック数が２のべき乗となることから（端部のメモリマットＭＡＴについては、２個合わせて１個のメモリマットＭＡＴとカウントしている）、アドレス信号ＡＤＤのデコードが容易となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０，１０Ａ，１０Ｂ 半導体装置
１０ａ〜１０ｄ エッジ
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１ コマンドアドレス端子
２２ コマンドアドレス入力回路
２３ アドレスラッチ回路
２４ コマンドデコード回路
２５ カラムアドレス制御回路
２６ タイミング信号生成回路
３０ データ入出力回路
３１ データ端子
４０ 電源回路
４１，４２ 電源端子
５１〜５４ ドライバブロック
６０ アンプブロック
ＡＲＹ メモリセルアレイ領域
ＢＬ ビット線
ＢＷ ボンディングワイヤ
ＤＡＭＰ データアンプ
ＤＡＴ，ＤＡＢ センスノード
ＦＳ，ＰＳ 周辺回路領域
ＭＡＴ メモリマット
ＭＢ メモリブロック
ＭＣ メモリセル
ＭＩＯＴ，ＭＩＯＢ メインＩ／Ｏ線対
ＭＷＬ メインワード線
Ｐ パッド電極
ＰＲＥ１０，ＰＲＥ１４ プリチャージ回路
ＲＤＲＶ リードドライバ
ＲＥＰ リピータ
ＲＷＢＵＳ１ リードライトバス
ＳＡ センスアンプ
ＳＥＧ セグメント
ＳＷ１０，ＳＷ１４ スイッチ
ＳＷＤ サブワードドライバ
ＳＷＬ サブワード線
ＷＤＲＶ１０，ＷＤＲＶ１４ ライトドライバ
ＷＬ ワード線
ＹＳ カラム選択線
Ｚ 空きスペース
ｂａｎｋ メモリバンク

Claims (20)

  1. 非排他的にアクセス可能な第１のメモリバンクを含む複数のメモリバンクを備え、
    前記複数のメモリバンクは、ロウアドレスに基づいて複数のメインワード線のいずれかを選択するロウデコーダと、カラムアドレスに基づいて複数のカラム選択線のいずれかを選択するカラムデコーダと、前記複数のメインワード線及び前記複数のカラム選択線によって選択される複数のメモリセルからなるメモリセルアレイとをそれぞれ含み、
    前記第１のメモリバンクに含まれるメモリセルアレイは、互いに交差する前記複数のメインワード線のいずれか及び前記複数のカラム選択線のいずれかの延在範囲によって定義される、２のべき乗とは異なる複数のメモリブロックに分割されていることを特徴とする半導体装置。
  2. 前記複数のメモリブロックは第１乃至第３のメモリブロックを含み、
    前記第１乃至第３のメモリブロックは、いずれも前記複数のメインワード線によってそれぞれ選択される複数のメモリマットを含み、
    前記第１のメモリブロックに含まれる前記複数のメモリマットの数は、前記第２のメモリブロックに含まれる前記複数のメモリマットの数と相違することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のメモリブロックに含まれる前記複数のメモリマットの数は、前記第３のメモリブロックに含まれる前記複数のメモリマットの数と等しいことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１乃至第３のメモリブロックに含まれる前記複数のメモリマットの数は、いずれも２のべき乗とは異なる数であることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第１乃至第３のメモリブロックに含まれる前記複数のメモリマットの数は、いずれも２のべき乗であることを特徴とする請求項２又は３に記載の半導体装置。
  6. 前記複数のメモリバンクは第２のメモリバンクをさらに含み、
    前記第２のメモリバンクに含まれるメモリセルアレイは、２のべき乗とは異なる複数のメモリブロックに分割されており、
    前記第２のメモリバンクに含まれる前記複数のメモリブロックは、第４乃至第６のメモリブロックを含み、
    前記第１のメモリブロックと前記第３及び第４のメモリブロックの一方は第１の方向に隣接して配置され、
    前記第２のメモリブロックと前記第５のメモリブロックは前記第１の方向に隣接して配置され、
    前記第３及び第４のメモリブロックの他方と前記第６のメモリブロックは前記第１の方向に隣接して配置されることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第２のメモリブロックと前記第５のメモリブロックとの間に配置され、前記第２のメモリブロックと前記第５のメモリブロックに対して共通に割り当てられたデータアンプをさらに備えることを特徴とする請求項６に記載の半導体装置。
  8. 前記複数のメモリバンクは第３のメモリバンクをさらに含み、
    前記第３のメモリバンクに含まれるメモリセルアレイは、２のべき乗のメモリブロックに分割されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 非排他的にアクセス可能な第１のメモリバンクを含む複数のメモリバンクを備え、
    前記複数のメモリバンクは、ロウアドレスに基づいて複数のメインワード線のいずれかを選択するロウデコーダと、カラムアドレスに基づいて複数のカラム選択線のいずれかを選択するカラムデコーダと、前記複数のメインワード線及び前記複数のカラム選択線によって選択される複数のメモリセルからなるメモリセルアレイとをそれぞれ含み、
    前記第１のメモリバンクに含まれるメモリセルアレイは、互いに交差する前記複数のメインワード線のいずれか及び前記複数のカラム選択線のいずれかの延在範囲によって定義され、少なくとも第１及び第２のメモリブロックを含む複数のメモリブロックに分割されており、
    前記複数のメモリブロックは、いずれも前記複数のメインワード線によってそれぞれ選択される複数のメモリマットを含み、
    前記第１のメモリブロックに含まれる前記複数のメモリマットの数は、前記第２のメモリブロックに含まれる前記複数のメモリマットの数と相違することを特徴とする半導体装置。
  10. 前記複数のメモリブロックは第３のメモリブロックをさらに含み、
    前記第１のメモリブロックに含まれる前記複数のメモリマットの数は、前記第３のメモリブロックに含まれる前記複数のメモリマットの数と等しいことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１乃至第３のメモリブロックに含まれる前記複数のメモリマットの数は、いずれも２のべき乗とは異なる数であることを特徴とする請求項１０に記載の半導体装置。
  12. 前記複数のメモリバンクは第２のメモリバンクをさらに含み、
    前記第２のメモリバンクに含まれるメモリセルアレイは、少なくとも第４及び第５のメモリブロックを含む複数のメモリブロックに分割されており、
    前記第１のメモリブロックに含まれる前記複数のメモリマットの数は、前記第４及び第５のメモリブロックのいずれに含まれる前記複数のメモリマットの数とも相違し、
    前記第２のメモリブロックに含まれる前記複数のメモリマットの数は、前記第４及び第５のメモリブロックのいずれに含まれる前記複数のメモリマットの数とも相違することを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
  13. 前記第４のメモリブロックに含まれる前記複数のメモリマットの数は、前記第５のメモリブロックに含まれる前記複数のメモリマットの数と等しいことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第４及び第５のメモリブロックに含まれる前記複数のメモリマットの数は、いずれも２のべき乗であることを特徴とする請求項１３に記載の半導体装置。
  15. 第１乃至第３のメモリブロックを含む第１のメモリバンクと、
    第４乃至第６のメモリブロックを含む第２のメモリバンクと、
    前記第１のメモリブロックと前記第３のメモリブロックに対して共通に割り当てられた第１のリードアンプと、
    前記第２のメモリブロックと前記第５のメモリブロックに対して共通に割り当てられた第２のリードアンプと、
    前記第４のメモリブロックと前記第６のメモリブロックに対して共通に割り当てられた第３のリードアンプと、を備えることを特徴とする半導体装置。
  16. 前記複数のメモリブロックはいずれも複数のメモリマットを含み、
    前記第２のメモリブロックに含まれる前記複数のメモリマットの数は、前記第１及び第３の少なくとも一方のメモリブロックに含まれる前記複数のメモリマットの数と相違し、
    前記第５のメモリブロックに含まれる前記複数のメモリマットの数は、前記第４及び第６の少なくとも一方のメモリブロックに含まれる前記複数のメモリマットの数と相違することを特徴とする請求項１５に記載の半導体装置。
  17. 前記第１乃至第６のメモリブロックに含まれる前記複数のメモリマットの数は、いずれも２のべき乗とは異なる数であることを特徴とする請求項１６に記載の半導体装置。
  18. 第７及び第８のメモリブロックを含む第３のメモリバンクをさらに備え、
    前記第７のメモリブロックに含まれる前記複数のメモリマットの数は、前記第８のメモリブロックに含まれる前記複数のメモリマットの数と一致し、且つ、前記第１乃至第６のメモリブロックのいずれに含まれる前記複数のメモリマットの数とも異なることを特徴とする請求項１７に記載の半導体装置。
  19. 前記第１のメモリバンクに含まれる前記メモリブロックの数は、前記第３のメモリバンクに含まれる前記メモリブロックの数と相違することを特徴とする請求項１８に記載の半導体装置。
  20. 前記第１のメモリブロックに含まれる前記複数のメモリマットの数は、前記第２のメモリブロックに含まれる前記複数のメモリマットの２倍であり、
    前記第４のメモリブロックに含まれる前記複数のメモリマットの数は、前記第５のメモリブロックに含まれる前記複数のメモリマットの２倍であることを特徴とする請求項１６に記載の半導体装置。
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