KR20140146481A

KR20140146481A - 컬럼디코더

Info

Publication number: KR20140146481A
Application number: KR1020130069278A
Authority: KR
Inventors: 신태균
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-06-17
Filing date: 2013-06-17
Publication date: 2014-12-26
Also published as: US20140369150A1

Abstract

컬럼디코더는 라이트동작 또는 리드동작 시점부터 버스트랭스종료 시점까지 인에이블되는 제어신호를 생성하는 제어신호생성부와 상기 제어신호에 응답하여 전원전압으로부터 공급전압을 생성하되, 상기 공급전압의 레벨은 상기 제어신호에 따라 레벨이 조절되는 전원공급부 및 상기 공급전압을 입력받아 구동되고, 컬럼어드레스가 디코딩되어 생성되는 상위어드레스, 중위어드레스 및 하위어드레스의 조합에 따라 선택적으로 인에이블되는 컬럼선택신호를 생성하는 컬럼선택신호생성부를 포함한다.

Description

컬럼디코더{COLUMN DECODER}

본 발명은 누설전류 경로를 차단하여 전류소모량을 감소할 수 있는 컬럼디코더에 관한 것이다.

일반적으로 반도체 메모리 장치는 라이트동작(WRITE)이나 리드동작(READ) 시 외부에서 입력되는 어드레스(ADDRESS)를 디코딩하여 생성되는 컬럼선택신호(YI)에 따라 메모리셀이 선택되어 데이터를 라이트하거나 리드한다.

도 1 은 종래기술의 반도체 메모리 장치에 포함된 컬럼디코더의 회로도이다.

도1에 도시된 바와같이, 종래기술의 컬럼디코더는 파워오프신호(PWROFF)를 입력받아 전원전압(VDD)을 공급하는 PMOS 트랜지스터(P10)와 외부에서 입력되는 어드레스(ADDRESS)가 디코딩되어 생성되는 컬럼어드레스(YA<N>)를 반전버퍼링하는 제1 버퍼(1) 및 제1 버퍼(1)의 출력신호를 반전버퍼링하여 컬럼선택신호(YI<N>)를 생성하는 제2 버퍼(2)로 구성된다. 여기서, 파워오프신호(PWROFF)는 스탠바이 파워다운모드와 셀프리프레쉬모드에서 컬럼디코더에 전원전압(VDD)의 공급을 차단하기 위해 는 인에이블되는 신호이다.

좀더 구체적으로, PMOS 트랜지스터(P10)는 스탠바이 파워다운모드와 셀프리프레쉬모드에서 턴오프되어 컬럼디코더에 전원전압(VDD)의 공급을 차단하고, 스탠바이 파워다운모드와 셀프리프레쉬모드가 아닌경우 턴온되어 컬럼디코더에 전원전압(VDD)을 공급한다. 제1 버퍼(1)는 컬럼어드레스(YA<N>)가 로직하이레벨로 입력되는 경우 PMOS 트랜지스터(P11)가 턴오프되고 NMOS 트랜지스터(N11)가 턴온되어 노드(nd10)를 로직로우레벨로 구동한다. 제2 버퍼(2)는 로직로우레벨의 노드(nd10)의 신호를 입력받아 PMOS 트랜지스터(P12)가 턴온되고, NMOS 트랜지스터(N12)가 턴오프되어 컬럼선택신호(YI<N>)를 로직하이레벨로 생성한다.

이와 같이 구성된 컬럼디코더는 스탠바이 파워다운모드와 셀프리프레쉬모드에서 파워오프신호(PWROFF)가 인에이블되는 경우 컬럼디코더에 전원전압(VDD)의 공급을 차단하여 PMOS 트랜지스터들(P11,P12)의 누설전류를 차단한다. 하지만, NMOS 트랜지스터들(N10,N12)의 누설전류를 차단할 수 있는 방법이 없다.

본 발명은 라이트동작 및 리드동작을 제외한 동작에서 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 소스의 레벨을 조절함으로써 누설전류경로를 차단하여 전류소모량을 감소할 수 있는 컬럼디코더를 제공한다.

이를 위해 본 발명은 라이트동작 또는 리드동작 시점부터 버스트랭스종료 시점까지 인에이블되는 제어신호를 생성하는 제어신호생성부와 상기 제어신호에 응답하여 전원전압으로부터 공급전압을 생성하되, 상기 공급전압의 레벨은 상기 제어신호에 따라 레벨이 조절되는 전원공급부 및 상기 공급전압을 입력받아 구동되고, 컬럼어드레스가 디코딩되어 생성되는 상위어드레스, 중위어드레스 및 하위어드레스의 조합에 따라 선택적으로 인에이블되는 컬럼선택신호를 생성하는 컬럼선택신호생성부를 포함하는 컬럼디코더를 제공한다.

또한, 본 발명은 라이트동작 또는 리드동작 시점부터 버스트랭스종료 시점까지 인에이블되는 제어신호에 응답하여 전원전압으로부터 공급전압을 생성하되, 상기 공급전압의 레벨은 상기 제어신호에 따라 레벨이 조절되는 전원공급부 및 상기 공급전압을 입력받아 구동되고, 컬럼어드레스가 디코딩되어 생성되는 상위어드레스, 중위어드레스 및 하위어드레스의 조합에 따라 선택적으로 인에이블되는 컬럼선택신호를 생성하는 컬럼선택신호생성부를 포함하는 컬럼디코더를 제공한다.

본 발명에 의하면 라이트동작 및 리드동작을 제외한 동작에서 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 소스의 레벨을 조절함으로써 누설전류 경로를 차단하여 전류소모량을 감소할 수 있는 효과가 있다.

도 1 은 종래기술의 반도체 메모리 장치에 포함된 컬럼디코더의 회로도이다.
도 2 는 본 발명의 일 실시예에 따른 컬럼디코더의 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 컬럼디코더에 포함된 전원공급부의 회로도이다.
도 4 는 도 2에 도시된 컬럼디코더에 포함된 선택신호생성부의 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 선택신호생성부에 포함된 제1 디코더의 회로도이다.
도 6 은 본 발명의 일 실시예에 따른 컬럼디코더의 동작을 설명하기 위한 타이밍도이다.
도 7 은 본 발명의 또 다른 실시예에 따른 컬럼디코더의 동작을 설명하기 위한 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2 는 본 발명의 일 실시예에 따른 컬럼디코더의 구성을 도시한 블럭도이다.

도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 컬럼디코더는 제어신호생성부(10), 전원공급부(20), 전치디코더(30) 및 컬럼선택신호생성부(40)로 구성된다.

제어신호생성부(10)는 라이트펄스신호(CASP_WT) 또는 리드펄스신호(CASP_RD)가 입력되는 시점부터 버스트랭스정보신호(ICASP) 및 버스트랭스종료신호(BEND)가 입력되는 시점까지 인에이블되는 제어신호(YIDRVEN)를 생성한다. 여기서, 라이트펄스신호(CASP_WT)는 라이트동작 시 외부로부터 입력되는 펄스를 포함하는 신호이고, 리드펄스신호(CASP_RD)는 리드동작 시 외부로부터 입력되는 펄스를 포함하는 신호이다. 또한, 버스트랭스정보신호(ICASP)는 한번의 라이트커맨드 또는 한번의 리드커맨드로 입출력되는 데이터의 비트수를 설정하기 위하여 외부로부터 입력되는 펄스를 포함하는 신호이고, 버스트랭스종료신호(BEND)는 라이트커맨드 또는 리드커맨드 입력시점부터 데이터의 모든 비트가 출력되는 시간에 맞춰 외부로부터 입력되는 펄스를 포함하는 신호이다.

전원공급부(20)는 제어신호(YIDRVEN)가 인에이블되는 경우 공급전압(VDDY)을 전원전압(VDD) 레벨로 생성하고, 제어신호(YIDRVEN)가 디스에이블되는 경우 전원전압(VDD)의 레벨로부터 기 설정된 레벨로 감압된 공급전압(VDDY)을 생성한다.

전치디코더(30)는 입출력제어신호(BYPREP)를 입력받아 제1 및 제2 상위컬럼어드레스(YA<1:2>), 중위컬럼어드레스(YA<3>) 및 하위컬럼어드레스(YA<4>)를 디코딩하여 제1 내지 제4 상위어드레스(YA12<1:4>), 제1 및 제2 중위어드레스(YA3<1:2>), 제1 및 제2 하위어드레스(YA4<1:2>)를 생성한다. 여기서, 입출력제어신호(BYPREP)는 라이트동작 또는 리드동작 시 컬럼어드레스를 디코딩하여 생성되는 컬럼선택신호(YI)를 생성하기 위해 외부로부터 입력되는 신호이다. 또한, 제1 및 제2 상위컬럼어드레스(YA<1:2>), 중위컬럼어드레스(YA<3>) 및 하위컬럼어드레스(YA<4>)는 외부에서 입력되는 어드레스(ADDRESS)가 디코딩되어 생성되는 신호이다.

컬럼선택신호생성부(40)는 공급전압(VDDY)을 공급받아 구동되고, 제1 내지 제4 상위어드레스(YA12<1:4>), 제1 및 제2 중위어드레스(YA3<1:2>), 제1 및 제2 하위어드레스(YA4<1:2>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제16 컬럼선택신호(YI<1:16>)를 생성한다.

좀더 구체적으로 전원공급부(20)의 구성을 도 3을 참고하여 살펴보면 다음과 같다.

도 3 은 도 2에 도시된 컬럼디코더에 포함된 전원공급부의 회로도이다.

도 3에 도시된 바와 같이, 전원공급부(20)는 전원전압(VDD)과 노드(nd20) 사이에 위치하고, 제어신호(YIDRVEN)가 인에이블되는 경우 노드(nd20)를 전원전압(VDD)으로 구동하여 전원전압(VDD) 레벨의 공급전압(VDDY)을 생성하는 제1 구동소자(P20) 및 전원전압(VDD)과 노드(nd20) 사이에 위치하고, 노드(nd20)를 전원전압(VDD)의 레벨로부터 기 설정된 레벨만큼 감압하여 공급전압(VDDY)을 생성하는 제2 구동소자(N20)로 구성된다. 여기서, 제2 구동소자(N20)는 게이트에 전원전압(VDD)이 연결된 NMOS 트랜지스터 다이오드로 형성되어 노드(nd20)를 전원전압(VDD)의 레벨로부터 제2 구동소자(N20)의 문턱전압(Vth)만큼 감압된 레벨로 구동한다. 즉, 전원공급부(20)는 제어신호(YIDRVEN)가 인에이블되는 경우 전원전압(VDD) 레벨의 공급전압(VDDY)을 생성하고, 제어신호(YIDRVEN)가 디스에이블되는 경우 전원전압(VDD)의 레벨부터 제2 구동소자(N20)의 문턱전압(Vth) 만큼 감압된 공급전압(VDDY)을 생성한다.

좀더 구체적으로 컬럼선택신호생성부(40)의 구성을 도 4를 참고하여 살펴보면 다음과 같다.

도 4 는 도 2에 도시된 컬럼디코더에 포함된 선택신호생성부의 구성을 도시한 블럭도이다.

도 4에 도시된 바와 같이, 컬럼선택신호생성부(40)는 제1 내지 제4 디코더(41~44)를 포함한다.

제1 디코더(41)는 공급전압(VDDY)을 공급받아 구동되고, 제1 하위어드레스(YA4<1>) 및 제1 중위어드레스(YA3<1>)가 인에이블되는 경우 제1 내지 제4 상위어드레스(YA12<1:4>)를 버퍼링하여 선택적으로 인에이블되는 제1 내지 제4 컬럼선택신호(YI<1:4>)를 생성한다.

제2 디코더(42)는 공급전압(VDDY)을 공급받아 구동되고, 제2 하위어드레스(YA4<2>) 및 제1 중위어드레스(YA3<1>)가 인에이블되는 경우 제1 내지 제4 상위어드레스(YA12<1:4>)를 버퍼링하여 선택적으로 인에이블되는 제5 내지 제8 컬럼선택신호(YI<5:8>)를 생성한다.

제3 디코더(43)는 공급전압(VDDY)을 공급받아 구동되고, 제1 하위어드레스(YA4<1>) 및 제2 중위어드레스(YA3<2>)가 인에이블되는 경우 제1 내지 제4 상위어드레스(YA12<1:4>)를 버퍼링하여 선택적으로 인에이블되는 제9 내지 제12 컬럼선택신호(YI<9:12>)를 생성한다.

제4 디코더(44)는 공급전압(VDDY)을 공급받아 구동되고, 제2 하위어드레스(YA4<2>) 및 제2 중위어드레스(YA3<2>)가 인에이블되는 경우 제1 내지 제4 상위어드레스(YA12<1:4>)를 버퍼링하여 선택적으로 인에이블되는 제13 내지 제16 컬럼선택신호(YI<13:16>)를 생성한다.

좀더 구체적으로 제1 디코더(41) 구성을 도 5를 참고하여 살펴보면 다음과 같다.

도 5 는 도 4에 도시된 선택신호생성부에 포함된 제1 디코더의 회로도이다.

도 5에 도시된 바와 같이, 제1 디코더(41)는 제1 하위어드레스(YA4<1>) 및 제1 중위어드레스(YA3<1>)가 인에이블되는 경우 노드(nd40)를 구동하여 접지전압(VSS) 레벨의 제1 레벨신호(LEV<1>)를 생성하고, 제1 하위어드레스(YA4<1>) 및 제1 중위어드레스(YA3<1>) 중 적어도 어느 하나가 디스에이블되는 경우 노드(nd40)를 구동하여 전원전압(VDD) 레벨의 제1 레벨신호(LEV<1>)를 생성하는 제1 논리부(410), 공급전압(VDDY)과 제1 레벨신호(LEV<1>)를 입력받아 제1 상위어드레스(YA12<1>)를 버퍼링하여 제1 컬럼선택신호(YI<1>)를 생성하는 제1 버퍼(411), 공급전압(VDDY)과 제1 레벨신호(LEV<1>)를 입력받아 제2 상위어드레스(YA12<2>)를 버퍼링하여 제2 컬럼선택신호(YI<2>)를 생성하는 제2 버퍼(412), 공급전압(VDDY)과 제1 레벨신호(LEV<1>)를 입력받아 제3 하위어드레스(YA12<3>)를 버퍼링하여 제3 컬럼선택신호(YI<3>)를 생성하는 제3 버퍼(413) 및 공급전압(VDDY)과 제1 레벨신호(LEV<1>)를 입력받아 제4 하위어드레스(YA12<4>)를 버퍼링하여 제4 컬럼선택신호(YI<4>)를 생성하는 제4 버퍼(414)로 구성된다. 여기서, 제2 내지 제4 디코더(42~44)는 제1 디코더(41)와 동일한 회로로 구현되므로 구체적인 설명은 생략한다.

좀더 구체적으로, 제1 디코더(41)의 동작을 도 5를 참고하여 살펴보되, 라이트동작 또는 리드동작에 진입하여 제1 내지 제4 컬럼선택신호(YI<1:4>) 중 제1 컬럼선택신호(YI<1>)가 생성되는 경우와 라이트동작 또는 리드동작 이후 제1 내지 제4 컬럼선택신호(YI<1:4>)가 생성되지 않는 경우를 나누어 설명하면 다음과 같다.

우선, 라이트동작 또는 리드동작에 진입하여 제1 내지 제4 컬럼선택신호(YI<1:4>) 중 제1 컬럼선택신호(YI<1>)가 생성되는 경우를 설명하면 다음과 같다.

제1 논리부(410)는 로직하이레벨의 제1 하위어드레스(YA4<1>)와 로직하이레벨의 제1 중위어드레스(YA3<1>)를 입력받아 제1 레벨신호(LEV<1>)를 로직로우레벨로 생성한다.

제1 버퍼(411)의 PMOS 트랜지스터(P41)는 로직하이레벨의 제1 상위어드레스(YA12<1>)를 입력받아 턴오프되고, NMOS 트랜지스터(N41)는 턴온되어 노드(nd41)를 접지전압(VSS) 레벨로 구동한다. 제1 버퍼(411)의 PMOS 트랜지스터(P42)는 노드(nd41)가 로직로우레벨로 구동되므로 턴온되고, NMOS 트랜지스터(N42)는 턴오프되어 제1 컬럼선택신호(YI<1>)를 로직하이레벨로 생성한다.

제2 버퍼(412)의 PMOS 트랜지스터(P43)는 로직로우레벨의 제2 상위어드레스(YA12<2>)를 입력받아 턴온되고, NMOS 트랜지스터(N43)는 턴오프되어 노드(nd42)를 전원전압(VDD) 레벨로 구동한다. 제2 버퍼(412)의 PMOS 트랜지스터(P44)는 노드(nd42)가 로직하이레벨로 구동되므로 턴오프되고, NMOS 트랜지스터(N44)는 턴온되어 제2 컬럼선택신호(YI<2>)를 로직로우레벨로 생성한다.

제3 버퍼(413)의 PMOS 트랜지스터(P45)는 로직로우레벨의 제3 상위어드레스(YA12<3>)를 입력받아 턴온되고, NMOS 트랜지스터(N45)는 턴오프되어 노드(nd43)를 전원전압(VDD) 레벨로 구동한다. 제3 버퍼(413)의 PMOS 트랜지스터(P46)는 노드(nd43)가 로직하이레벨로 구동되므로 턴오프되고, NMOS 트랜지스터(N46)는 턴온되어 제3 컬럼선택신호(YI<3>)를 로직로우레벨로 생성한다.

제4 버퍼(414)의 PMOS 트랜지스터(P47)는 로직로우레벨의 제4 상위어드레스(YA12<4>)를 입력받아 턴온되고, NMOS 트랜지스터(N47)는 턴오프되어 노드(nd44)를 전원전압(VDD) 레벨로 구동한다. 제4 버퍼(414)의 PMOS 트랜지스터(P48)는 노드(nd44)가 로직하이레벨로 구동되므로 턴오프되고, NMOS 트랜지스터(N48)는 턴온되어 제4 컬럼선택신호(YI<4>)를 로직로우레벨로 생성한다.

다음으로, 라이트동작 또는 리드동작 이후 제1 내지 제4 컬럼선택신호(YI<1:4>)가 생성되지 않는 경우를 설명하면 다음과 같다.

제1 논리부(410)는 로직로우레벨의 제1 하위어드레스(YA4<1>)와 로직로우레벨의 제1 중위어드레스(YA3<1>)를 입력받아 제1 레벨신호(LEV<1>)를 로직하이레벨로 생성한다.

제1 버퍼(411)의 PMOS 트랜지스터(P41)는 로직로우레벨의 제1 상위어드레스(YA12<1>)를 입력받아 턴온되고, NMOS 트랜지스터(N41)는 턴오프되어 노드(nd41)를 전원전압(VDD) 레벨로 구동한다. 이때, NMOS 트랜지스터(N41)는 소스에 로직하이레벨의 제1 레벨신호(LEV<1>)가 입력되므로 누설전류 경로가 차단된다. 제1 버퍼(411)의 PMOS 트랜지스터(P42)는 노드(nd41)가 로직하이레벨로 구동되므로 턴오프되고, NMOS 트랜지스터(N42)는 턴온되어 제1 컬럼선택신호(YI<1>)를 로직로우레벨로 생성한다. 이때, PMOS 트랜지스터(P42)는 소스에 전원전압(VDD)의 레벨로부터 제2 구동소자(N20)의 문턱전압(Vth)만큼 감압된 공급전압(VDDY)이 공급되고, 노드(nd41)가 로직하이레벨로 구동되므로 누설전류 경로가 차단된다.

제2 버퍼(412)의 PMOS 트랜지스터(P43)는 로직로우레벨의 제2 상위어드레스(YA12<2>)를 입력받아 턴온되고, NMOS 트랜지스터(N43)는 턴오프되어 노드(nd42)를 전원전압(VDD) 레벨로 구동한다. 이때, NMOS 트랜지스터(N43)는 소스에 로직하이레벨의 제1 레벨신호(LEV<1>)가 입력되므로 누설전류 경로가 차단된다. 제2 버퍼(412)의 PMOS 트랜지스터(P44)는 노드(nd42)가 로직하이레벨로 구동되므로 턴오프되고, NMOS 트랜지스터(N44)는 턴온되어 제2 컬럼선택신호(YI<2>)를 로직로우레벨로 생성한다. 이때, PMOS 트랜지스터(P44)는 소스에 전원전압(VDD)의 레벨로부터 제2 구동소자(N20)의 문턱전압(Vth)만큼 감압된 공급전압(VDDY)이 공급되고, 노드(nd42)가 로직하이레벨로 구동되므로 누설전류 경로가 차단된다.

제3 버퍼(413)의 PMOS 트랜지스터(P45)는 로직로우레벨의 제3 상위어드레스(YA12<3>)를 입력받아 턴온되고, NMOS 트랜지스터(N45)는 턴오프되어 노드(nd43)를 전원전압(VDD) 레벨로 구동한다. 이때, NMOS 트랜지스터(N45)는 소스에 로직하이레벨의 제1 레벨신호(LEV<1>)가 입력되므로 누설전류 경로가 차단된다. 제3 버퍼(413)의 PMOS 트랜지스터(P46)는 노드(nd43)가 로직하이레벨로 구동되므로 턴오프되고, NMOS 트랜지스터(N46)는 턴온되어 제3 컬럼선택신호(YI<3>)를 로직로우레벨로 생성한다. 이때, PMOS 트랜지스터(P46)는 소스에 전원전압(VDD)의 레벨로부터 제2 구동소자(N20)의 문턱전압(Vth)만큼 감압된 공급전압(VDDY)이 공급되고, 노드(nd43)가 로직하이레벨로 구동되므로 누설전류 경로가 차단된다.

제4 버퍼(414)의 PMOS 트랜지스터(P47)는 로직로우레벨의 제4 상위어드레스(YA12<4>)를 입력받아 턴온되고, NMOS 트랜지스터(N47)는 턴오프되어 노드(nd44)를 전원전압(VDD) 레벨로 구동한다. 이때, NMOS 트랜지스터(N47)는 소스에 로직하이레벨의 제1 레벨신호(LEV<1>)가 입력되므로 누설전류 경로가 차단된다. 제4 버퍼(414)의 PMOS 트랜지스터(P48)는 노드(nd44)가 로직하이레벨로 구동되므로 턴오프되고, NMOS 트랜지스터(N48)는 턴온되어 제4 컬럼선택신호(YI<4>)를 로직로우레벨로 생성한다. 이때, PMOS 트랜지스터(P48)는 소스에 전원전압(VDD)의 레벨로부터 제2 구동소자(N20)의 문턱전압(Vth)만큼 감압된 공급전압(VDDY)이 공급되고, 노드(nd44)가 로직하이레벨로 구동되므로 누설전류 경로가 차단된다.

이와 같이 구성된 본 실시예의 컬럼디코더의 동작을 도 6을 참고하여 살펴보되, 라이트동작에 진입하여 제1 컬럼선택신호(YI<1>)가 선택되는 경우와 리드동작에 진입하여 제1 컬럼선택신호(YI<1>)가 선택되는 경우를 나누어 설명하면 다음과 같다.

라이트동작에 진입하여 제1 컬럼선택신호(YI<1>)가 선택되는 경우를 설명하면 다음과 같다.

우선, T1 시점에 제어신호생성부(10)는 라이트동작에 진입하여 라이트펄스신호(CASP_WT)가 입력되므로 제어신호(YIDRVEN)를 로직로우레벨로 생성한다.

전원공급부(20)의 제1 구동소자(P20)는 로직로우레벨의 제어신호(YIDRVEN)를 입력받아 턴온되어 노드(nd20)를 전원전압(VDD)레벨로 구동하여 공급전압(VDDY)을 전원전압(VDD) 레벨로 생성한다.

전치디코더(30)는 입출력제어신호(BYPREP)를 입력받아 제1 및 제2 상위컬럼어드레스(YA<1:2>), 중위컬럼어드레스(YA<3>) 및 하위컬럼어드레스(YA<4>)를 디코딩하여 제1 상위어드레스(YA12<1>)를 로직하이레벨로 생성하고, 제2 내지 제4 상위어드레스(YA12<2:4>)를 로직로우레벨로 생성하며, 제1 중위어드레스(YA3<1>)를 로직하이레벨로 생성하고, 제2 중위어드레스(YA3<2>)를 로직로우레벨로 생성하며, 제1 하위어드레스(YA4<1>)를 로직하이레벨로 생성하고, 제2 하위어드레스(YA4<2>)를 로직로우레벨로 생성한다.

제1 디코더(41)의 제1 논리부(410)는 로직하이레벨의 제1 하위어드레스(YA4<1>)와 로직하이레벨의 제1 중위어드레스(YA3<1>)를 입력받아 제1 레벨신호(LEV<1>)를 로직로우레벨로 생성한다. 제1 버퍼(411)는 로직로우레벨의 제1 레벨신호(LEV<1>)를 입력받아 제1 상위어드레스(YA12<1>)를 버퍼링하여 로직하이레벨의 제1 컬럼선택신호(YI<1>)를 생성한다. 이때, 제2 내지 제4 버퍼(412~414)는 제2 내지 제4 상위어드레스(YA12<2:4>)가 로직로우레벨이므로 제2 내지 제4 컬럼선택신호(YI<2:4>)를 로직로우레벨로 생성한다. 또한, 제2 내지 제4 디코더(42~44)는 제2 내지 제4 레벨신호(LEV<2:4>)가 로직하이레벨로 생성되므로 제5 내지 제16 컬럼선택신호(YI<5:16>)를 생성하지 않는다.

다음으로, T2 시점에 제어신호생성부(10)는 버스트종료시점에 버스트정보신호(ICASP)의 펄스가 입력되지 않고, 버스트랭스종료신호(BEND)가 입력되어 제어신호(YIDRVEN)를 로직하이레벨로 생성한다.

전원공급부(20)의 제1 구동소자(P20)는 로직하이레벨의 제어신호(YIDRVEN)를 입력받아 턴오프되고, 제2 구동소자(N20)는 전원전압(VDD)으로부터 문턱전압(Vth)만큼 감압된 레벨로 노드(nd20)를 구동하여 공급전압(VDDY)을 생성한다.

전치디코더(30)는 입출력제어신호(BYPREP)가 입력되지 않으므로 제1 및 제2 상위컬럼어드레스(YA<1:2>), 중위컬럼어드레스(YA<3>) 및 하위컬럼어드레스(YA<4>)를 디코딩하지 않는다.

제1 디코더(41)의 제1 논리부(410)는 로직로우레벨의 제1 하위어드레스(YA4<1>)와 로직로우레벨의 제1 중위어드레스(YA3<1>)를 입력받아 제1 레벨신호(LEV<1>)를 로직하이레벨로 생성한다. 제1 디코더(41)의 제1 내지 제4 버퍼(411~414)는 제1 레벨신호(LEV<1>)가 로직하이레벨이므로 제1 내지 제4 컬럼선택신호(YI<1:4>)를 생성하지 않는다. 이때, 제1 디코더(41)의 NMOS 트랜지스터들(N41, N43, N45, N47)은 소스에 전원전압(VDD) 레벨의 제1 레벨신호(LEV<1>)를 입력받아 누설전류 경로가 차단된다. 그리고, 제1 디코더(41)의 PMOS 트랜지스터들(P42, P44, P46, P48)은 소스에 전원전압(VDD)의 레벨로부터 제2 구동소자(N20)의 문턱전압(Vth)만큼 감압된 공급전압(VDDY)이 공급되고, 게이트가 전원전압(VDD) 레벨로 구동되므로 누설전류 경로가 차단된다. 여기서, 제2 내지 제4 디코더(42~44)의 버퍼들에 포함된 NMOS 트랜지스터들과 PMOS 트랜지스터들은 제1 디코더(41)의 버퍼들에 포함된 NMOS 트랜지스터들과 PMOS 트랜지스터들과 동일한 동작을 수행하므로 누설전류 경로가 차단된다.

리드동작에 진입하여 제1 컬럼선택신호(YI<1>)가 선택되는 경우를 설명하면 다음과 같다.

우선, T3 시점에 제어신호생성부(10)는 리드동작에 진입하여 리드펄스신호(CASP_RD)가 입력되므로 제어신호(YIDRVEN)를 로직로우레벨로 생성한다.

다음으로, T4 시점에 제어신호생성부(10)는 버스트종료시점에 버스트정보신호(ICASP)의 펄스가 입력되지 않고, 버스트랭스종료신호(BEND)가 입력되어 제어신호(YIDRVEN)를 로직하이레벨로 생성한다.

제1 디코더(41)의 제1 논리부(410)는 로직로우레벨의 제1 하위어드레스(YA4<1>)와 로직로우레벨의 제1 중위어드레스(YA3<1>)를 입력받아 제1 레벨신호(LEV<1>)를 로직하이레벨로 생성한다. 제1 디코더(41)의 제1 내지 제4 버퍼(411~414)는 제1 레벨신호(LEV<1>)가 로직하이레벨이므로 제1 내지 제4 컬럼선택신호(YI<1:4>)를 생성하지 않는다. 이때, 제1 디코더(41)의 NMOS 트랜지스터들(N41, N43, N45, N47)은 소스에 로직하이레벨의 제1 레벨신호(LEV<1>)를 입력받아 누설전류 경로가 차단된다. 그리고, 제1 디코더(41)의 PMOS 트랜지스터들(P42, P44, P46, P48)은 소스에 전원전압(VDD)의 레벨로부터 제2 구동소자(N20)의 문턱전압(Vth)만큼 감압된 공급전압(VDDY)이 공급되고, 게이트가 전원전압(VDD) 레벨로 구동되므로 누설전류 경로가 차단된다. 여기서, 제2 내지 제4 디코더(42~44)의 버퍼들에 포함된 NMOS 트랜지스터들과 PMOS 트랜지스터들은 제1 디코더(41)의 버퍼들에 포함된 NMOS 트랜지스터들과 PMOS 트랜지스터들과 동일한 동작을 수행하므로 누설전류 경로가 차단된다.

이와 같이 구성된 컬럼디코더는 라이트동작 및 리드동작을 제외한 동작에서 디코더에 포함된 PMOS 트랜지스터들의 소스에 전원전압(VDD)보다 낮은 전압을 공급하고, NMOS 트랜지스터들의 소스에 전원전압(VDD)을 인가하여 PMOS 트랜지스터들과 NMOS 트랜지스터들의 누설전류 경로를 차단함으로써 전류소모량을 감소할 수 있다.

본 발명의 또다른 실시예의 컬럼디코더의 동작을 도 7을 참고하여 살펴보되, 라이트동작 이후 리드동작에 진입하여 제1 컬럼선택신호(YI<1>)가 선택되는 경우를 설명하면 다음과 같다.

우선, T5 시점에 제어신호생성부(10)는 라이트동작에 진입하여 라이트펄스신호(CASP_WT)가 입력되므로 제어신호(YIDRVEN)를 로직로우레벨로 생성한다.

제1 디코더(41)의 제1 논리부(410)는 로직하이레벨의 제1 하위어드레스(YA4<1>)와 로직하이레벨의 제1 중위어드레스(YA3<1>)를 입력받아 제1 레벨신호(LEV<1>)를 로직로우레벨로 생성한다. 제1 버퍼(411)는 로직로우레벨의 제1 레벨신호(LEV<1>)를 입력받아 제1 상위어드레스(YA12<1>)를 버퍼링하여 로직하이레벨의 제1 컬럼선택신호(YI<1>)를 생성한다. 이때, 제2 내지 제4 버퍼(412~414)는 제2 내지 제4 하위어드레스(YA12<2:4>)가 로직로우레벨이므로 제2 내지 제4 컬럼선택신호(YI<2:4>)를 로직로우레벨로 생성한다. 또한, 제2 내지 제4 디코더(42~44)는 제2 내지 제4 레벨신호(LEV<2:4>)가 로직하이레벨로 생성되므로 제5 내지 제16 컬럼선택신호(YI<5:16>)를 생성하지 않는다.

다음으로, T6 시점에 제어신호생성부(10)는 리드동작에 진입하여 리드펄스신호(CASP_RD)가 입력되므로 제어신호(YIDRVEN)를 로직로우레벨로 생성한다.

다음으로, T7 시점에 제어신호생성부(10)는 버스트종료시점에 버스트정보신호(ICASP)의 펄스가 입력되지 않고, 버스트랭스종료신호(BEND)가 입력되므로 제어신호(YIDRVEN)를 로직하이레벨로 생성한다.

10. 제어신호생성부 20. 전원공급부
30. 전치디코더 40. 컬럼선택신호생성부
41. 제1 디코더 42. 제2 디코더
43. 제3 디코더 44. 제4 디코더
411. 제1 버퍼 412. 제2 버퍼
413. 제3 버퍼 414. 제4 버퍼

Claims

라이트동작 또는 리드동작 시점부터 버스트랭스종료 시점까지 인에이블되는 제어신호를 생성하는 제어신호생성부;
상기 제어신호에 응답하여 전원전압으로부터 공급전압을 생성하되, 상기 공급전압의 레벨은 상기 제어신호에 따라 레벨이 조절되는 전원공급부; 및
상기 공급전압을 입력받아 구동되고, 컬럼어드레스가 디코딩되어 생성되는 상위어드레스, 중위어드레스 및 하위어드레스의 조합에 따라 선택적으로 인에이블되는 컬럼선택신호를 생성하는 컬럼선택신호생성부를 포함하는 컬럼디코더.
제 1 항에 있어서, 상기 제어신호는 상기 라이트동작 시 외부로부터 라이트펄스신호가 입력되는 경우 또는 상기 리드동작 시 외부로부터 리드펄스신호가 입력되는 경우 인에이블되는 신호인 컬럼디코더.
제 1 항에 있어서, 상기 제어신호는 상기 버스트랭스종료 시점에서 외부로부터 버스트랭스종료신호가 입력되는 경우 디스에이블되는 신호인 컬럼디코더.
제 1 항에 있어서,
입출력제어신호에 응답하여 상위컬럼어드레스, 중위컬럼어드레스 및 하위컬럼어드레스를 디코딩하여 제1 및 제2 상위어드레스, 제1 및 제2 중위어드레스 및 제1 및 제2 하위어드레스를 생성하는 전치디코더를 더 포함하는 컬럼디코더.
제 1 항에 있어서, 상기 전원공급부는
상기 제어신호가 인에이블되는 경우 상기 전원전압으로 제1 노드를 구동하여 상기 공급전압을 생성하는 제1 구동소자; 및
상기 전원전압의 레벨보다 기 설정된 레벨만큼 감압된 레벨로 상기 제1 노드를 구동하여 상기 공급전압을 생성하는 제2 구동소자를 포함하는 컬럼디코더.
제 4 항에 있어서, 상기 컬럼선택신호생성부는
상기 공급전압을 공급받아 구동되고, 상기 제1 하위어드레스 및 상기 제1 중위어드레스가 인에이블되는 경우 상기 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제1 및 제2 컬럼선택신호를 생성하는 제1 디코더;
상기 공급전압을 공급받아 구동되고, 상기 제2 하위어드레스 및 상기 제1 중위어드레스가 인에이블되는 경우 상기 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제3 및 제4 컬럼선택신호를 생성하는 제2 디코더;
상기 공급전압을 공급받아 구동되고, 상기 제1 하위어드레스 및 상기 제2 중위어드레스가 인에이블되는 경우 상기 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제5 및 제6 컬럼선택신호를 생성하는 제3 디코더; 및
상기 공급전압을 공급받아 구동되고, 상기 제2 하위어드레스 및 상기 제2 중위어드레스가 인에이블되는 경우 상기 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제7 및 제8 컬럼선택신호를 생성하는 제4 디코더를 포함하는 컬럼디코더.
제 6 항에 있어서, 상기 제1 디코더는
상기 제1 하위어드레스 및 상기 제1 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제2 노드를 상기 전원전압 레벨로 구동하여 제1 레벨신호를 생성하는 제1 논리부;
상기 공급전압과 상기 제2 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제1 컬럼선택신호를 생성하는 제1 버퍼; 및
상기 공급전압과 상기 제2 노드 사이에 위치하고, 상기 제2 상위어드레스를 버퍼링하여 상기 제2 컬럼선택신호를 생성하는 제2 버퍼를 포함하는 컬럼디코더.
제 6 항에 있어서, 상기 제2 디코더는
상기 제2 상위어드레스 및 상기 제1 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제3 노드를 상기 전원전압 레벨로 구동하여 제2 레벨신호를 생성하는 제2 논리부;
상기 공급전압과 상기 제3 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제3 컬럼선택신호를 생성하는 제3 버퍼; 및
상기 공급전압과 상기 제3 노드 사이에 위치하고, 상기 제2 상위어드레스를 버퍼링하여 상기 제4 컬럼선택신호를 생성하는 제4 버퍼를 포함하는 컬럼디코더.
제 6 항에 있어서, 상기 제3 디코더는
상기 제1 상위어드레스 및 상기 제2 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제4 노드를 상기 전원전압 레벨로 구동하여 제3 레벨신호를 생성하는 제3 논리부;
상기 공급전압과 상기 제4 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제5 컬럼선택신호를 생성하는 제5 버퍼; 및
상기 공급전압과 상기 제4 노드 사이에 위치하고, 상기 제2 상위어드레스를 버퍼링하여 상기 제6 컬럼선택신호를 생성하는 제6 버퍼를 포함하는 컬럼디코더.
제 6 항에 있어서, 상기 제4 디코더는
상기 제2 상위어드레스 및 상기 제2 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제5 노드를 상기 전원전압 레벨로 구동하여 제4 레벨신호를 생성하는 제4 논리부;
상기 공급전압과 상기 제5 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제7 컬럼선택신호를 생성하는 제7 버퍼; 및
상기 공급전압과 상기 제5 노드 사이에 위치하고, 상기 제2 상위어드레스를 버퍼링하여 상기 제8 컬럼선택신호를 생성하는 제8 버퍼를 포함하는 컬럼디코더.
라이트동작 또는 리드동작 시점부터 버스트랭스종료 시점까지 인에이블되는 제어신호에 응답하여 전원전압으로부터 공급전압을 생성하되, 상기 공급전압의 레벨은 상기 제어신호에 따라 레벨이 조절되는 전원공급부; 및
상기 공급전압을 입력받아 구동되고, 컬럼어드레스가 디코딩되어 생성되는 상위어드레스, 중위어드레스 및 하위어드레스의 조합에 따라 선택적으로 인에이블되는 컬럼선택신호를 생성하는 컬럼선택신호생성부를 포함하는 컬럼디코더.
제 11 항에 있어서, 상기 공급전압은 상기 제어신호가 디스에이블되는 경우 상기 전원전압으로부터 기 설정된 레벨로 감압되어 생성되는 전압인 컬럼디코더.
제 11 항에 있어서, 상기 제어신호는 상기 라이트동작 시 외부로부터 라이트펄스신호가 입력되는 경우 또는 상기 리드동작 시 외부로부터 리드펄스신호가 입력되는 경우 인에이블되는 신호인 컬럼디코더.
제 13 항에 있어서, 상기 제어신호는 상기 버스트랭스종료 시점에서 외부로부터 버스트랭스종료신호가 입력되는 경우 디스에이블되는 신호인 컬럼디코더.
제 11 항에 있어서, 상기 전원공급부는
상기 제어신호가 인에이블되는 경우 상기 전원전압으로 제1 노드를 구동하여 상기 공급전압을 생성하는 제1 구동소자; 및
상기 전원전압이 기 설정된 레벨만큼 감압된 레벨로 상기 제1 노드를 구동하여 상기 공급전압을 생성하는 제2 구동소자를 포함하는 컬럼디코더.
제 12 항에 있어서, 상기 컬럼선택신호생성부는
상기 공급전압을 공급받아 구동되고, 제1 하위어드레스 및 제1 중위어드레스가 인에이블되는 경우 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제1 및 제2 컬럼선택신호를 생성하는 제1 디코더;
상기 공급전압을 공급받아 구동되고, 제2 하위어드레스 및 상기 제1 중위어드레스가 인에이블되는 경우 상기 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제3 및 제4 컬럼선택신호를 생성하는 제2 디코더;
상기 공급전압을 공급받아 구동되고, 상기 제1 하위어드레스 및 상기 제2 중위어드레스가 인에이블되는 경우 상기 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제5 및 제6 컬럼선택신호를 생성하는 제3 디코더; 및
상기 공급전압을 공급받아 구동되고, 상기 제2 하위어드레스 및 상기 제2 중위어드레스가 인에이블되는 경우 상기 제1 및 제2 상위어드레스를 버퍼링하여 선택적으로 인에이블되는 제7 및 제8 컬럼선택신호를 생성하는 제4 디코더를 포함하는 컬럼디코더.
제 16 항에 있어서, 상기 제1 디코더는
상기 제1 하위어드레스 및 상기 제1 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제2 노드를 상기 전원전압 레벨로 구동하여 제1 레벨신호를 생성하는 제1 논리부;
상기 공급전압과 상기 제2 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제1 컬럼선택신호를 생성하는 제1 버퍼; 및
상기 공급전압과 상기 제2 노드 사이에 위치하고, 상기 제2 상위어드레스를 버퍼링하여 상기 제2 컬럼선택신호를 생성하는 제2 버퍼를 포함하는 컬럼디코더.
제 16 항에 있어서, 상기 제2 디코더는
상기 제2 하위어드레스 및 상기 제1 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제3 노드를 상기 전원전압 레벨로 구동하여 제2 레벨신호를 생성하는 제2 논리부;
상기 공급전압과 상기 제3 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제3 컬럼선택신호를 생성하는 제3 버퍼; 및
상기 공급전압과 상기 제3 노드 사이에 위치하고, 상기 제2 상위어드레스를 버퍼링하여 상기 제4 컬럼선택신호를 생성하는 제4 버퍼를 포함하는 컬럼디코더.
제 16 항에 있어서, 상기 제3 디코더는
상기 제1 하위어드레스 및 상기 제2 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제4 노드를 상기 전원전압 레벨로 구동하여 제3 레벨신호를 생성하는 제3 논리부;
상기 공급전압과 상기 제4 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제5 컬럼선택신호를 생성하는 제5 버퍼; 및
상기 공급전압과 상기 제4 노드 사이에 위치하고, 상기 제2 상위어드레스를 버퍼링하여 상기 제6 컬럼선택신호를 생성하는 제6 버퍼를 포함하는 컬럼디코더.
제 16 항에 있어서, 상기 제4 디코더는
상기 제2 하위어드레스 및 상기 제2 중위어드레스 중 적어도 어느 하나가 디스에이블되는 경우 제5 노드를 상기 전원전압 레벨로 구동하여 제4 레벨신호를 생성하는 제4 논리부;
상기 공급전압과 상기 제5 노드 사이에 위치하고, 상기 제1 상위어드레스를 버퍼링하여 상기 제7 컬럼선택신호를 생성하는 제7 버퍼; 및
상기 공급전압과 상기 제5 노드 사이에 위치하고, 상기 제2 하위어드레스를 버퍼링하여 상기 제8 컬럼선택신호를 생성하는 제8 버퍼를 포함하는 컬럼디코더.