TWI779098B - 記憶體裝置、系統晶片裝置及操作記憶體裝置的方法 - Google Patents

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Abstract

一種記憶體裝置包括記憶體胞元陣列及周邊電路。記憶 體胞元陣列接收第一電源電壓，且包括多個位元胞元，所述多個位元胞元基於第一電源電壓來儲存資料。周邊電路接收第二電源電壓且基於第二電源電壓來控制記憶體胞元陣列。周邊電路包括電壓產生電路，電壓產生電路接收第一電源電壓及第二電源電壓。電壓產生電路在對所述多個位元胞元的記憶體操作期間基於第一電源電壓與第二電源電壓之差來適應性地直接或間接調整字元線驅動電壓，且將字元線驅動電壓施加至與選自位元胞元的第一位元胞元耦合的第一字元線。

Description

記憶體裝置、系統晶片裝置及操作記憶體裝置 的方法 [相關申請案的交叉參考]
本申請案主張於2017年11月29日在韓國智慧財產局(Korean Intellectual Property Office，KIPO)提出申請的韓國專利申請案第10-2017-0161231號的優先權，所述韓國專利申請案的揭露內容全部併入本文中供參考。
本發明概念的各種示例性實施例是有關於一種半導體裝置，且更具體而言，是有關於一種記憶體裝置、一種包含該記憶體裝置的系統晶片及/或一種操作該記憶體裝置的方法。
一般而言，靜態隨機存取記憶體(static random access memory，SRAM)裝置在寫入操作期間藉由位元線及互補位元線將資料儲存於記憶體胞元的鎖存電路中，且在讀取操作期間藉由感測位元線與互補位元線之間的電壓差來讀取儲存於記憶體胞元 的鎖存電路中的資料，所述電壓差是基於儲存於記憶體胞元的鎖存電路中的資料而確定。
在靜態隨機存取記憶體裝置中，可執行寫入輔助操作(write assist operation)，以增強靜態隨機存取記憶體裝置的寫入效能。
根據本發明概念的至少一個示例性實施例，一種記憶體裝置包括記憶體胞元陣列及周邊電路。所述記憶體胞元陣列接收第一電源電壓且包括多個位元胞元，所述多個位元胞元基於所述第一電源電壓來儲存資料。所述周邊電路接收第二電源電壓且基於所述第二電源電壓來控制所述記憶體胞元陣列。所述周邊電路包括電壓產生電路，所述電壓產生電路接收所述第一電源電壓及所述第二電源電壓。所述電壓產生電路在對所述多個位元胞元的記憶體操作期間基於所述第一電源電壓與所述第二電源電壓之差來適應性地直接或間接調整字元線驅動電壓，且將經調整的所述字元線驅動電壓施加至與選自所述多個位元胞元的第一位元胞元耦合的第一字元線。
根據本發明概念的至少一個示例性實施例，一種系統晶片裝置包括記憶體裝置、處理電路及電源管理積體電路(power management integrated circuit，PMIC)。所述記憶體裝置包括記憶體胞元陣列及周邊電路，所述記憶體胞元陣列被配置成儲存資 料，所述記憶體胞元陣列包括多個位元胞元，所述周邊電路用以控制所述記憶體胞元陣列。所述處理電路在所述資料儲存於所述記憶體胞元陣列中之前將所述資料提供至所述記憶體裝置，且自所述記憶體裝置接收儲存於所述記憶體胞元陣列中的所述資料。所述電源管理積體電路將第一電源電壓提供至所述記憶體胞元陣列且將第二電源電壓提供至所述周邊電路。所述周邊電路包括電壓產生電路，所述電壓產生電路被供以所述第一電源電壓及所述第二電源電壓。所述電壓產生電路在對所述多個位元胞元的記憶體操作期間基於所述第一電源電壓與所述第二電源電壓之差來適應性地直接或間接調整字元線驅動電壓，且將所述字元線驅動電壓施加至與選自所述多個位元胞元的第一位元胞元耦合的第一字元線。
根據本發明概念的至少一個示例性實施例，在一種操作記憶體裝置的方法中，所述記憶體裝置包括記憶體胞元陣列及周邊電路，所述記憶體胞元陣列包括用以儲存資料的多個位元胞元，所述周邊電路用以控制所述記憶體胞元陣列，所述方法包括：基於供應至所述記憶體胞元陣列的第一電源電壓及供應至所述周邊電路的第二電源電壓來產生結果；當所述結果表明所述第一電源電壓小於或等於所述第二電源電壓時，在對所述多個位元胞元的記憶體操作期間維持施加至與選自所述多個位元胞元的第一位元胞元耦合的第一字元線的字元線驅動電壓的位準；以及當所述結果表明所述第一電源電壓大於所述第二電源電壓時，在對所述 多個位元胞元的所述記憶體操作期間基於所述第一電源電壓與所述第二電源電壓之差來降低施加至與所述第一位元胞元耦合的所述第一字元線的所述字元線驅動電壓的所述位準。
因此，在包括記憶體胞元陣列及周邊電路的記憶體裝置中，所述周邊電路中的電壓產生電路在記憶體操作期間基於提供至所述記憶體胞元陣列的第一電源電壓與提供至所述周邊電路的第二電源電壓之差來適應性地調整字元線驅動電壓。因此，所述記憶體裝置可在記憶體操作期間在維持及/或增強操作效能的同時確保操作穩定性。
50、750、960:電源管理積體電路
65、755:第一電源線
75、765:第二電源線
100:記憶體裝置/靜態記憶體裝置
110、720:記憶體胞元陣列
120:位元胞元/記憶體胞元
121:第一存取電晶體
123:第二存取電晶體
125:資料儲存電路
126:第一反相器
128:第二反相器
140:位元胞元
150:字元線
200、730:周邊電路
210:控制電路
230:列解碼器
231、...、23j、...、23n:字元線驅動器
241、281、283、285、372、382:p通道金屬氧化物半導體電晶體
243、356、366:n通道金屬氧化物半導體電晶體
251、...、25j、...、25n:電壓調整電晶體
260:預解碼器
270:資料寫入/讀取電路
271:行選擇器
273:寫入驅動器
275:感測放大器
277:資料鎖存器
279:資料驅動器
280:預充電電路
300、300a、300b、735:電壓產生電路
310:輔助脈衝產生器
330:追蹤電壓產生器
331:運算放大器/比較器
333:開關控制器
335:分壓器
337:開關電路
350、350a、350b、370、370a、370b:字元線電源電壓產生器
351、371:第一字元線電源電壓產生器
352、362:第一p通道金屬氧化物半導體電晶體
354、364:第二p通道金屬氧化物半導體電晶體/p通道金屬氧化物半導體電晶體
361、381:第二字元線電源電壓產生器
390:選擇電路
411、412、413、421、423:編號
700:系統晶片
710:記憶體裝置
740:處理電路
900:行動裝置
910:應用處理器
911:靜態記憶體裝置
920:連接電路
930:儲存裝置
940:影像感測器
950:使用者介面
ADDR:位址訊號/位址
ASS:輔助訊號
ASSEN、ASSEN1、ASSEN2:輔助脈衝訊號
BL1、...、BLk、...、BLm:位元線
BLB1、...、BLBk、...、BLBm:互補位元線
CA:行位址
CLK:時脈訊號
CMD:命令
CS:比較訊號
CSN:晶片選擇訊號
DIN、DOUT:資料
DRA、DRAj:經解碼列位址
ICLK:內部時脈訊號
N11、N21、Q:第一節點
N12、N22、QN:第二節點
OND:輸出節點
PCH:預充電訊號
PD1:第一下拉電晶體
PD2:第二下拉電晶體
PL:內部電源電壓線
PU1:第一上拉電晶體
PU2:第二上拉電晶體
R1、R2、...、Rp:電阻器
RA:列位址
REN:讀取致能訊號
S510、S520、S530、S540、S550:步驟
SCS:切換控制訊號
SW0、SW1、SW2、SW(p-1)、...、SWp:開關
t0、t11、t12、t13、t14、t15、t16、t17、t21、t22、t23、t24、t25、t31、t32、t33、t34、t35:時序點
VDDCE:電源電壓/第一電源電壓/第一邏輯位準
VDDPE:電源電壓/第二電源電壓/第一邏輯位準
VDDWL、VDDWL1、VDDWL2:字元線電源電壓
VDDWL11、VDDWL21:第一字元線電源電壓
VDDWL12、VDDWL22:第二字元線電源電壓
VSS:接地電壓/第二邏輯位準
VTR:追蹤電壓
VWL:字元線驅動電壓
WL1、...、WLj、...、WLn:字元線
WEN:寫入致能訊號
藉由參照附圖詳細地闡述本發明概念的示例性實施例，將更清楚地理解本發明概念的以上及其他特徵。
圖1是說明根據至少一個示例性實施例的記憶體裝置的方塊圖。
圖2是用於闡述根據至少一個示例性實施例的記憶體裝置的操作的圖。
圖3是說明根據至少一個示例性實施例的圖1所示記憶體裝置的實例的方塊圖。
圖4是說明根據至少一個示例性實施例的圖3所示記憶體裝置中所包含的位元胞元中的一者的電路圖。
圖5是說明根據至少一個示例性實施例的圖4所示資料儲存電路的第一反相器及第二反相器的電路圖。
圖6是說明根據至少一個示例性實施例的圖3所示記憶體裝置中的電壓產生電路的實例的方塊圖。
圖7是說明根據至少一個示例性實施例的圖6所示電壓產生電路中的追蹤電壓產生器的實例的電路圖。
圖8是說明根據至少一個示例性實施例的圖6所示電壓產生電路中的至少一個字元線電源電壓產生器的實例的電路圖。
圖9是說明根據至少一個示例性實施例的圖3所示記憶體裝置的示出於圖8中的一部分的操作的時序圖。
圖10是說明根據至少一個示例性實施例的圖6所示電壓產生電路中的至少一個字元線電源電壓產生器的另一實例的電路圖。
圖11是說明根據至少一個示例性實施例的圖3所示記憶體裝置中的電壓產生電路的另一實例的方塊圖。
圖12是說明根據至少一個示例性實施例的圖11所示電壓產生電路中的至少一個字元線電源電壓產生器的實例的電路圖。
圖13是說明根據至少一個示例性實施例的圖3所示記憶體裝置的示出於圖12中的一部分的操作的時序圖。
圖14是說明根據至少一個示例性實施例的圖3所示記憶體裝置的示出於圖12中的一部分的操作的時序圖。
圖15是說明根據至少一個示例性實施例的圖11所示電壓產生電路中的至少一個字元線電源電壓產生器的另一實例的電路圖。
圖16是說明根據至少一個示例性實施例的圖3所示記憶體裝置中的列解碼器的實例的方塊圖。
圖17說明根據至少一個示例性實施例的雙電源軌(dual power rail)記憶體裝置。
圖18是說明根據至少一個示例性實施例的操作圖1所示記憶體裝置的方法的流程圖。
圖19是說明根據至少一個示例性實施例的包含記憶體裝置的系統晶片(system-on-chip，SoC)的方塊圖。
圖20是說明根據至少一個示例性實施例的包含記憶體裝置的行動裝置的方塊圖。
在下文中，將參照附圖更全面地闡述本發明概念的各種示例性實施例。在本申請案通篇中，相同的參考編號可指代相同的元件。
圖1是說明根據至少一個示例性實施例的記憶體裝置的方塊圖，且圖2是用於闡述根據至少一個示例性實施例的記憶體裝置的操作的圖。
參照圖1，記憶體裝置(或靜態記憶體裝置)100包括儲存資料的記憶體胞元陣列110以及控制記憶體胞元陣列110的周邊電路200，但各示例性實施例並非僅限於此。
記憶體胞元陣列110及周邊電路200可被供以不同的電源電壓VDDCE及VDDPE。舉例而言，記憶體胞元陣列110可藉由第一電源線65自電源管理積體電路(power management integrated circuit，PMIC)50被供以第一電源電壓VDDCE，且周 邊電路200可藉由第二電源線75自電源管理積體電路50被供以第二電源電壓VDDPE。
記憶體胞元陣列110可基於供應至記憶體胞元陣列110的第一電源電壓VDDCE而儲存、留存及/或改變資料，且周邊電路200可基於供應至周邊電路200的第二電源電壓VDDPE而執行記憶體裝置100的操作(例如，對記憶體胞元陣列110的寫入操作、讀取操作、抹除操作等)。
因期望降低記憶體裝置100的功率消耗及/或包含記憶體裝置100的電子裝置的功率消耗，提供至記憶體裝置100的電源電壓的電壓位準已被降低。然而，由於各記憶體胞元的特性分佈已隨著半導體製造製程被持續開發而擴大，因此在當前使用的降低的電源電壓位準下，可能不能確保記憶體胞元的操作穩定性(例如，運行穩定性及/或效能等)。
在至少一個示例性實施例中，儘管可藉由為周邊電路200供應相對低的電源電壓VDDPE來降低功率消耗，然而可藉由為記憶體胞元陣列110供應相對高的電源電壓VDDCE來達成記憶體胞元陣列110的操作穩定性。此種將不同的電源電壓VDDCE及VDDPE供應至記憶體胞元陣列110及周邊電路200的技術可被稱為「雙電源軌」技術。
然而，甚至在具有雙電源軌結構的記憶體裝置中，因電源電壓VDDCE及VDDPE的動態變化，可能亦不能確保記憶體裝置的操作穩定性。舉例而言，在其中對包含記憶體裝置100的系 統晶片(SoC)、處理器、計算裝置等應用在運行期間動態地改變電源電壓的動態電壓與頻率縮放(dynamic voltage and frequency scaling，DVFS)技術(及/或其他省電技術)的情形中，電源管理積體電路50可確定為記憶體胞元陣列110及周邊電路200供應具有相同電壓位準的電源電壓VDDCE及VDDPE。
然而，在此種情形中，由於第一電源線65及第二電源線75可具有不同的電阻且記憶體胞元陣列110及周邊電路200可具有不同的電流消耗、洩漏電流、寄生電容等，因此電源電壓VDDCE及VDDPE可下降(例如，IR壓降)不同的量。因此，提供至記憶體胞元陣列110及/或周邊電路200的電源電壓VDDCE及VDDPE可具有不同的電壓位準。
特別是，當提供至記憶體胞元陣列110的第一電源電壓VDDCE低於提供至周邊電路200的第二電源電壓VDDPE時，周邊電路200的運行速度可快於記憶體胞元陣列110的運行速度，且因此可能不能充分地獲得記憶體胞元陣列110的寫入裕度(write margin)及/或讀取裕度(read margin)。換言之，周邊電路200可較記憶體胞元陣列110快地運行，且記憶體操作(例如，讀取、寫入等)可不能及時完成，藉此造成錯誤。因此，可能不能確保記憶體裝置100的操作穩定性(例如，寫入穩定性、讀取穩定性等)。
尤其，當耦合至位元胞元(bit cell)的字元線的電壓高於供應至位元線對(bit-line pair)的第二電源電壓VDDPE時，位 元胞元被半選擇，且儲存於位元胞元中的資料可被翻轉。因此，在記憶體裝置的讀取操作中可發生讀取干擾(read disturbance)。
為避免此種問題，在根據至少一個示例性實施例的記憶體裝置100中，周邊電路200包括電壓產生電路300。在至少一個示例性實施例中，電壓產生電路300被供以第一電源電壓VDDCE及第二電源電壓VDDPE，且在對記憶體胞元陣列110中的多個位元胞元的記憶體操作期間，根據第一電源電壓VDDCE與第二電源電壓VDDPE之差適應性地直接或間接調整字元線驅動電壓。字元線驅動電壓被施加至與選自所述多個位元胞元的第一位元胞元耦合的第一字元線。因此，與傳統的記憶體裝置電路相較，記憶體裝置100的操作穩定性(例如，寫入穩定性、讀取穩定性等)可得以改良及/或確保。
亦即，電壓產生電路300可在其中第一電源電壓VDDCE小於或等於第二電源電壓VDDPE的非輔助間隔(non-assist interval)期間將字元線驅動電壓保持於常規的位準(例如，所期望電壓位準、預設電壓位準、臨限電壓位準等)下。在非輔助間隔期間，無需降低字元線驅動電壓的位準(例如，電壓位準)(及/或期望維持及/或增大字元線驅動電壓)。因此，記憶體裝置100可提高記憶體裝置100及/或周邊電路200的運行速度及/或防止記憶體裝置100及/或周邊電路200的運行速度降低(運行速度的降低可因字元線驅動電壓的位準降低而發生)，且因此可增強寫入操作的寫入裕度。
另外，電壓產生電路300可在其中需要降低字元線驅動電壓的位準的輔助間隔(assist interval)期間(及/或在當期望降低字元線驅動電壓時的間隔期間)與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低字元線驅動電壓的位準。因此，記憶體裝置100可減少及/或防止讀取干擾，且可改良及/或確保讀取操作中的操作穩定性。
在至少一個示例性實施例中，電壓產生電路300可與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低施加至字元線驅動器的字元線電源電壓的位準。字元線驅動器將字元線驅動電壓施加至第一字元線。在至少一個示例性實施例中，電壓產生電路300可降低字元線驅動電壓的位準。亦即，當第一電源電壓VDDCE與第二電源電壓VDDPE之差增大時，記憶體裝置100可藉由啟用輔助操作而降低字元線驅動電壓的位準。另外，當第一電源電壓VDDCE與第二電源電壓VDDPE之差減小時，記憶體裝置100可藉由停用輔助操作而保持字元線驅動電壓的位準。
在至少一個示例性實施例中，當第一電源電壓VDDCE與第二電源電壓VDDPE之差大於參考值(或參考電壓、所期望參考電壓值、臨限參考電壓值等)時，記憶體裝置100可藉由啟用輔助操作而降低字元線驅動電壓的位準。另外，當第一電源電壓VDDCE與第二電源電壓VDDPE之差不大於參考值時，記憶體裝置100可藉由停用輔助操作而保持字元線驅動電壓的位準。
圖3是說明根據至少一個示例性實施例的圖1所示記憶體裝置的實例的方塊圖。
參照圖3，記憶體裝置100可包括儲存資料的記憶體胞元陣列110及控制記憶體胞元陣列110的周邊電路200，但各示例性實施例並非僅限於此。記憶體胞元陣列110及周邊電路200可被供以不同的第一電源電壓VDDCE及第二電源電壓VDDPE。
記憶體胞元陣列110可包括多個位元胞元120，所述多個位元胞元120排列成具有多個列及多個行的矩陣。在至少一個示例性實施例中，記憶體裝置100可為靜態隨機存取記憶體(SRAM)裝置，且位元胞元120可為靜態隨機存取記憶體胞元，但各示例性實施例並非僅限於此。
周邊電路200可包括控制電路210、列解碼器230、資料寫入/讀取電路270及/或電壓產生電路300，但並非僅限於此。
列解碼器230可藉由多個字元線WL1至WLn連接至記憶體胞元陣列110，其中n是大於2的整數。列解碼器230可由控制電路210控制，以將字元線驅動電壓施加至所選字元線WLj。資料寫入/讀取電路270可藉由多個位元線BL1至BLm及多個互補位元線BLB1至BLBm連接至記憶體胞元陣列，其中m是大於2的整數。資料寫入/讀取電路270可由控制電路210控制，以將自外部電路、區塊及/或裝置等提供的資料DIN寫入至與所選字元線WLj及至少一對所選位元線BLk及BLBk耦合的位元胞元120中，或者自位元胞元120讀取資料DOUT以將資料提供至外部電 路、區塊及/或裝置等。此處，j是介於1與n之間的整數，且k是介於1與m之間的整數。
舉例而言，資料寫入/讀取電路270可包括行選擇器271、寫入驅動器273、感測放大器275、資料鎖存器277及/或資料驅動器279等，但並非僅限於此。
資料鎖存器277自外部電路、區塊、裝置等接收資料DIN。寫入驅動器273將由資料鎖存器277接收的資料DIN寫入至位元胞元120中。行選擇器271基於所接收的位址訊號ADDR來選擇至少一對位元線BLk及BLBk。感測放大器275感測儲存於位元胞元120中的資料DOUT。資料驅動器279將由感測放大器275感測的資料DOUT輸出至外部電路、區塊、裝置等。
控制電路210可藉由自外部電路、區塊、裝置等接收位址(訊號)ADDR、命令CMD及時脈訊號CLK來控制記憶體裝置100的操作。控制電路210可自外部電路、區塊、裝置等接收晶片選擇訊號CSN。
控制電路210可以基於命令CMD和時脈訊號CLK產生內部時脈訊號ICLK、晶片選擇訊號CSN、輔助訊號ASS、寫入致能訊號WEN及讀取致能訊號REN。控制電路210可以將內部時脈訊號ICLK、晶片選擇訊號CSN及輔助訊號ASS提供給電壓產生電路300，並且可以將寫入致能訊號WEN和讀取致能訊號REN提供給資料寫入/讀取電路270。控制電路210可以將預充電訊號PCH提供給資料寫入/讀取電路270。控制電路210可將位址ADDR 的列位址RA提供至列解碼器230，且可將位址ADDR的行位址CA提供至行選擇器271。
電壓產生電路300可被供以第一電源電壓VDDCE及第二電源電壓VDDPE，且可因應於內部時脈訊號ICLK、晶片選擇訊號CSN及/或輔助訊號ASS根據第一電源電壓VDDCE與第二電源電壓VDDPE之差而藉由適應性地調整施加至字元線驅動器的字元線電源電壓VDDWL及/或藉由調整輔助脈衝訊號ASSEN的位準來調整第一字元線的電壓位準，所述字元線驅動器將字元線驅動電壓施加至與第一位元胞元耦合的第一字元線，輔助脈衝訊號ASSEN被施加至與第一字元線耦合的電壓調整電晶體。
當第一電源電壓VDDCE大於第二電源電壓VDDPE且第一電源電壓VDDCE與第二電源電壓VDDPE之差增大時，電壓產生電路300可藉由與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低字元線電源電壓VDDWL的位準及/或輔助脈衝訊號ASSEN的位準來降低第一字元線的電壓位準。因此，記憶體裝置100可維持操作效能且增強操作穩定性。
圖4是說明根據至少一個示例性實施例的圖3所示記憶體裝置中所包含的位元胞元中的一者的電路圖。
參照圖4，位元胞元(或記憶體胞元)120可包括第一存取電晶體121、第二存取電晶體123及/或資料儲存電路125等，但各示例性實施例並非僅限於此。
資料儲存電路125可儲存單個位元資料。資料儲存電路125可包括第一反相器126及第二反相器128。第一反相器126的輸出端子耦合至第二反相器128的輸入端子，且第二反相器128的輸出端子耦合至第一反相器126的輸入端子。因此，第一反相器126及第二反相器128構成鎖存電路。
第一存取電晶體121可連接於第k位元線BLk與第一節點Q之間，第一節點Q耦合至第一反相器126的輸入端子。第一存取電晶體121包括耦合至字元線WLj的閘極。第二存取電晶體123可連接於第k互補位元線BLBk與第二節點QN之間，第二節點QN耦合至第二反相器128的輸入端子。第二存取電晶體123包括耦合至字元線WLj的閘極。
在對位元胞元120執行記憶體操作之前，位元線BLk及互補位元線BLBk被預充電至第二電源電壓VDDPE。因此，第二電源電壓VDDPE可表示在儲存於資料儲存電路125中的資料位元被傳輸至位元線BLk及互補位元線BLBk之前位元線BLk及互補位元線BLBk的電壓。亦即，第二電源電壓VDDPE可表示位元線BLk及互補位元線BLBk的電壓。
圖5是說明根據至少一個示例性實施例的圖4所示資料儲存電路的第一反相器及第二反相器的電路圖。
參照圖5，第一反相器126包括第一上拉電晶體PU1及第一下拉電晶體PD1，但並非僅限於此。第二反相器128包括第二上拉電晶體PU2及第二下拉電晶體PD2，但並非僅限於此。
第一上拉電晶體PU1可為p通道金屬氧化物半導體(p-channel metal-oxide semiconductor，PMOS)電晶體，其包括耦合至第一電源電壓VDDCE的源極、耦合至第二節點QN的汲極及耦合至第一節點Q的閘極，但各示例性實施例並非僅限於此。第一下拉電晶體PD1可為n通道金屬氧化物半導體(n-channel metal-oxide semiconductor，NMOS)電晶體，其包括耦合至第二節點QN的汲極、耦合至接地電壓VSS的源極及耦合至第一節點Q的閘極，但各示例性實施例並非僅限於此。
第二上拉電晶體PU2可為p通道金屬氧化物半導體電晶體，其包括耦合至第一電源電壓VDDCE的源極、耦合至第一節點Q的汲極及耦合至第二節點QN的閘極，但各示例性實施例並非僅限於此。第二下拉電晶體PD2可為n通道金屬氧化物半導體電晶體，其包括耦合至第一節點Q的汲極、耦合至接地電壓VSS的源極及耦合至第二節點QN的閘極，但各示例性實施例並非僅限於此。第一節點Q可耦合至圖4所示第一存取電晶體121，且第二節點QN可耦合至圖4所示第二存取電晶體123，但各示例性實施例並非僅限於此。
圖6是說明根據至少一個示例性實施例的圖3所示記憶體裝置中的電壓產生電路的實例的方塊圖。
在圖6中，為方便闡釋，隨同電壓產生電路300a一起說明字元線驅動器23j，且字元線驅動器23j將字元線驅動電壓VWL施加至字元線WLj，然而，各示例性實施例並非僅限於此。
參照圖6，電壓產生電路300a可包括輔助脈衝產生器(assist pulse generator)310、追蹤電壓產生器(tracking voltage generator)330及至少一個字元線電源電壓產生器350，但並非僅限於此。
輔助脈衝產生器310可因應於輔助訊號ASS及/或內部時脈訊號ICLK而產生輔助脈衝訊號ASSEN1。因此，在當輔助訊號ASS具有第一邏輯位準(例如，邏輯高位準等)時的間隔期間，輔助脈衝訊號ASSEN1可具有由內部時脈訊號ICLK決定的啟用間隔(activation interval)。在啟用間隔期間，輔助脈衝訊號ASSEN1可維持於第一邏輯位準下。因此，輔助脈衝產生器310可將輔助脈衝訊號ASSEN1提供至字元線電源電壓產生器350。
追蹤電壓產生器330可接收第一電源電壓VDDCE及第二電源電壓VDDPE，以產生反映第一電源電壓VDDCE與第二電源電壓VDDPE之差的追蹤電壓VTR。追蹤電壓產生器330可將追蹤電壓VTR提供至字元線電源電壓產生器350。當第一電源電壓VDDCE大於第二電源電壓VDDPE時，追蹤電壓產生器330可產生位準與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低的追蹤電壓VTR。
字元線電源電壓產生器350可連接於第一電源電壓VDDCE與接地電壓VSS之間。另外，字元線電源電壓產生器350可接收晶片選擇訊號CSN、追蹤電壓VTR及輔助脈衝訊號ASSEN1，且可藉由內部電源電壓線PL為字元線驅動器23j提供 字元線電源電壓VDDWL，字元線電源電壓VDDWL具有根據(及/或基於)追蹤電壓VTR的位準而變化的位準。字元線驅動器23j可被包含於列解碼器(例如圖3所示列解碼器230)中，且字元線驅動器23j可基於字元線電源電壓VDDWL來產生對字元線WLj進行驅動的字元線驅動電壓VWL。
字元線電源電壓產生器350可產生位準與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低的字元線電源電壓VDDWL。
圖7是說明根據至少一個示例性實施例的圖6所示電壓產生電路中的追蹤電壓產生器的實例的電路圖。
參照圖7，追蹤電壓產生器330可包括運算放大器(及/或比較器等)331、開關控制器333、分壓器335及/或開關電路337等，但並非僅限於此。
運算放大器331可將第一電源電壓VDDCE與第二電源電壓VDDPE進行比較，以輸出對應於(及/或基於)第一電源電壓VDDCE與第二電源電壓VDDPE之差的比較訊號CS。開關控制器333可接收比較訊號CS，以向開關電路337輸出反映第一電源電壓VDDCE與第二電源電壓VDDPE之差的切換控制訊號SCS，但並非僅限於此。
分壓器335可包括串聯連接於第二電源電壓VDDPE與接地電壓VSS之間的多個電阻器R1至Rp(其中p是大於2的自然數)。開關電路337可包括多個開關SW0及SW1至SWp。所述 多個開關SW0及SW1至SWp可並聯連接於所述多個電阻器R1至Rp的兩端與輸出節點OND之間。所述多個開關SW0及SW1至SWp可因應於切換控制訊號SCS的位元而被選擇性地接通，以在輸出節點OND處提供追蹤電壓VTR。因此，追蹤電壓VTR可具有在第二電源電壓VDDPE與接地電壓VSS之間擺動的位準。
舉例而言，當第一電源電壓VDDCE顯著高於第二電源電壓VDDPE(例如，高於一所期望「高」臨限值或是第二電源電壓VDDPE的所期望倍數，等等)時，開關電路337可因應於切換控制訊號SCS而輸出位準接近接地電壓VSS的追蹤電壓VTR。舉例而言，當第一電源電壓VDDCE與第二電源電壓VDDPE實質上相同(例如，相等、及/或相差在所期望值範圍之內，等等)時，開關電路337可因應於切換控制訊號SCS而輸出位準接近第二電源電壓VDDPE的追蹤電壓VTR。
圖8是說明根據至少一個示例性實施例的圖6所示電壓產生電路中的至少一個字元線電源電壓產生器的實例的電路圖。
在圖8中，為方便闡釋，隨同至少一個字元線電源電壓產生器350a一起說明耦合至字元線WLj的字元線驅動器23j、位元胞元120及預充電電路280。然而，各示例性實施例並非僅限於此，且可例如包括多個字元線電源電壓產生器等。
參照圖8，字元線電源電壓產生器350a可包括第一字元線電源電壓產生器351。第一字元線電源電壓產生器351可將字元線電源電壓VDDWL1施加至內部電源電壓線PL的第一端。根據 至少一個示例性實施例，第一字元線電源電壓產生器351可包括串聯連接於第一電源電壓VDDCE與接地電壓VSS之間的第一p通道金屬氧化物半導體電晶體352、第二p通道金屬氧化物半導體電晶體354及n通道金屬氧化物半導體電晶體356，但各示例性實施例並非僅限於此。
第一p通道金屬氧化物半導體電晶體352包括耦合至第一電源電壓VDDCE的源極、接收晶片選擇訊號CSN的閘極及耦合至第一節點N11的汲極。第二p通道金屬氧化物半導體電晶體354包括耦合至第一節點N11的源極、接收追蹤電壓VTR的閘極及耦合至第二節點N12的汲極。n通道金屬氧化物半導體電晶體356包括耦合至第二節點N12的汲極、接收輔助脈衝訊號ASSEN1的閘極及耦合至接地電壓VSS的源極。
第一字元線電源電壓產生器351在第一節點N11處提供字元線電源電壓VDDWL1，且晶片選擇訊號CSN在記憶體裝置100的寫入操作及/或讀取操作期間具有第二邏輯位準。因此，在其中輔助脈衝訊號ASSEN1是以第一邏輯位準被賦能的輔助間隔期間，字元線電源電壓VDDWL1的位準可因應於被施加至第二p通道金屬氧化物半導體電晶體354的閘極的追蹤電壓VTR的位準而變化。
字元線驅動器23j可藉由基於字元線電源電壓VDDWL1將經解碼列位址DRAj的邏輯位準反轉來輸出字元線驅動電壓VWL。字元線驅動器23j可以包括p通道金屬氧化物半導體電晶 體241和n通道金屬氧化物半導體電晶體243。p通道金屬氧化物半導體電晶體241可以包括耦合到內部電源電壓線PL的源極、接收經解碼列位址DRAj的閘極和耦合到字元線WLj的汲極。n通道金屬氧化物半導體電晶體243可以包括耦合到字元線WLj的汲極、接收經解碼列位址DRAj的閘極和耦合到接地電壓VSS的源極。
預充電電路280耦合於第k位元線BLk與第k互補位元線BLBk之間，且預充電電路280包括多個p通道金屬氧化物半導體電晶體(例如p通道金屬氧化物半導體電晶體281、283及285)，但各示例性實施例並非僅限於此。
p通道金屬氧化物半導體電晶體281包括耦合至第二電源電壓VDDPE的源極、接收預充電訊號PCH的閘極及耦合至第k位元線BLk的汲極。p通道金屬氧化物半導體電晶體283包括耦合至第二電源電壓VDDPE的源極、接收預充電訊號PCH的閘極及耦合至第k互補位元線BLBk的汲極。p通道金屬氧化物半導體電晶體285包括耦合至第k位元線BLk的源極、耦合至第k互補位元線BLBk的汲極及接收預充電訊號PCH的閘極。預充電電路280因應於預充電訊號PCH而以第二電源電壓VDDPE的位準對第k位元線BLk及第k互補位元線BLBk進行預充電。控制電路210可將預充電訊號PCH提供至預充電電路280。
圖9是說明根據至少一個示例性實施例的圖3所示記憶體裝置的示出於圖8中的一部分的操作的時序圖。
在圖9中，假設晶片選擇訊號CSN在記憶體裝置100的寫入操作及讀取操作期間具有第二邏輯位準。因此，在圖9所示操作期間，第一p通道金屬氧化物半導體電晶體352是導通的。然而，各示例性實施例並非僅限於此。
參照圖3至圖9，輔助脈衝訊號ASSEN1在時序點t0開始轉變，在時序點t11轉變至第一邏輯位準(VDDCE)，維持第一邏輯位準VDDCE直至時序點t14為止，且在時序點t15轉變至第二邏輯位準VSS。因此，在時序點t11與時序點t16之間當輔助脈衝訊號ASSEN1維持於第一邏輯位準VDDCE下時，n通道金屬氧化物半導體電晶體356被接通，字元線電源電壓VDDWL1的位準因應於追蹤電壓VTR的變化(如參考編號411所示)而變化(如參考編號412所示)，追蹤電壓VTR被施加至p通道金屬氧化物半導體電晶體354的閘極。
字元線驅動器23j藉由將經解碼列位址DRAj的邏輯位準反轉而輸出字元線驅動電壓VWL，且因應於字元線電源電壓VDDWL1的變化，字元線驅動電壓VWL的位準在時序點t12與時序點t16之間在第一電源電壓VDDCE的位準與高於接地電壓VSS的位準之間變化(如參考編號413所示)。
預充電訊號PCH在時序點t12轉變至第一邏輯位準(VDDPE)，且在時序點t17轉變至第二邏輯位準。第k位元線因應於預充電訊號PCH轉變至第一邏輯位準而在時序點t13轉變至第二邏輯位準。第k位元線因應於預充電訊號PCH轉變至第二邏 輯位準而在時序點t17被預充電至第一邏輯位準(VDDPE)。
圖10是說明根據至少一個示例性實施例的圖6所示電壓產生電路中的至少一個字元線電源電壓產生器的另一實例的電路圖。
參照圖10，至少一個字元線電源電壓產生器350b可包括第一字元線電源電壓產生器351及第二字元線電源電壓產生器361，但各示例性實施例並非僅限於此。第一字元線電源電壓產生器351連接至內部電源電壓線PL的第一端，且第二字元線電源電壓產生器361連接至內部電源電壓線PL的第二端。
第一字元線電源電壓產生器351可在第一節點N11處將第一字元線電源電壓VDDWL11輸出至內部電源電壓線PL的第一端，且第二字元線電源電壓產生器361可在第一節點N21處將第二字元線電源電壓VDDWL12輸出至內部電源電壓線PL的第二端。第一字元線電源電壓VDDWL11的位準可與第二字元線電源電壓VDDWL12的位準實質上相同(例如，相等、及/或相差在所期望值範圍之內，等等)。
第二字元線電源電壓產生器361可包括串聯連接於第一電源電壓VDDCE與接地電壓VSS之間的第一p通道金屬氧化物半導體電晶體362、第二p通道金屬氧化物半導體電晶體364及n通道金屬氧化物半導體電晶體366，但各示例性實施例並非僅限於此。
第一p通道金屬氧化物半導體電晶體362包括耦合至第 一電源電壓VDDCE的源極、接收晶片選擇訊號CSN的閘極及耦合至第一節點N21的汲極。第二p通道金屬氧化物半導體電晶體364包括耦合至第一節點N21的源極、接收追蹤電壓VTR的閘極及耦合至第二節點N22的汲極。n通道金屬氧化物半導體電晶體366包括耦合至第二節點N22的汲極、接收輔助脈衝訊號ASSEN1的閘極及耦合至接地電壓VSS的源極。
當圖6所示字元線電源電壓產生器350採用圖10所示字元線電源電壓產生器350b時，記憶體裝置100的操作實質上類似於圖9所示的時序圖。另外，當圖6所示字元線電源電壓產生器350採用圖10所示字元線電源電壓產生器350b時，因各位元胞元120在記憶體胞元陣列110中的位置而使字元線電源電壓VDDWL的位準產生的變動(variance)可得以降低及/或最小化。
圖11是說明根據至少一個示例性實施例的圖3所示記憶體裝置中的電壓產生電路的另一實例的方塊圖。
在圖11中，為方便闡釋起見，隨同電壓產生電路300b一起說明字元線驅動器23j及電壓調整電晶體25j，且字元線驅動器23j將字元線驅動電壓VWL施加至字元線WLj，但各示例性實施例並非僅限於此。
參照圖11，電壓產生電路300b可包括追蹤電壓產生器330、至少一個字元線電源電壓產生器370及選擇電路390等，但各示例性實施例並非僅限於此。
追蹤電壓產生器330可接收第一電源電壓VDDCE及第 二電源電壓VDDPE，以產生反映第一電源電壓VDDCE與第二電源電壓VDDPE之差的追蹤電壓VTR。追蹤電壓產生器330可將追蹤電壓VTR提供至選擇電路390。
至少一個字元線電源電壓產生器370可連接於第一電源電壓VDDCE與接地電壓VSS之間，可接收晶片選擇訊號CSN，且可為字元線驅動器23j提供字元線電源電壓VDDWL2。
選擇電路390可接收追蹤電壓VTR及第一電源電壓VDDCE，可因應於輔助訊號ASS而選擇追蹤電壓VTR及第一電源電壓VDDCE中的一者作為輔助脈衝訊號ASSEN2，且可將輔助脈衝訊號ASSEN2施加至與字元線WLj耦合的電壓調整電晶體25j的閘極。
當輔助訊號ASS具有第一邏輯位準時，選擇電路390輸出追蹤電壓VTR作為輔助脈衝訊號ASSEN2。當輔助訊號ASS具有第二邏輯位準時，選擇電路390輸出第一電源電壓VDDCE作為輔助脈衝訊號ASSEN2。
如參照圖7所述，追蹤電壓產生器330產生位準與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低的追蹤電壓VTR。因此，電壓產生電路300b在其中輔助訊號ASS具有第一邏輯位準的輔助間隔期間將追蹤電壓VTR施加至電壓調整電晶體25j的閘極。因此，由於電壓調整電晶體25j因應於追蹤電壓VTR而吸收去往接地電壓VSS的電流，因此字元線WLj上的字元線驅動電壓VWL與第一電源電壓 VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低。
圖12是說明根據至少一個示例性實施例的圖11所示電壓產生電路中的至少一個字元線電源電壓產生器的實例的電路圖。
在圖12中，為方便闡釋起見，隨同至少一個電源電壓產生器370a說明耦合至字元線WLj的字元線驅動器23j、位元胞元120及電壓調整電晶體25j，但各示例性實施例並非僅限於此。
參照圖12，所述至少一個電源電壓產生器370a可包括第一字元線電源電壓產生器371，但並非僅限於此。第一字元線電源電壓產生器371可將字元線電源電壓VDDWL2提供至內部電源電壓線PL的第一端。
第一字元線電源電壓產生器371可包括p通道金屬氧化物半導體電晶體372等。p通道金屬氧化物半導體電晶體372包括耦合至第一電源電壓VDDCE的源極、接收晶片選擇訊號CSN的閘極及與內部電源電壓線PL的第一端耦合的汲極。由於晶片選擇訊號CSN在記憶體裝置100的寫入操作及讀取操作期間具有第二邏輯位準，因此字元線電源電壓VDDWL2在記憶體裝置100的寫入操作及讀取操作期間具有常規的位準。
字元線驅動器23j可藉由基於字元線電源電壓VDDWL2將經解碼列位址DRAj的邏輯位準反轉而輸出字元線驅動電壓VWL。
電壓調整電晶體25j可採用至少一個p通道金屬氧化物半導體電晶體，所述至少一個p通道金屬氧化物半導體電晶體包括耦合至字元線WLj的源極、接收輔助脈衝訊號ASSEN2的閘極及耦合至接地電壓VSS的汲極。因此，電壓產生電路300b在其中輔助訊號ASS具有第一邏輯位準的輔助間隔期間將追蹤電壓VTR施加至電壓調整電晶體25j的閘極。因此，由於電壓調整電晶體25j因應於追蹤電壓VTR而吸收去往接地電壓VSS的電流，因此字元線WLj上的字元線驅動電壓VWL與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低。
圖13是說明根據至少一個示例性實施例的圖3所示記憶體裝置的示出於圖12中的一部分的操作的時序圖。
在圖13中，假設晶片選擇訊號CSN在記憶體裝置100的寫入操作及讀取操作期間具有第二邏輯位準。因此，在圖13所示操作期間，p通道金屬氧化物半導體電晶體372是導通的。
參照圖3至圖5、圖7及圖11至圖13，選擇電路390在其中輔助訊號ASS具有第一邏輯位準的輔助間隔期間將追蹤電壓VTR作為輔助脈衝訊號ASSEN2提供至電壓調整電晶體25j的閘極。因此，在輔助間隔期間，字元線WLj上的字元線驅動電壓VWL與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低。參照圖13，輔助脈衝訊號ASSEN2的位準在時序點t0至t25之間自接地電壓VSS變化至第二電源電壓VDDPE，如參考編號421所示。
經解碼列位址DRAj在時序點t0開始轉變，在時序點t22轉變至第二邏輯位準VSS，維持第二邏輯位準VSS直至時序點t23為止，且在時序點t24轉變至第一邏輯位準VDDCE。因應於經解碼列位址DRAj的轉變，字元線WLj的電壓位準在時序點t21開始自第二邏輯位準VSS轉變，在時序點t22轉變至第一邏輯位準VDDCE，維持第一邏輯位準VDDCE直至時序點t24為止，且在時序點t25轉變至第二邏輯位準VSS。字元線WLj的電壓位準因應於輔助脈衝訊號ASSEN2的變動而變化，如參考編號423所示。
圖14是說明根據至少一個示例性實施例的圖3所示記憶體裝置的示出於圖12中的一部分的操作的時序圖。
在圖14中，假設晶片選擇訊號CSN在記憶體裝置100的寫入操作及讀取操作期間第二邏輯位準。因此，在圖13所示操作期間，p通道金屬氧化物半導體電晶體372是導通的。
參照圖3至圖5、圖7、圖11、圖12及圖14，選擇電路390在其中輔助訊號ASS具有第二邏輯位準的非輔助間隔期間將第一電源電壓VDDCE作為輔助脈衝訊號ASSEN2提供至電壓調整電晶體25j的閘極。因此，在非輔助間隔期間，電壓調整電晶體25j被關斷，且不管第一電源電壓VDDCE與第二電源電壓VDDPE之差如何，字元線WLj上的字元線驅動電壓VWL均利用第一電源電壓VDDCE來維持。
參照圖14，經解碼列位址DRAj在時序點t0開始自第一邏輯位準VDDCE轉變，在時序點t32轉變至第二邏輯位準 VSS，維持第二邏輯位準VSS直至時序點t33為止，且在時序點t34轉變至第一邏輯位準VDDCE。因應於經解碼列位址DRAj的轉變，字元線WLj的電壓位準在時序點t31開始自第二邏輯位準VSS轉變，在時序點t32轉變至第一邏輯位準VDDCE，維持第一邏輯位準VDDCE直至時序點t34為止，且在時序點t35轉變至第二邏輯位準VSS。
圖15是說明根據至少一個示例性實施例的圖11所示電壓產生電路中的至少一個字元線電源電壓產生器的另一實例的電路圖。
參照圖15，至少一個字元線電源電壓產生器370b可包括第一字元線電源電壓產生器371及第二字元線電源電壓產生器381，但並非僅限於此。第一字元線電源電壓產生器371連接至內部電源電壓線PL的第一端，且第二字元線電源電壓產生器381連接至內部電源電壓線PL的第二端。
第一字元線電源電壓產生器371可將第一字元線電源電壓VDDWL21輸出至內部電源電壓線PL的第一端，且第二字元線電源電壓產生器381可將第二字元線電源電壓VDDWL22輸出至內部電源電壓線PL的第二端。第一字元線電源電壓VDDWL21的位準可與第二字元線電源電壓VDDWL22的位準實質上相同(例如，相等及/或相差在所期望值範圍內，等等)。
第二字元線電源電壓產生器381可包括p通道金屬氧化物半導體電晶體382，但並非僅限於此。p通道金屬氧化物半導體 電晶體382包括耦合至第一電源電壓VDDCE的源極、接收晶片選擇訊號CSN的閘極及與內部電源電壓線PL的第二端耦合的汲極。
當圖11所示字元線電源電壓產生器370採用圖15所示字元線電源電壓產生器370b時，記憶體裝置100的操作實質上類似於圖13及圖14所示的時序圖。另外，當圖11所示字元線電源電壓產生器370採用圖15所示字元線電源電壓產生器370b時，因各位元胞元120在記憶體胞元陣列110中的位置而使字元線電源電壓VDDWL的位準產生的變動可得以降低及/或最小化。
圖16是說明根據至少一個示例性實施例的圖3所示記憶體裝置中的列解碼器的實例的方塊圖。
參照圖16，列解碼器230可包括至少一個預解碼器260及多個字元線驅動器231至23n，但並非僅限於此。
所述多個字元線驅動器231至23n中的每一者連接至字元線WL1至WLn中的對應一者，且所述多個字元線驅動器231至23n可將字元線驅動電壓VWL施加至所述多個字元線WL1至WLn中的至少一個所選字元線。所述多個字元線驅動器231至23n中的每一者可藉由內部電源電壓線PL自字元線電源電壓產生器350a(例如圖8所示字元線電源電壓產生器)、圖10所示字元線電源電壓產生器350b、圖12所示字元線電源電壓產生器370a、圖15所示字元線電源電壓產生器370b等中的一者被供以字元線電源電壓VDDWL。
在至少一個示例性實施例中，列解碼器230可更包括分 別耦合至所述多個字元線WL1至WLn的多個電壓調整電晶體251至25n。
預解碼器260可對列位址RA進行解碼，以將經解碼列位址DRA提供至所述多個字元線驅動器231至23n。所述多個字元線驅動器231至23n中的至少一者可基於字元線電源電壓VDDWL而以字元線驅動電壓來驅動對應的字元線，所述多個字元線驅動器231至23n中的所述至少一者接收到經解碼列位址DRA的位元中具有第二邏輯位準的位元。
如上所提及，由於字元線電源電壓VDDWL的位準根據第一電源電壓VDDCE與第二電源電壓VDDPE之差而變化，及/或輔助脈衝訊號ASSEN2的位準根據第一電源電壓VDDCE與第二電源電壓VDDPE之差而變化，因此記憶體裝置100可在其中輔助訊號ASS具有第一邏輯位準的輔助間隔期間藉由與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低字元線驅動電壓VWL的位準來確保讀取操作中的操作穩定性。
圖17說明根據至少一個示例性實施例的雙電源軌記憶體裝置。
參照圖17，記憶體裝置100包括位元胞元140、字元線(word-line，WL)150及/或周邊電路(peripheral circuit，PC)200等，且周邊電路200可包括電壓產生電路300。然而，各示例性實施例並非僅限於此。
位元胞元140藉由第一電源線65被供以第一電源電壓VDDCE以儲存資料，且周邊電路200藉由第二電源線75被供以第二電源電壓VDDPE以控制位元胞元140。電壓產生電路300被供以第一電源電壓VDDCE及第二電源電壓VDDPE，且根據(及/或基於)第一電源電壓VDDCE與第二電源電壓VDDPE之差適應性地直接或間接調整施加至字元線150的字元線驅動電壓VWL。因此，電壓產生電路300可確保記憶體裝置100的操作穩定性。
圖18是說明根據至少一個示例性實施例的操作圖1所示記憶體裝置的方法的流程圖。
參照圖1至圖18，在操作記憶體裝置100以儲存資料的方法(記憶體裝置100包括記憶體胞元陣列110且記憶體胞元陣列110包括多個位元胞元120)及/或操作周邊電路200以控制記憶體胞元陣列110的方法中，電壓產生電路300將提供至記憶體胞元陣列110的第一電源電壓VDDCE與提供至周邊電路200的第二電源電壓VDDPE進行比較(S510)。
電壓產生電路300基於比較的結果而根據第一電源電壓VDDCE與第二電源電壓VDDPE之差來適應性地直接或間接調整施加至與選自位元胞元120的第一位元胞元耦合的第一字元線的字元線驅動電壓VWL(S520、S530、S540)。
為適應性地直接或間接調整施加至第一字元線的字元線驅動電壓VWL，電壓產生電路300判斷第一電源電壓VDDCE是否大於第二電源電壓VDDPE(S520)。作為另一選擇，電壓產 生電路300可判斷第一電源電壓VDDCE與第二電源電壓VDDPE之差是否大於參考電壓。
當第一電源電壓VDDCE小於或等於第二電源電壓VDDPE(在S520中為否)時，或作為另一選擇，當第一電源電壓VDDCE與第二電源電壓VDDPE之差不大於參考電壓時，在維持字元線驅動電壓VWL(即，藉由停用輔助功能)而不顧及第一電源電壓VDDCE與第二電源電壓VDDPE之差的情況下對第一位元胞元執行記憶體操作(例如，寫入操作、讀取操作等)(S540)。
當第一電源電壓VDDCE大於第二電源電壓VDDPE(在S520中為是)時，或作為另一選擇，當第一電源電壓VDDCE與第二電源電壓VDDPE之差大於參考電壓時，在根據第一電源電壓VDDCE與第二電源電壓VDDPE之差而改變字元線驅動電壓VWL(即，藉由啟用輔助功能)的情況下對第一位元胞元執行記憶體操作(例如，寫入操作、讀取操作等)(S530)。記憶體裝置100藉由與第一電源電壓VDDCE與第二電源電壓VDDPE之差成比例地(及/或基於所述差)降低字元線驅動電壓VWL的位準來執行記憶體操作，且可提高及/或確保寫入操作中的寫入裕度及讀取操作中的操作穩定性。
記憶體操作可對應於讀取操作。隨後，記憶體裝置100輸出資料(S550)。
圖19是說明根據至少一個示例性實施例的包含記憶體裝置的系統晶片(SoC)的方塊圖。
參照圖19，系統晶片700可包括記憶體裝置710、處理電路740及/或電源管理積體電路750等，但並非僅限於此。在至少一個示例性實施例中，系統晶片700可為應用處理器(application processor，AP)，但並非僅限於此。
記憶體裝置710包括儲存資料的記憶體胞元陣列(memory cell array，MCA)720及控制記憶體胞元陣列720的周邊電路(peripheral circuit，PC)730。在至少一個示例性實施例中，記憶體裝置710可為靜態隨機存取記憶體(SRAM)裝置。處理電路740可將資料DIN提供至記憶體裝置710以將資料DIN儲存於記憶體胞元陣列720中，且可自記憶體裝置710接收儲存於記憶體胞元陣列720中的資料DOUT。
電源管理積體電路750可藉由第一電源線755為記憶體裝置710的記憶體胞元陣列720供應第一電源電壓VDDCE。電源管理積體電路750可藉由第二電源線765為處理電路740及記憶體裝置710的周邊電路730供應第二電源電壓VDDPE。
在至少一個示例性實施例中，電源管理積體電路750可包括第一電壓調節器及第二電壓調節器，所述第一電壓調節器產生第一電源電壓VDDCE，且所述第二電壓調節器產生第二電源電壓VDDPE。
周邊電路730可包括電壓產生電路(voltage generation circuit，VGC)735。電壓產生電路735被供以第一電源電壓VDDCE及第二電源電壓VDDPE，且在對選自位元胞元的第一位元胞元的 記憶體操作期間根據第一電源電壓VDDCE與第二電源電壓VDDPE之差適應性地直接或間接調整施加至與第一位元胞元耦合的第一字元線的字元線驅動電壓VWL。因此，記憶體裝置710可在維持及/或增強操作效能的情況下確保操作穩定性。
圖20是說明根據至少一個示例性實施例的包含記憶體裝置的行動裝置的方塊圖。
參照圖20，行動裝置900包括應用處理器(AP)910及/或影像感測器940等，但並非僅限於此。行動裝置900可更包括連接電路920、儲存裝置930、使用者介面950及/或電源管理積體電路(PMIC)960，但並非僅限於此。
應用處理器910可為一或多個微處理器且控制行動裝置900的總體操作。應用處理器910可包括靜態記憶體裝置(SPAM)911。作為實例，靜態記憶體裝置911可採用圖3所示記憶體裝置100。
影像感測器940由應用處理器910控制，且藉由對物件進行攝影而產生影像訊號，將影像訊號儲存於儲存裝置930中或將影像訊號提供至應用處理器910。
連接電路920可執行與外部裝置的有線通訊及/或無線通訊。儲存裝置930可儲存與行動裝置900的操作相關聯的資料。
使用者介面950可包括至少一個輸入裝置(例如小鍵盤、按鈕、觸控螢幕等)及/或至少一個輸出裝置(例如顯示裝置等)。
電源管理積體電路960可提供與行動裝置900的操作相關聯的驅動電壓。電源管理積體電路960產生第一電源電壓VDDCE及第二電源電壓VDDPE，將第一電源電壓VDDCE提供至靜態記憶體裝置911的記憶體胞元陣列且將第二電源電壓VDDPE提供至靜態記憶體裝置911的周邊電路。
周邊電路可包括電壓產生電路。電壓產生電路可根據第一電源電壓VDDCE與第二電源電壓VDDPE之差來直接或間接改變施加至與記憶體胞元陣列中的位元胞元耦合的字元線的字元線驅動電壓的位準。因此，靜態記憶體裝置911可確保操作穩定性。
在本發明概念的至少一個示例性實施例中，行動裝置900及/或行動裝置900的組件可被封裝成各種形式。
因此，本發明概念的示例性實施例可應用於在維持及/或增強操作效能的情況下確保操作穩定性的各種記憶體裝置及各種應用。
以上內容是對示例性實施例的說明，而不應被解釋為限制各實施例。雖然已闡述了幾個示例性實施例，然而熟習此項技術者應易於瞭解，在本質上不背離本發明的新穎教示內容及優點的條件下，可對示例性實施例作出諸多潤飾。因此，所有此種潤飾均旨在包含於在申請專利範圍中所界定的本發明範圍內。
100:記憶體裝置/靜態記憶體裝置
110:記憶體胞元陣列
120:位元胞元/記憶體胞元
200:周邊電路
210:控制電路
230:列解碼器
270:資料寫入/讀取電路
271:行選擇器
273:寫入驅動器
275:感測放大器
277:資料鎖存器
279:資料驅動器
300:電壓產生電路
ADDR:位址訊號/位址
ASS:輔助訊號
ASSEN:輔助脈衝訊號
BL1、...、BLk、...、BLm:位元線
BLB1、...、BLBk、...、BLBm:互補位元線
CA:行位址
CLK:時脈訊號
CMD:命令
CSN:晶片選擇訊號
DIN、DOUT:資料
ICLK:內部時脈訊號
PCH:預充電訊號
RA:列位址
REN:讀取致能訊號
VDDCE:電源電壓/第一電源電壓/第一邏輯位準
VDDPE:電源電壓/第二電源電壓/第一邏輯位準
VDDWL:字元線電源電壓
WL1、...、WLj、...、WLn:字元線
WEN:寫入致能訊號

Claims (20)

  1. 一種記憶體裝置，包括：記憶體胞元陣列，被配置成接收第一電源電壓，所述記憶體胞元陣列包括被配置成基於所述第一電源電壓來儲存資料的多個位元胞元；周邊電路，被配置成接收第二電源電壓且基於所述第二電源電壓來控制所述記憶體胞元陣列，所述周邊電路包括電壓產生電路；且所述電壓產生電路被配置成接收所述第一電源電壓及所述第二電源電壓，在對所述多個位元胞元的記憶體操作期間，基於所述第一電源電壓與所述第二電源電壓之差來適應性地直接或間接調整字元線驅動電壓，以及將經調整的所述字元線驅動電壓施加至與選自所述多個位元胞元的第一位元胞元耦合的第一字元線。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述電壓產生電路更包括：追蹤電壓產生器，被配置成接收所述第一電源電壓及所述第二電源電壓且產生反映所述第一電源電壓與所述第二電源電壓之所述差的追蹤電壓；輔助脈衝產生器，被配置成基於輔助訊號及內部時脈訊號來產生輔助脈衝訊號；以及 至少一個字元線電源電壓產生器，連接於所述第一電源電壓與接地電壓之間，所述至少一個字元線電源電壓產生器被配置成基於所述追蹤電壓、所述輔助脈衝訊號及晶片選擇訊號來產生字元線電源電壓且將所產生的所述字元線電源電壓施加至字元線驅動器，其中所述字元線驅動器被配置成將所述字元線驅動電壓施加至所述第一字元線。
  3. 如申請專利範圍第2項所述的記憶體裝置，其中所述至少一個字元線電源電壓產生器包括：第一p通道金屬氧化物半導體電晶體，包括耦合至所述第一電源電壓的源極、接收所述晶片選擇訊號的閘極及耦合至第一節點的汲極；第二p通道金屬氧化物半導體電晶體，包括耦合至所述第一節點的源極、接收所述追蹤電壓的閘極及耦合至第二節點的汲極；以及n通道金屬氧化物半導體電晶體，包括耦合至所述第二節點的汲極、接收所述輔助脈衝訊號的閘極及耦合至所述接地電壓的源極，其中所述至少一個字元線電源電壓產生器被配置成在所述第一節點處提供所述字元線電源電壓。
  4. 如申請專利範圍第3項所述的記憶體裝置，其中所述至 少一個字元線電源電壓產生器被配置成基於所述第一電源電壓與所述第二電源電壓之所述差來降低所述字元線電源電壓的電壓位準。
  5. 如申請專利範圍第2項所述的記憶體裝置，其中所述追蹤電壓產生器包括：運算放大器，被配置成基於所述第一電源電壓及所述第二電源電壓來輸出比較訊號；開關控制器，被配置成基於所述比較訊號來產生切換控制訊號；分壓器，包括串聯連接於所述第二電源電壓與所述接地電壓之間的多個電阻器；以及開關電路，包括多個開關，所述多個開關中的每一者並聯連接於所述多個電阻器中的至少一者的兩端與輸出節點之間，其中所述多個開關基於所述切換控制訊號的位元而被選擇性地接通，以在所述輸出節點處提供所述追蹤電壓。
  6. 如申請專利範圍第2項所述的記憶體裝置，其中所述至少一個字元線電源電壓產生器包括：第一字元線電源電壓產生器，連接至內部電源電壓線的第一端，所述內部電源電壓線連接至所述字元線驅動器，所述第一字元線電源電壓產生器被配置成將第一字元線電源電壓提供至所述字元線驅動器；以及第二字元線電源電壓產生器，連接至所述內部電源電壓線的 第二端，所述第二字元線電源電壓產生器被配置成將第二字元線電源電壓提供至所述字元線驅動器。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中所述電壓產生電路包括：追蹤電壓產生器，被配置成接收所述第一電源電壓及所述第二電源電壓且產生反映所述第一電源電壓與所述第二電源電壓之所述差的追蹤電壓；至少一個字元線電源電壓產生器，連接於所述第一電源電壓與接地電壓之間，所述至少一個字元線電源電壓產生器被配置成基於晶片選擇訊號來產生字元線電源電壓且將所產生的所述字元線電源電壓施加至字元線驅動器；所述字元線驅動器被配置成將所述字元線驅動電壓施加至所述第一字元線；以及選擇電路，被配置成基於輔助訊號來選擇所述追蹤電壓及所述第一電源電壓中的一者作為輔助脈衝訊號且將所述輔助脈衝訊號施加至第一電壓調整電晶體的閘極，其中所述第一電壓調整電晶體連接於所述第一字元線與所述接地電壓之間。
  8. 如申請專利範圍第7項所述的記憶體裝置，其中所述至少一個字元線電源電壓產生器包括第一p通道金屬氧化物半導體電晶體，所述第一p通道金屬氧化物半導體電晶體包括耦合至所述第一電源電壓的源極、接收所述晶片選擇訊號的閘 極及耦合至內部電源電壓線的汲極，所述內部電源電壓線連接至所述字元線驅動器，且所述第一電壓調整電晶體包括第二p通道金屬氧化物半導體電晶體，所述第二p通道金屬氧化物半導體電晶體包括耦合至所述第一字元線的源極、接收所述輔助脈衝訊號的閘極及耦合至所述接地電壓的汲極。
  9. 如申請專利範圍第7項所述的記憶體裝置，其中所述選擇電路被配置成：當所述第一電源電壓小於或等於所述第二電源電壓時，選擇所述第一電源電壓作為所述輔助脈衝訊號；以及當所述第一電源電壓大於所述第二電源電壓時，選擇所述追蹤電壓作為所述輔助脈衝訊號。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中所述第一電壓調整電晶體被配置成基於所述輔助脈衝訊號而當所述第一電源電壓大於所述第二電源電壓時基於所述第一電源電壓與所述第二電源電壓之所述差來降低所述字元線驅動電壓的電壓位準。
  11. 如申請專利範圍第7項所述的記憶體裝置，其中所述至少一個字元線電源電壓產生器包括：第一字元線電源電壓產生器，連接至內部電源電壓線的第一端，所述內部電源電壓線連接至所述字元線驅動器，所述第一字元線電源電壓產生器被配置成將第一字元線電源電壓提供至所述 字元線驅動器；以及第二字元線電源電壓產生器，連接至所述內部電源電壓線的第二端，所述第二字元線電源電壓產生器被配置成將第二字元線電源電壓提供至所述字元線驅動器。
  12. 如申請專利範圍第1項所述的記憶體裝置，其中所述周邊電路更包括：列解碼器，藉由多個字元線連接至所述記憶體胞元陣列，所述列解碼器被配置成基於列位址訊號來選擇所述多個字元線中的一者作為所述第一字元線；寫入/讀取電路，藉由多個位元線及多個互補位元線連接至所述記憶體胞元陣列，所述寫入/讀取電路被配置成基於行位址、寫入賦能訊號或讀取賦能訊號來對所述記憶體胞元陣列執行寫入操作或讀取操作；以及控制電路，被配置成基於自外部源接收的命令、位址及時脈訊號來控制所述電壓產生電路、所述列解碼器及所述寫入/讀取電路。
  13. 如申請專利範圍第12項所述的記憶體裝置，其中所述列解碼器包括字元線驅動器，所述字元線驅動器被配置成為所述第一字元線提供字元線電源電壓，所述字元線電源電壓是自所述電壓產生電路提供。
  14. 如申請專利範圍第12項所述的記憶體裝置，其中所述列解碼器包括： 字元線驅動器，被配置成為所述第一字元線提供字元線電源電壓，所述字元線電源電壓是自所述電壓產生電路提供；以及第一電壓調整電晶體，連接至所述第一字元線，所述第一電壓調整電晶體被配置成接收自所述電壓產生電路提供的輔助脈衝訊號。
  15. 如申請專利範圍第14項所述的記憶體裝置，其中所述第一電壓調整電晶體包括p通道金屬氧化物半導體電晶體，所述p通道金屬氧化物半導體電晶體包括耦合至所述第一字元線的源極、接收輔助脈衝訊號的閘極及耦合至接地電壓的汲極。
  16. 如申請專利範圍第12項所述的記憶體裝置，其中所述多個位元胞元中的每一者包括：第一存取電晶體，耦合至所述多個字元線中的對應的字元線及所述多個位元線中的對應的位元線；第二存取電晶體，耦合至所述對應的字元線及所述多個互補位元線中的對應的互補位元線；以及資料儲存電路，連接至所述第一存取電晶體及所述第二存取電晶體，所述資料儲存電路被配置成接收所述第一電源電壓且儲存對應的資料。
  17. 一種系統晶片裝置，包括：記憶體裝置，被配置成儲存資料，所述記憶體裝置包括記憶體胞元陣列，所述記憶體胞元陣列包括多個位元胞元；周邊電路，被配置成控制所述記憶體胞元陣列； 處理電路，被配置成在所述資料儲存於所述記憶體胞元陣列中之前將所述資料提供至所述記憶體裝置且自所述記憶體裝置接收儲存於所述記憶體胞元陣列中的所述資料；以及電源管理積體電路，被配置成將第一電源電壓提供至所述記憶體胞元陣列且將第二電源電壓提供至所述周邊電路，所述周邊電路包括電壓產生電路；所述電壓產生電路被配置成接收所述第一電源電壓及所述第二電源電壓，在對所述多個位元胞元的記憶體操作期間，基於所述第一電源電壓與所述第二電源電壓之差來適應性地直接或間接調整字元線驅動電壓，以及將所述字元線驅動電壓施加至與選自所述多個位元胞元的第一位元胞元耦合的第一字元線。
  18. 如申請專利範圍第17項所述的系統晶片裝置，其中所述電壓產生電路包括：追蹤電壓產生器，被配置成接收所述第一電源電壓及所述第二電源電壓且產生反映所述第一電源電壓與所述第二電源電壓之所述差的追蹤電壓；輔助脈衝產生器，被配置成基於輔助時脈訊號及內部時脈訊號來產生輔助脈衝訊號；以及至少一個字元線電源電壓產生器，連接於所述第一電源電壓與接地電壓之間，所述至少一個字元線電源電壓產生器被配置成 基於所述追蹤電壓、所述輔助脈衝訊號及晶片選擇訊號來產生字元線電源電壓且將所產生的所述字元線電源電壓施加至字元線驅動器，其中所述字元線驅動器被配置成將所述字元線驅動電壓施加至所述第一字元線。
  19. 如申請專利範圍第17項所述的系統晶片裝置，其中所述電壓產生電路包括：追蹤電壓產生器，被配置成接收所述第一電源電壓及所述第二電源電壓且產生反映所述第一電源電壓與所述第二電源電壓之所述差的追蹤電壓；至少一個字元線電源電壓產生器，連接於所述第一電源電壓與接地電壓之間，所述至少一個字元線電源電壓產生器被配置成基於晶片選擇訊號來產生字元線電源電壓且將所產生的所述字元線電源電壓施加至字元線驅動器；所述字元線驅動器被配置成將所述字元線驅動電壓施加至所述第一字元線；以及選擇電路，被配置成基於輔助訊號來選擇所述追蹤電壓及所述第一電源電壓中的一者作為輔助脈衝訊號且將所述輔助脈衝訊號施加至第一電壓調整電晶體的閘極，其中所述第一電壓調整電晶體連接於所述第一字元線與所述接地電壓之間。
  20. 一種操作記憶體裝置的方法，所述記憶體裝置包括記 憶體胞元陣列及周邊電路，所述記憶體胞元陣列包括用以儲存資料的多個位元胞元，所述周邊電路被配置成控制所述記憶體胞元陣列，所述方法包括：基於第一電源電壓及第二電源電壓來產生結果，所述第一電源電壓被供應至所述記憶體胞元陣列且所述第二電源電壓被供應至所述周邊電路；當所述結果表明所述第一電源電壓小於或等於所述第二電源電壓時，在對所述多個位元胞元的記憶體操作期間維持施加至與選自所述多個位元胞元的第一位元胞元耦合的第一字元線的字元線驅動電壓的位準；以及當所述結果表明所述第一電源電壓大於所述第二電源電壓時，在對所述多個位元胞元的所述記憶體操作期間基於所述第一電源電壓與所述第二電源電壓之差來降低施加至與所述第一位元胞元耦合的所述第一字元線的所述字元線驅動電壓的所述位準。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102674619B1 (ko) * 2018-07-11 2024-06-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN109635436B (zh) * 2018-12-12 2023-08-18 上海华力集成电路制造有限公司 一种电路结构
KR20210108628A (ko) * 2020-02-26 2021-09-03 삼성전자주식회사 신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법
CN113470710B (zh) * 2020-03-31 2024-03-26 长鑫存储技术有限公司 半导体存储器
US11410720B2 (en) 2020-10-01 2022-08-09 Samsung Electronics Co., Ltd. Bitline precharge system for a semiconductor memory device
US11315628B1 (en) * 2020-10-21 2022-04-26 Arm Limited Techniques for powering memory
TWI835250B (zh) * 2021-11-18 2024-03-11 友達光電股份有限公司 記憶體晶片
EP4376008A1 (en) * 2022-11-22 2024-05-29 Imec VZW Distributed write driver for crossbar memory
CN117727349B (zh) * 2024-02-08 2024-05-07 浙江力积存储科技有限公司 存储阵列

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100302880A1 (en) * 2009-06-02 2010-12-02 Mediatek Inc. Dual power rail word line driver and dual power rail word line driver array
US8228713B2 (en) * 2010-09-28 2012-07-24 International Business Machines Corporation SRAM having wordline up-level voltage adjustable to assist bitcell stability and design structure for same
US20150340073A1 (en) * 2014-05-22 2015-11-26 Dong-Wook Seo Volatile memory device and system-on-chip including the same
US20170301396A1 (en) * 2016-04-19 2017-10-19 Stmicroelectronics International N.V. Temperature compensated read assist circuit for a static random access memory (sram)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2871281B1 (fr) * 2004-04-01 2008-06-13 Atmel Corp Procede et dispositif d'alimentation de puissance duale pour une memoire non-volatile embarquee
JP5224040B2 (ja) * 2008-04-01 2013-07-03 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8488396B2 (en) 2010-02-04 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail static random access memory
US8284626B2 (en) 2010-03-08 2012-10-09 Texas Instruments Incorporated Voltage compensated tracking circuit in SRAM
KR101780421B1 (ko) * 2011-02-28 2017-09-21 삼성전자주식회사 비휘발성 메모리 장치, 그것의 워드라인 전압 발생 방법, 프로그램 방법 및 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 및 전자 장치
US8559212B2 (en) * 2011-07-06 2013-10-15 Mediatek Inc. Memory circuit and word line control circuit
KR102088808B1 (ko) 2013-04-19 2020-03-13 삼성전자주식회사 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법
US9508405B2 (en) 2013-10-03 2016-11-29 Stmicroelectronics International N.V. Method and circuit to enable wide supply voltage difference in multi-supply memory
US20150302918A1 (en) 2014-04-22 2015-10-22 Lsi Corporation Word line decoders for dual rail static random access memories
US9286952B2 (en) * 2014-06-30 2016-03-15 Lattice Semiconductor Corporation SRAM with two-level voltage regulator
US9666253B2 (en) 2015-09-18 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Dual rail memory, memory macro and associated hybrid power supply method
US9865334B2 (en) 2016-02-19 2018-01-09 Synopsys, Inc. Efficient bitline driven one-sided power collapse write-assist design for SRAMs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100302880A1 (en) * 2009-06-02 2010-12-02 Mediatek Inc. Dual power rail word line driver and dual power rail word line driver array
US8228713B2 (en) * 2010-09-28 2012-07-24 International Business Machines Corporation SRAM having wordline up-level voltage adjustable to assist bitcell stability and design structure for same
US20150340073A1 (en) * 2014-05-22 2015-11-26 Dong-Wook Seo Volatile memory device and system-on-chip including the same
US20170154673A1 (en) * 2014-05-22 2017-06-01 Samsung Electronics Co., Ltd. Volatile memory device and system-on-chip including the same
US20170301396A1 (en) * 2016-04-19 2017-10-19 Stmicroelectronics International N.V. Temperature compensated read assist circuit for a static random access memory (sram)

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