CN112908382B - 具有软着陆的子字线驱动器 - Google Patents

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Abstract

本申请案涉及具有软着陆的子字线驱动器。一种存储器装置包含多个子字线驱动器，其中每一子字线驱动器经配置以接收主字线信号，且经配置以基于所述主字线信号及相位信号而将相应局部字线驱动到作用中状态、软着陆状态或断开状态中的至少一者。所述存储器装置还包含多个相位驱动器，其中每一相位驱动器经配置以产生所述相应相位信号。所述存储器装置可进一步包含处理装置，其经配置以在从所述作用中状态转变到所述断开状态时在进入所述断开状态之前将所述相应局部字线驱动到所述软着陆状态，以便提供对应于所述多个子字线驱动器的邻近局部字线之间的行锤击应力缓解。每一子字线驱动器包含二极管连接的晶体管。

Description

具有软着陆的子字线驱动器
技术领域
本发明的实施例涉及DRAM存储器装置的架构及缓解DRAM存储器装置中的行锤击应力的软着陆方法。
背景技术
存储器装置广泛地用于存储与例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置相关的信息。频繁地提供存储器装置作为计算机或其他电子装置中的内部、半导体集成电路及/或外部可移动装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等的易失性存储器可能需要经施加功率的源维护其数据。相比之下，非易失性存储器即使在无外部供电时也可保持其存储数据。非易失性存储器可用于各种技术中，包含闪速存储器(例如，NAND及NOR)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)等。改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度或另外减少操作等待时间、增加可靠性、增加数据保持、减少功率消耗或减少制造成本等。
存储器装置在存储器装置的各种电路内采用多种信号。用于将信号施加到信号线的信号驱动器在例如集成电路等电子装置中是常用的。一个此类信号驱动器可用于对存储器单元阵列中的字线施加电压。字线可从一组全局字线驱动器(在本文中也被称为“主字线驱动器”或“MWD”)延伸通过存储器单元阵列。全局字线驱动器可响应于存储器装置接收到对应于字线的行地址而选择性地致动字线中的每一者。对应于所接收行地址的行中的存储器单元中的每一者随后将所存储的数据施加到相应感测放大器。
例如DRAM等一些半导体存储器装置将信息存储为累积于单元电容器(“单元”)中的电荷，其中单元经组织成行。在一些情况下，应用于一个行中的单元的电荷可干扰一或多个邻近“受害”行中的电荷，或单元可以其它方式丢失其电荷，此事件被称为“泄漏”。某些泄漏的情况可当存储器行经历“行锤击”时发生，这是在较短时间内(例如，在小于顺序刷新操作之间的持续时间内)将行重复驱动到有效电平且所述激活影响一或多个邻近受害行的时候。这可引起受害行中的单元电荷改变，从而将存储在此处的信息置于危险中。
各种存储器系统使用一或多个策略来解决泄漏，例如行锤击应力缓解或目标行刷新(TRR)。行锤击应力缓解可包含主机或控制器在随机或定期基础上对受害行自动执行刷新操作。在一些实施例中，行锤击应力缓解可包含控制局部字线电压，使得在从作用中状态转到预充电状态时，局部字线电压暂停在中间电压电平达预定时间周期(在本文中称为“软着陆状态”)。通过暂停在中间电压电平，邻近存储器行不会经历电压电平的快速改变的影响，且可缓解行锤击应力。
延伸通过阵列的字线中的每一者可相对较长，且因此可具有实质电容。此外，字线可由可具有相对高电阻的多晶硅制成。字线的相对高电容及相对高电阻的组合可使得全局字线驱动器难以快速切换字线上的信号电平，特别是在存储器单元阵列的较远离全局字线驱动器的部分中。为了缓解此问题，常规上将存储器单元阵列划分成较小的存储器单元阵列，且在这些较小存储器单元阵列中的至少一些之间制造局部字线驱动器(在本文中也被称为“子字线驱动器”及“SWD”)。然而，在相关技术存储器装置中，可进一步优化SWD及对应MWD的布局区域。此外，相关技术SWD中的金属(BEOL)连接归因于需要的控制引脚的数目而可能为复杂的。另外，相关技术SWD及/或MWD中的软着陆状态的电压电平不可调整，且因此行锤击缓解可能不会得以优化。
发明内容
在一方面中，本申请案提供一种设备，其包括：多个子字线驱动器，每一子字线驱动器经配置以接收对应全局字线上的主字线信号，且经配置以基于所述相应主字线信号及相应相位信号而将相应局部字线驱动到作用中状态、软着陆状态或断开状态中的至少一者；多个相位驱动器，所述多个相位驱动器中的每一相位驱动器经配置以产生相应相位信号，每一相位驱动器连接到所述多个子字线驱动器中的预定数目个子字线驱动器，其中所述预定数目个子字线驱动器中的每一子字线驱动器连接到不同全局字线；以及处理装置，其以操作方式耦合到所述子字线驱动器中的每一者及所述相位驱动器中的每一者，所述处理装置经配置以在从所述作用中状态转变到所述断开状态时在进入所述断开状态之前将所述相应局部字线驱动到所述软着陆状态，以便提供对应于所述多个子字线驱动器的邻近局部字线之间的行锤击应力缓解，其中每一子字线驱动器包含二极管连接的晶体管。
在另一方面中，本申请案提供一种方法，其包括：基于对应主字线信号驱动多个局部字线，所述多个局部字线是使用具有二极管连接的晶体管的相应局部字线驱动器而被驱动到作用中状态、软着陆状态或断开状态中的至少一者；产生多个相位信号，每一相位信号对应于所述多个局部字线中的预定数目个局部字线，所述预定数目个局部字线中的每一局部字线对应于不同主字线信号；基于所述对应主字线信号及来自所述多个相位信号中的相位信号，在从所述作用中状态转变到所述断开状态时在进入所述断开状态之前将所述相应局部字线驱动到所述软着陆状态，以便提供所述多个局部字线中的邻近局部字线之间的行锤击应力缓解。
附图说明
图1是根据本公开的存储器系统的实施例的框图。
图2是可在图1的存储器系统中使用的存储器存储体阵列的一部分的框图。
图3A为根据本公开的字线驱动器电路的实施例的示意图，所述字线驱动器电路包含主字线驱动器、子字线驱动器及相位驱动器。
图3B为图3A的字线驱动器电路的信号时序图。
图4A为根据本公开的另一字线驱动器电路的实施例的示意图，所述字线驱动器电路包含主字线驱动器、子字线驱动器及相位驱动器。
图4B为图4A的字线驱动器电路的信号时序图。
图5A为根据本公开的另一字线驱动器电路的实施例的示意图，所述字线驱动器电路包含主字线驱动器、子字线驱动器及相位驱动器。
图5B为图5A的字线驱动器电路的信号时序图。
图6为根据本公开的图3A的子字线驱动器的阵列的实施例的示意图。
图7为根据本公开的图5A的子字线驱动器的阵列的实施例的示意图。
图8为根据本公开的用于管理子字线驱动器的操作的流程图。
具体实施方式
如下文更详细地论述，本文揭示的技术涉及用于字线驱动器的信号驱动器以及存储器系统及装置中的相关联电路。然而，所属领域的技术人员将理解，所述技术可具有额外实施例且所述技术可在无下文参考图1-8描述的实施例的若干细节的情况下实践。在下方说明的实施例中，主要在并入有DRAM存储媒体的装置的上下文中描述存储器装置及系统。然而，根据本发明技术的其它实施例配置的存储器装置可包含并入有其它类型的存储媒体的其它类型的存储器装置和系统，所述其它类型的存储媒体包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻和其它存储媒体，包含非易失性、快闪(例如，NAND和/或NOR)存储媒体。
图1为示意性地说明根据本发明技术的实施例的存储器装置100的框图。存储器装置100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含一或多个存储体MB(例如，在图1的实例中的存储体MB0到MB15)，且每一存储体可包含多个字线(WL)、一或多个位线(BL)以及布置于字线与位线的相交点处的一或多个存储器单元。字线WL及字线WL上的信号电压的选择可由行解码器140结合对应MWD、SWD及FX相位驱动器(“FX驱动器”、“相位驱动器”或“FXDRV”)来执行。MWD、SWD及FXDRV在下文进一步详细论述。位线BL的选择可由列解码器145执行。可提供感测放大器(SAMP)用于对应位线BL且连接到至少一个相应局部I/O线对(LIOT/B)，所述至少一个相应局部I/O线对又可经由可充当开关的传输门(TG)耦合到至少相应一个主I/O线对(MIOT/B)。
存储器装置100可采用多个外部端子与外部存储器控制器及/或主机处理器(未图示)通信。外部端子可包含命令及地址端子，所述端子分别耦合到命令总线及地址总线以接收命令信号CMD及地址信号ADDR。存储器装置可进一步包含：用于接收芯片选择信号CS的芯片选择端子、用于接收时钟信号CK和CKF的时钟端子、用于接收数据时钟信号WCK和WCKF的数据时钟端子、数据端子DQ、RDQS、DBI和DMI、供电端子VDD、VSS、VDDQ和VSSQ。
可从外部存储器控制器及/或主机处理器对命令端子及地址端子供应地址信号及存储体地址信号。可通过命令/地址输入电路105将供应到地址端子的地址信号及组地址信号传输到地址解码器110。地址解码器110可接收地址信号并将经解码行地址信号(XADD)供应到行解码器140，将经解码列地址信号(YADD)供应到列解码器145。地址解码器110还可接收组地址信号(BADD)并将组地址信号供应到行解码器140及列解码器145两者。
可从存储器控制器向命令端子及地址端子供应命令信号CMD、地址信号ADDR及芯片选择信号CS。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。选择信号CS可用于选择存储器装置100以对提供到命令及地址端子的命令及地址作出响应。当有源CS信号被提供到存储器装置100时，可对命令及地址进行解码，并且可执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115可包含处理器116和/或其它电路以对内部命令信号ICMD进行解码以产生用于执行存储器操作的各种内部信号和命令。举例来说，处理器116可执行指令和/或其它电路可经配置以产生行和列命令信号和/或相关联时序信号(例如，与时序产生器135协调)以选择字线和/或位线来执行所要存储器操作。当然，用以产生命令及/或时序信号的处理器/电路可位于存储器装置100的另一组件中，例如地址命令输入电路105及/或外部控制器/处理器。内部命令信号还可包含输出及输入激活命令，例如计时命令CMDCK。
当发出读取命令并及时向行地址及列地址供应读取命令时，可从存储器阵列150中的通过这些行地址及列地址指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器115可向输入/输出电路160提供内部命令，以使得可根据RDQS时钟信号通过读取/写入放大器155及输入/输出电路160从数据端子DQ、RDQS、DBI及DMI输出读取数据。
当发出写入命令并及时向行地址及列地址供应所述命令时，可根据WCK及WCKF时钟信号将写入数据供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器115接收，所述命令解码器可将内部命令提供到输入/输出电路160，以使得写入数据可由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。写入数据可写入由行地址及列地址指定的存储器单元中。可以由写入时延WL信息界定的时间向数据端子提供写入数据。I/O电路160的操作是本领域的技术人员已知的，且因此为简洁起见将不再论述。
可向供电端子供应供电电位VDD及VSS。这些供电电位VDD和VSS可供应到内部电压产生器电路170。内部电压产生器电路170可基于例如供电电位VDD及VSS及/或其它供电电位来产生各种内部电位VPP、VOD、VARY、VPERI、Vcc、Vccp、Vccp2、Vnwl、Vturn-off等。内部电位VPP可以在行解码器140中使用，内部电位VOD及VARY可以在包含在存储器阵列150中的感测放大器中使用，并且内部电位VPERI可以在许多其它电路块中使用。
时钟输入电路120可接收外部时钟信号且产生各种内部时钟信号。举例来说，时钟输入电路120可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK可供应到内部时钟电路130。内部时钟电路130可以基于接收到的内部时钟信号ICLK和来自命令/地址输入电路105的时钟启用信号CKE提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号ICLK且将各种时钟信号提供到命令解码器115的时钟路径(图1中未展示)。内部时钟电路130可以进一步提供输入/输出(IO)时钟信号。IO时钟信号可供应到输入/输出电路160，并且可用作用于确定读取数据的输出定时及写入数据的输入定时的定时信号。可以多个时钟频率提供IO时钟信号，以使得可以不同数据速率从存储器装置100输出数据及将数据输入到存储器装置100。当期望高存储器速度时，较高时钟频率可以是合乎需要的。当期望较低功率消耗时，较低时钟频率可以是合乎需要的。内部时钟信号ICLK还可被供应到定时产生器135，并因此可产生各种内部时钟信号。
图2说明存储器阵列150的存储器存储体MB的示范性结构的简化框图。如图2所示，每一存储器存储体MB可包含具有存储器单元群组的一或多个存储器阵列区段SECT(例如，SECT0到SECTn)。每一存储器阵列区段SECT包含MWD(例如，MWD0到MWDn)，其输出对应主字线(在本文中也称为“全局字线”)GR(例如，GR0到GRn)上的适当信号电压。取决于MWD及对应电路的配置，高信号电平或低信号电平可对应于全局字线GR上的作用中状态。举例来说，在本发明技术的一些示范性实施例中，在处于作用中状态时，MWD可在全局字线GR上输出为Vss(例如，接地或0伏特)的电压电平或对应于处于作用中状态的MWD的某一其它低电压电平。在全局字线GR不处于作用中状态时，MWD可在全局字线GR上输出处于Vccp(例如，在约3.0伏特到3.5伏特的范围内，例如3.2伏特)的电压电平或对应于非作用中状态的某一其它电压电平(例如，Vcc，其可在约2.3伏特到2.7伏特的范围内，例如2.5伏特)。虽然全局字线GR可直接耦合到存储器存储体MB中的存储器单元，但延伸通过存储器存储体MB的全局字线GR可具有实质电容及电阻，如上文所论述。电容及电阻可减少每一MWD驱动相应全局字线GR的速度。为了缓解此问题，每一全局字线GR可耦合到一或多个SWD。举例来说，在一些实施例中，每一全局字线可连接到八个SWD、十六个SWD，或某一其它所要数目的SWD。SWD可制造于存储器存储体MB中的存储器单元阵列中的至少一些之间。每一SWD输出对应局部字线WL(例如，WL0到WLn)上的适当信号电压。取决于SWD及对应电路的配置，高信号电平或低信号电平可对应于字线WL上的作用中状态。举例来说，在本发明技术的一些示范性实施例中，在处于作用中状态时，SWD可在局部字线WL上输出处于电压Vact的高电压电平。在一些实施例中，Vact电压电平可处于约3.0伏特到3.5伏特的范围内(例如为3.2伏特)或对应于作用中状态的某一其它高电压电平(例如，在其它实施例中，Vact可对应于Vcc，其可在约2.3伏特到2.7伏特的范围内，例如为2.5伏特)。在处于预充电状态或闲置状态时，SWD可在局部字线WL上输出处于电压Voff的低电压电平。在一些实施例中，Voff电压电平可处于约-0.1伏特到-0.3伏特的范围内(例如，-0.2伏特)或对应于预充电或闲置状态的某一其它低电压电平。在启用行锤击应力缓解时，在从作用中状态转变到预充电期间，SWD可在预定时间周期内在局部字线WL上输出处于电压Vland的中间电压电平。在一些实施例中，Vland电压电平可处于0.2伏特到0.4伏特的范围内，例如为0.3伏特。在对于给定存储器单元页完成预充电状态之后，如果未对存储器装置执行其它读取/写入操作，则存储器模块可进入闲置状态。然而，给定局部字线上的电压电平对于预充电状态与闲置状态将相同。因此，相对于识别局部字线上的电压电平，预充电状态及/或闲置状态可在本文中个别地或统称为“断开状态”。然而，所属领域的技术人员会理解，如果存储器装置正执行其它存储器操作，则存储器装置在局部字线的预充电状态完成之后不一定进入闲置状态。
每一存储器存储体MB包含使用及/或提供相位信号FX、FXF、FXd及/或FXd1的一或多个FXDRV，其用以基于经解码行地址信号及/或定时控制信号选择SWD。在一些实施例中，使用可为与FX信号互补的信号的FXF信号作为FXDRV中的定时信号。如图2中所见所见，FX、FXF、FXd及/或FXd1信号可提供到一或多个区段SECT0-SECTn中的SWD以用于选择适当的SWD。举例来说，在一些实施例中，来自FXDRV驱动器的每一组FX、FXF、FXd及/或FXd1信号可连接到区段SECT0到SECTn中的预定数目个区段中的每一者中的SWD。所述预定数目个区段可为七个区段，且所述组FX、FXF、FXd及/或FXd1信号可连接到所述七个区段中的每一者中的SWD。然而，在其它示范性实施例中，所述预定数目可大于七个区段或小于七个区段。在一些实施例中，在启用行锤击应力缓解时，在从作用中状态转变到预充电状态期间，FXDRV驱动器可经配置以使得SWD可在字线WL上输出处于Vland的中间电压电平(例如，在0.2伏特到0.4伏特的范围内，例如为0.3伏特)。在下文进一步详细论述相位驱动器FXDRV。
图3A说明用于将相应局部字线WL上的电压驱动到作用中状态、软着陆状态及/或断开状态(例如，预充电状态及/或断开状态)的WL驱动电路200的示范性实施例。WL驱动器电路200包含多个MWD(例如，MWD 300<k>)、多个SWD(例如，SWD 400<j>)及多个FXDRV(例如，FXDRV 500<i>)(其中k、j及ⅰ为整数0、1、2、3，...)。每一MWD 300<k>可在全局字线GR<k>上将相应MWLF<k>信号发送到由相应相位驱动器FXDRV 500<i>控制的一或多个SWD 400<j>。如图3A中所见，每一MWD 300<k>可包含栅极耦合到信号ARMW<k>的第一类型的晶体管302，例如PMOS晶体管。信号ARMW<k>的电压可对应于经解码地址信号，例如经解码行地址的一部分。在一些实施例中，经解码行地址信号ARMW<k>可对应于存储器存储体MB的一或多个MWD。晶体管302的源极可连接到高电压源，例如Vccp(例如，在约3.0伏特到3.5伏特的范围内，例如为3.2伏特)或某一其它高电压电平。晶体管302的漏极可连接到可与第一类型不同的例如为NMOS晶体管的晶体管304的漏极。晶体管302、304的互连漏极耦合到全局字线GR。晶体管304的源极可连接到低电压源极，其可例如为Vss(例如，接地或0伏特)或某一其它低电压电平。晶体管304的栅极也可连接到ARMW<k>信号且由其驱动。在相关技术系统中，晶体管304的源极可连接到电路，所述电路包含用于在从作用中状态转到预充电状态时提供用于缓解行锤击(例如，软着陆状态)的中间电压的一或多个晶体管。然而，在本发明技术的示范性实施例中，软着陆驱动器电路由连接到对应SWD 400<j>的相位驱动器FXDRV 500<i>提供。下文论述FXDRV电路。因此，本发明技术的MWD 300的电路的晶体管可比相关技术MWD电路至少少一个，且因此占用较少布局空间且消耗较少功率。
图3A还说明根据本发明技术的示范性实施例的子字线驱动器400的示范性实施例。每一SWD 400<j>可包含栅极耦合到具有来自MWD 300<k>的信号MWLF<k>的相应全局字线GR<k>的第一类型的晶体管402，例如PMOS晶体管。晶体管402的源极可经配置以从对应FXDRV 500<i>接收FX相位信号。晶体管402的漏极可连接到可与第一类型不同的例如为NMOS晶体管的晶体管404的漏极。在一些实施例中，晶体管404被配置为二极管连接的晶体管，其中晶体管404的漏极连接到晶体管404的栅极。晶体管402、404的互连漏极耦合到局部字线WL。晶体管404的源极可经配置以接收由FXDDRV500<i>产生的FXd<i>相位信号。在相关技术系统中，每一SWD可包含：三个或更多个晶体管，以将局部字线WL上的电压驱动到适当状态；四个或更多个输入金属连接(例如，电压源输入、相位信号输入，及/或全局字线输入)；及/或两个或更多个晶体管，其由来自对应MWD的信号驱动。然而，在本发明技术的示范性实施例中，每一二极管配置的SWD 400仅具有两个晶体管(例如，晶体管402及404)及三个输入(MWLF信号输入、FX信号输入，及FXd信号输入)。如本文中所使用，“二极管配置的SWD”意指SWD中的至少一个晶体管被配置为二极管连接的晶体管。用于SWD的较简单设计因为需要较少连接器而降低金属(后段工艺BEOL)连接复杂性。因为存在较少金属(BEOL)连接，因此寄生电容小于常规装置，其导致更低功耗。此外，因为SWD约束为以给定字线间距部署，因此具有较少SWD意味着在用于SWD的晶体管的布局中存在较大灵活性。本发明技术的二极管配置的SWD电路的晶体管当相比于相关技术SWD电路时可至少少一个，且因此占用较少布局空间。与相关技术存储器装置相比，本发明技术的示范性实施例在SWD的下拉电路中可能仅需要一半数目的NMOS晶体管，其可放宽SMD布局设计规则及/或CMOS尺寸设计规则以允许较高电压操作，从而可支持较高可靠性及效能。此外，因为MWD 300仅驱动SWD 400中的一个晶体管(例如，PMOS晶体管402)，因此MDW 300的大小可较小，这也会减小布局区域且降低功耗。
如图3A中所见，每一FXDRV 500<i>相位驱动器可接收输入信号FXF<i>、TXSL<i>及TXPI<i>，其为来自行解码器(未展示)的经解码行地址及/或定时信号。FXF<i>、TXSL<i>及TXPI<i>信号(在本文中也称为“定时信号”)可对应于存储器存储体及/或存储器存储体的一或多个SWD 400<j>，其中X可表示存储器存储体，且i可表示存储器存储体内的对应的一或多个SWD 400<j>。FXF<i>、TXSL<i>及TXPI<i>定时信号可由FXDRV 500<i>的相应相位驱动器电路510、520及530使用来产生相位信号(例如，FX<i>及FXd<i>)，对应SWD 400<j>使用所述相位信号来驱动相应局部字线WL<j>上的电压。在一些实施例中，相位驱动器电路510、520及530中的每一者可为单独的电路，且在其它实施例中，相位驱动器电路510、520及530可以是相同电路的部分。
在一些示范性实施例中，相位驱动器电路510可产生相位信号FX<i>，其可由相应SWD 400<j>使用来将局部字线WL设定于作用中状态电压Vact(例如，在约3.0伏特到3.5伏特的范围内，例如为3.2伏特，或对应于作用中状态的某一其它高电压电平)。如图3A中所见，相位驱动器电路510可包含栅极耦合到定时信号FXF<i>的第一类型的晶体管512，例如PMOS晶体管。在一些实施例中，定时信号FXF<i>可对应于一或多个SWD 400<j>。晶体管512的源极可连接到高电压源，例如Vccp(例如，在约3.0伏特到3.5伏特的范围内，例如为3.2伏特)或某一其它高电压电平。晶体管512的漏极可连接到晶体管514的漏极，晶体管514可不同于第一类型，例如为NMOS晶体管。晶体管512、514的互连漏极耦合到输出线，所述输出线传输相位信号FX<i>。晶体管514的源极可连接到低电压源，其可例如为Vss(例如，接地或0伏特)或某一其它低电压电平。晶体管514的栅极也可连接到FXF<i>信号且由其驱动。如图3A中所见，在FXF<i>信号处于高电压电平时，由相位驱动器电路510输出的FX<i>信号具有低电压电平，且在FXF<i>信号处于低电压电平时，由相位驱动器电路510输出的FX<i>信号具有高电压电平。因此，在一些实施例中，相位信号FX<i>可与FXF<i>信号互补。
在一些示范性实施例中，相位驱动器电路520可产生相位信号FXd<i>，其可由相应SWD 400<j>使用来将局部字线WL<j>设定于软着陆状态电压Vland(例如，在0.2伏特到0.4伏特的范围内，例如为0.3伏特)。如图3A中所见，相位驱动器电路520可包含栅极耦合到定时信号TXSL<i>的晶体管522，其可为例如NMOS晶体管。在一些实施例中，定时信号TXSL<i>可对应于一或多个SWD 400<i>。晶体管522的源极可连接到低电压源，例如Vnrd(例如，在约-0.4伏特到-0.6伏特的范围内，例如为-0.5伏特)或某一其它低电压电平。晶体管522的漏极可连接到输出线，其将相位信号FXd<i>传输到SWD 400<j>。在TXSL<i>信号处于高电压电平时，由相位驱动器电路520输出的FXd<i>信号具有低电压电平，且在TXSL<i>信号处于低电压电平时，相位驱动器电路520断开，且例如Vnrd的低电压源与SWD 400<j>隔离。本领域的技术人员理解，如本文所使用的“隔离”意味着晶体管的源极与漏极之间的实际隔离，且不一定意味着总电隔离，因为在一些情况下晶体管中可存在一些泄漏电流。
在一些示范性实施例中，相位驱动器电路530也可产生相位信号FXd<i>，其可由相应SWD 400<j>使用来将局部字线WL<j>设定于断开状态电压Voff(例如，在约-0.1伏特到-0.3伏特的范围内的电压，例如为-0.2伏特)。如图3A中所见，相位驱动器电路530可包含栅极耦合到定时信号TXPI<i>的晶体管532，其可例如为NMOS晶体管。在一些实施例中，定时信号TXPI<i>可对应于一或多个SWD 400<j>。晶体管532的源极可连接到低电压源，例如Vturn-off(例如，在-0.7伏特到-0.9伏特的范围内，例如为-0.8伏特)，或某一其它低电压电平。晶体管532的漏极可连接到输出线，其将相位信号FXd<i>传输到SWD 400<j>。在TXPI<i>信号处于高电压电平时，由相位驱动器电路530输出的FXd<i>信号具有低电压电平，且在TXPI<i>信号处于低电压电平时，相位驱动器电路530断开，且低电压源(例如Vturn-off)与SWD 400<j>隔离。在一些实施例中，定时信号TXSL<i>及TXPI<i>经控制而使得晶体管522与532不会同时接通。
在操作中，每一MWD 300<k>接收相应ARMW<k>信号，且接着基于ARMW<k>信号的值设定全局字线GR<k>的状态。处理器116(及/或另一处理器)可控制经解码行地址信号ARMW<k>以操作MWD 300<k>。用以产生ARMW<k>信号的电路(未展示)在本领域中已知，且因此为简洁起见，将不进一步论述。基于ARMW<k>信号的电压值(高电平或低电平)，MWD 300<k>将对应全局字线GR<k>上的MWLF<k>信号设定为作用中状态(例如，MWLF<k>信号处于低电压电平)或预充电或闲置状态(例如，MWLF<k>处于高电压电平)。举例来说，如果选择对应于经解码地址信号ARMW<k>的行(或多行)，则ARMW<k>信号变高，且晶体管302断开且晶体管304接通。在晶体管302断开的情况下，电压Vccp与全局字线GR<k>隔离。在晶体管304接通的情况下，电压Vss(或另一低电压源)连接到全局字线GR<k>以将全局字线GR<k>上的MWLF<k>信号设定为低电压电平，其在此示范性实施例中对应于全局字线GR上的作用中状态。在未选择对应于经解码地址信号ARMW<k>的行(或多行)时，ARMW<k>信号变低，且晶体管304断开，其使电压Vss与全局字线GR<k>隔离。此外，在ARMW<k>信号为低的情况下，晶体管302接通，其将电压Vccp(或另一高电压源)连接到全局字线GR<k>，且将全局字线GR<k>上的信号MWLF<k>设定为高电压电平，其在此示范性实施例中对应于全局字线GR上的预充电或闲置状态。如上文所论述，全局字线GR<k>的高电压电平可从高电压源Vccp导出，其可在约3.0伏特到3.5伏特的范围内，例如为3.2伏特。在一些实施例中，全局字线GR<k>的高电压电平可来自另一高电压源，例如Vcc，其可在约2.3伏特到2.7的范围内(例如，2.5伏特)。全局字线GR<k>的低电压电平可从低电压源Vss导出，其可为接地或0伏特。在一些实施例中，全局字线GR<k>的低电压电平可来自某一其它低电压源。
SWD 400<j>经由全局字线GR<k>从MWD 300<k>接收MWLF<k>信号，且接着基于MWLF<k>信号以及FX<i>及FXd<i>相位信号的值设定局部字线WL<j>的状态(例如，作用中状态、软着陆状态，或断开状态)。即，基于MWLF<k>信号、FX<i>信号及/或FXd<i>信号的值，SWD400<j>将对应局部字线WL<j>设定为作用中状态(例如，电压Vact)、软着陆状态(例如，电压Vland)或断开状态(例如，电压Voff)。举例来说，为在局部字线WL<j>上进入作用中状态，栅极处的MWLF<k>信号具有低电压电平，且漏极处的FX<i>信号具有高电压电平。此时，FXd<i>信号值浮动，因为晶体管404的源极不连接到电压源。在晶体管404的源极不连接到电压源的情况下，二极管连接的晶体管404断开。在MWLF<k>信号处于低电压电平的情况下，晶体管402接通，且将局部字线WL<j>上拉到FX<i>信号电压，其处于高电压电平。SWD 400<j>上的局部字线WL<j>上的作用中状态的电压电平可为Vact(例如，在约3.0伏特到3.5伏特的范围内，例如为3.2伏特，或对应于作用中状态的某一其它高电压电平)。
一旦在作用中状态执行存储器操作(例如，读取/写入)，SWD 400<j>的局部字线WL<j>上的电压便转到断开状态(例如，预充电状态及/或闲置状态)。然而，在一些实施例中，局部字线WL<j>上的电压首先设定为软着陆状态以在局部字线WL<j>从作用中状态(例如，电压Vact)转到断开状态(例如，电压Voff)时缓解行锤击。为进入软着陆状态，将MWLF<k>信号设定为高电压电平，且通过连接到中间电压源(例如，Vnrd)(FX<j>信号的电压不重要)而将FXd<i>信号设定为中间电压电平。在MWLF<k>信号为高且FXd<i>信号为低的情况下，晶体管402断开，且二极管连接的晶体管404接通。在晶体管402断开的情况下，FX<i>信号与局部字线WL<j>隔离。在晶体管404接通的情况下，局部字线WL<j>上的电压将被晶体管404的阈值电压Vth下拉到略微高于FXd<i>信号的中间电压源但远低于作用中状态电压的电压(例如，Vnrd)。SWD 400<j>上的局部字线WL<j>上的软着陆状态的电压电平可为Vland(例如，在0.2伏特到0.4伏特的范围内，例如为0.3伏特)。在一些实施例中，可通过调谐Vnrd电压源来调整局部字线WL<j>处的Vland电压。举例来说，软着陆状态电压Vland可在工厂设定期间及/或在运行中操作期间通过调谐(例如，经由模式寄存器设定)Vnrd(或另一适当电压源)的输出电压来加以设定。
在SWD 400<j>上的局部字线WL<j>处于软着陆状态达预定时间周期之后，将局部字线WL<j>上的电压设定为断开状态(例如，电压Voff)。为在局部字线WL<j>上进入断开状态，MWLF<k>信号具有高电压电平，且FXd<i>信号通过连接到低电压源(例如，Vturn-off)(FX<i>信号的电压不重要)而设定到低电压电平。在MWLF<k>信号为高且FXd<i>信号为低的情况下，晶体管402断开，且晶体管404接通。在晶体管402断开的情况下，FX<i>信号与局部字线WL<j>隔离。在晶体管404接通的情况下，局部字线WL<j>上的电压将被晶体管404的阈值电压Vth下拉到略微高于FXd<i>信号的电压但远低于作用中电压的电压电平。SWD 400<j>上的局部字线WL<j>上的预充电状态或闲置状态的电压电平可为Voff(例如，在约-0.1伏特到-0.3伏特的范围内的电压，例如为-0.2伏特)。在一些实施例中，可通过调谐Vturn-off电压源来调整局部字线WL<j>处的Voff电压。举例来说，断开状态电压Voff可在工厂设定期间及/或在运行中操作期间通过调谐(例如，经由模式寄存器设定)Vturn-off(或另一适当电压源)的输出电压加以设定。
图3B说明用于图3A的WL驱动电路200的操作的示范性时序图210。在时序图210中，为了清楚起见，特定相依性信号可展示为与相应基本信号同时改变状态。然而，所属领域的技术人员将理解，此等相依性信号将略微在对应基本信号改变状态之后改变状态。举例来说，信号FX<i>的状态取决于FXF<i>的状态，且尽管在图表210上展示为同时改变状态，但所属领域的技术人员将理解，信号FX<i>将略微在信号FXF<i>改变状态之后改变状态。转到图3A和3B，处理器116(及/或另一处理器)可发布作用中命令ACT CMD到电路(未展示)，所述电路控制到WL驱动电路200的输入信号以便将适当局部字线WL<j>驱动到作用中状态(例如，电压Vact)、软着陆状态(例如，电压Vland)及/或断开状态(例如，电压Voff)。举例来说，略微在时间t0之前，处理器116(及/或另一处理器)发布ACT CMD信号，其控制WL驱动电路200以便在时间t0将适当局部字线WL<j>驱动到作用中状态(例如，电压Vact)。如图3B中所见，在时间t0，经解码行地址ARMW<k>可从低电压电平转到高电压电平以选择MWD 300<k>。此时，相应MDW 300<k>的输出信号MWLF<k>变低以在相应全局字线GR<k>上进入作用中状态，如上文所论述。举例来说，全局字线GR<k>的值可处于Vss(或另一低电压电平)。同时，举例来说，处理器116(及/或另一处理器)可控制信号FXF<i>，以使得FXF<i>信号从高电压电平转到低电压电平。基于FXF<i>信号转到低电压电平，FXDRV 500<i>的相位驱动器电路510的输出相位信号FX<i>转到高电压电平。如上文所论述，在MWLF<k>信号处于低电压电平且FX<i>信号处于高电压电平的情况下，局部字线WL<j>由SWD 400<j>设定为作用中状态(例如，电压Vact)。在此时间期间(例如，从t0到t1)，处理器116(及/或另一处理器)可控制定时信号TXSL<i>及TXPI<i>，以使得其被设定为低电压电平。如上文所论述，在信号TXSL<i>及TXPI<i>处于低电压电平的情况下，FXDRV 500<i>的相位驱动器520及530断开，且信号FXd<i>的电压值浮动。在局部字线WL<j>处于作用中状态的时间期间(例如，从t0到t1)，可存取存储器单元附接的WL<j>以进行存储器操作(例如，读取、写入等)。因此，如图3B中所见，在t0与t1之间的周期期间，处理器116(及/或另一处理器)可发布读取命令READ CMD及/或写入命令WRITE CMD到电路(未展示)以执行适当存储器操作(例如，读取、写入等)(例如在适当READ CMD/WRITE CMD信号为高时)。当然，在一些实施例中，电路可经配置以使得存储器操作在适当信号为低时发生。
在执行存储器操作之后，处理器116(及/或另一处理器)可发布预充电命令到电路(未展示)，所述电路控制到WL驱动电路200的输入信号以便将适当局部字线WL<j>从作用中状态(例如，电压Vact)驱动到软着陆状态(例如，电压Vland)，以缓解行锤击。举例来说，如图3B中所见，略微在时间t1之前，处理器116(及/或另一处理器)发布PRECHG信号，使得经解码行地址ARMW<k>可在时间t1从高电压电平转到低电压电平，以取消选择MWD 300<k>。此时，相应MDW 300<k>的输出信号MWLF<k>变高以在相应全局字线GR<k>上进入预充电状态或闲置状态。举例来说，全局字线GR<k>的值可处于Vccp(或另一高电压电平)。同时，举例来说，处理器116(及/或另一处理器)可控制信号FXF<i>，以使得FXF<i>信号从低电压电平转到高电压电平。基于FXF<i>信号转到高电压电平，FXDRV 500<i>的相位驱动器电路510的输出相位信号FX<i>转到低电压电平。此时(例如，时间t1)，处理器116(及/或另一处理器)可控制定时信号TXSL<i>，以使得定时信号TXSL<i>设定为高电压电平达预定时间周期(例如，从t1到t2)。在此时间期间(例如，t1到t2)，信号TXPI<i>仍设定为低电压电平。如上文所论述，在信号TXSL<i>设定为高电压电平的情况下，FXDRV 500<i>的相位驱动器520接通，且FXd<i>信号连接到例如具有中间电压电平的电压源Vnrd(例如，以缓解行锤击)。在MWLF<k>信号处于高电压电平且FX<i>信号处于低电压电平的情况下，局部字线WL<j>由SWD 400<j>设定为软着陆状态(例如，电压Vland)。
在时间t2，处理器116(及/或另一处理器)可控制WL驱动电路200，以便将适当局部字线WL<j>从软着陆状态(例如，电压Vland)驱动到断开状态(例如，电压Voff)以进入预充电状态及/或闲置状态。如上文所论述，断开状态可对应于预充电状态及/或闲置状态。如图3B中所见，在时间t2，处理器116(及/或另一处理器)可控制定时信号TXSL<i>，以使得定时信号TXSL<i>设定为低电压电平，且定时信号TXPI<i>设定为高电压电平。如上文所论述，在信号TXSL<i>设定为低电压电平且信号TXPI<i>设定为高电压电平的情况下，FXDRV 500<i>的相位驱动器520接通，且相位驱动器530断开。因此，在时间t2，FXd<i>信号连接到例如具有低电压电平的电压源Vturn-off。在MWLF<k>信号处于高电压电平且FX<i>信号处于低电压电平的情况下，局部字线WL<j>由SWD 400<j>设定为断开状态(例如，电压Voff)。
图4A说明根据本发明技术的WL驱动电路的另一示范性实施例。所属领域的技术人员将认识到，WL驱动电路220类似于WL驱动电路200，但WL驱动电路220中的FXDRV 550不同于WL驱动电路200中的FXDRV 500。更具体地说，相位驱动器电路515与相位驱动器电路510的不同之处在于，相位驱动器电路515不包含如晶体管514的下拉晶体管。因此，图4A的实施例较之于图3A中的实施例进一步优化FX驱动电路的布局区域。然而，所属领域的技术人员将认识到，在定时信号FXF<i>处于高电压电平(例如，对应于软着陆或断开状态)时，晶体管517断开，且到SWD 400<j>的FX<i>信号连接与电压源隔离。因此，晶体管402的源极(FX<i>信号连接)将在预充电及断开状态期间具有浮动电压。举例来说，晶体管402的源极将具有约0.4伏特的浮动电压值(Voff(-0.2伏特)+Vthp(约0.6伏特)＝0.4伏特，其中Vthp为PMOS晶体管402的阈值电压)。因此，图4A的实施例中的相位驱动器电路比图3A的相位驱动器电路需要的区域小。相比之下，因为FX<i>信号不处于浮动电压(其可能归因于感应电压而摆动)，图3A的实施例在一些情况下可提供比图4A的电路更稳定的相位驱动器电路。为简洁起见，省略WL驱动器电路210的其余电路配置的描述，因为所属领域的技术人员将认识到，其类似于上文所论述的WL驱动器电路200的配置。图4B说明WL驱动电路220的时序图230。如图4B中所见，FX<i>信号在未驱动到作用中状态(例如，电压Vact)时处于浮动电压。所属领域的技术人员将认识到，WL驱动电路220的其余定时功能及操作类似于上文所论述的WL驱动电路200，且因此为简洁起见而不再重复。
图5A说明根据本发明技术的WL驱动电路的又一示范性实施例。类似于WL驱动电路200，WL驱动电路240将相应局部字线WL上的电压驱动到作用中状态、软着陆状态及断开状态。WL驱动器电路240包含MWD 300<k>、SWD 420<j>及FXDRV 560<i>。每一MWD 300<k>可在全局字线GR<k>上将相应MWLF<k>信号发送到一或多个SWD 420<j>，其由相应相位驱动器FXDRV 560<i>控制。所属领域的技术人员将认识到，WL驱动电路240中的MWD 300<k>的配置及操作类似于WL驱动电路200中的MWD300<k>的配置及操作，且因此为简洁起见而不再重复。
SWD 420<j>可包含栅极耦合到来自MWD 300<k>的信号MWLF<k>的第一类型的晶体管422，例如PMOS晶体管。晶体管422的漏极可连接到可不同于第一类型的晶体管424(例如NMOS晶体管)的漏极。在一些实施例中，晶体管424被配置为二极管连接的晶体管,漏极连接到栅极。晶体管422、424的互连漏极耦合到局部字线WL<j>。晶体管422的源极可连接到晶体管424的源极。晶体管422及424的源极连接接收由FXDRV 560<i>产生的FXd1<i>相位信号。如图5A中所见，到SWD 420<j>的输入连接的数目较之于图3A的SWD 400<j>实施例减小一，且因此相对于相关技术SWD且甚至相对于SWD 400进一步优化SWD的布局区域。然而，因为SWD 400可接受可能不同的相位信号，因此SWD 400可相对于相位驱动器配置实现更多灵活性及/或可靠性。类似于上文所论述的示范性实施例，SWD 420<j>可排他性地使用两个晶体管来驱动局部字线WL<j>上的电压。此外，SWD 420<j>可为具有二极管连接的晶体管424的二极管配置的SWD。类似于上文所论述的实施例，因为MWD 300<k>仅驱动SWD 420<j>中的一个晶体管(例如，PMOS晶体管422)，因此MDW 300<k>的大小可较小，从而减小布局区域。
如图5A中所见，每一FXDRV 560<i>相位驱动器可接收输入定时信号FXF<i>、TXSL<i>及TXPI<i>。FXF<i>、TXSL<i>及TXPI<i>定时信号可由FXDRV 560<i>的相应相位驱动器电路570、580及590使用来产生相位信号(例如，FXd1<i>)，对应SWD 420<j>使用所述相位信号来驱动相应局部字线WL<j>上的电压。在一些实施例中，相位驱动器电路570、580及590中的每一者可为单独的电路，且在其它实施例中，相位驱动器电路570、580及590可以是相同电路的部分。
在一些示范性实施例中，相位驱动器电路570可产生处于高电压电平的相位信号FXd1<i>，其可由相应SWD 420<j>使用来将局部字线WL<j>设定为作用中状态电压Vact(例如，在约3.0伏特到3.5伏特的范围内，例如为3.2伏特，或对应于作用中状态的某一其它高电压电平)。如图5A中所见，相位驱动器电路570可包含栅极耦合到定时信号FXF<i>的晶体管572，例如PMOS晶体管。在一些实施例中，定时信号FXF<i>可对应于一或多个SWD 420<j>。晶体管572的源极可连接到高电压源，例如Vccp(例如，在约3.0伏特到3.5伏特的范围内，例如为3.2伏特)，或某一其它高电压电平。晶体管572的漏极可连接到输出线，其将相位信号FXd1<i>传输到例如晶体管422的源极及SWD 400<j>的晶体管424的源极。在FXF<i>信号处于低电压电平(对应于作用中状态)时，由相位驱动器电路572输出的FXd1<i>信号连接到高电压源(例如，Vccp)。在FXF<i>信号处于高电压电平时，晶体管572断开，且高电压源(例如，Vccp)与SWD 400<j>隔离。
在一些示范性实施例中，相位驱动器电路580可产生相位信号FXd1<i>，其可由相应SWD 420<j>使用来将局部字线WL<j>设定为软着陆状态电压Vland(例如，在0.2伏特到0.4伏特的范围内，例如为0.3伏特)。如图5A中所见，相位驱动器电路580可包含栅极耦合到定时信号TXSL<i>的晶体管582，其可例如为NMOS晶体管。在一些实施例中，定时信号TXSL<i>可对应于一或多个SWD 420<j>。晶体管582的源极可连接到低电压源，例如Vnrd(例如，在约-0.4伏特到-0.6伏特的范围内，例如为-0.5伏特)，或某一其它低电压电平。晶体管582的漏极可连接到输出线，其将相位信号FXd1<i>传输到例如晶体管422的源极及SWD 420<j>的晶体管424的源极。在TXSL<i>信号处于高电压电平时，由相位驱动器电路580输出的FXdi<i>信号具有低电压电平，且在TXSL<i>信号处于低电压电平时，相位驱动器电路520断开，且低电压源(例如Vnrd)与SWD 400<j>隔离。
在一些示范性实施例中，相位驱动器电路590可产生处于低电压电平的相位信号FXd1<i>，其可由相应SWD 420<j>使用来将局部字线WL<j>设定为断开状态电压Voff(例如，在约-0.1伏特到-0.3伏特范围内的电压，例如为-0.2伏特)。如图5A中所见，相位驱动器电路590可包含栅极耦合到定时信号TXPI<i>的晶体管592，其可例如为NMOS晶体管。在一些实施例中，定时信号TXPI<i>可对应于一或多个SWD 420<j>。晶体管592的源极可连接到低电压源，例如Vturn-off(例如，在-0.7伏特到-0.9伏特的范围内，例如为-0.8伏特)，或某一其它低电压电平。晶体管592的漏极可连接到输出线，其将相位信号FXd1<i>传输到例如晶体管422的源极及SWD 400<j>的晶体管424的源极。在TXPI<i>信号处于高电压电平时，由相位驱动器电路590输出的FXd1<i>信号具有低电压电平，且在TXPI<i>信号处于低电压电平时，相位驱动器电路590断开，且低电压源(例如Vturn-off)与SWD 420<j>隔离。在一些实施例中，定时信号FXF<i>、TXSL<i>及TXPI<i>经控制而使得晶体管572、582及592不同时接通。
WL驱动器电路240中的MDW 300<k>的操作与WL驱动器电路200中的MDW 300<k>的操作相同，且因此为简洁起见而不再重复。相对于SWD 420<j>，SWD 420<j>经由全局字线GR<k>从MWD 300<k>接收MWLF<j>信号，且接着基于MWLF<k>信号及FXd1<i>相位信号的值设定局部字线WL<j>的状态(例如，作用中状态、软着陆状态，或断开状态)。即，基于MWLF<k>信号及/或FXd1<i>信号的值，SWD 420<j>将对应局部字线WL<j>设定为作用中状态(例如，电压Vact)、软着陆状态(例如，电压Vland)或预充电或闲置状态(例如，电压Voff)。举例来说，为在局部字线WL<j>上进入作用中状态，晶体管422及424的源极处的FXd1<i>信号处于高电压电平，且栅极处的MWLF<k>信号具有低电压电平。在晶体管422的源极处于高电压电平且晶体管422的栅极处于低电压电平的情况下，晶体管422接通，且将局部字线WL<j>上的电压上拉到FXD1<i>信号电压，其处于高电压电平。在晶体管424的源极处于高电压电平的情况下，二极管连接的晶体管424断开。SWD 420<j>上的局部字线WL<j>上的作用中状态的电压电平可为Vact(例如，在约3.0伏特到3.5伏特的范围内，例如为3.2伏特，或对应于作用中状态的某一其它高电压电平)。
一旦在作用中状态执行存储器操作(例如，读取/写入)，SWD 420<j>的局部字线WL<j>上的电压便转到断开状态。然而，在一些实施例中，局部字线WL<j>上的电压首先设定为软着陆状态以在局部字线WL<j>从作用中状态(例如，电压Vact)转到预充电或闲置状态(例如，电压Voff)时缓解行锤击。为进入软着陆状态，FXd1<i>信号通过连接至中间电压源(例如，Vnrd)(MWLF信号的电压不重要)而设定为中间电压电平。在FXd1<i>信号为低的情况下，晶体管422断开，且二极管连接的晶体管424接通。在晶体管424接通的情况下，局部字线WL<j>上的电压将被晶体管424的阈值电压Vth下拉到略微高于FXd1<i>信号的中间电压源(例如，Vnrd)但远低于作用中状态电压的电压。SWD 420<j>上的局部字线WL<j>上的软着陆状态的电压电平可为Vland(例如，在0.2伏特到0.4伏特的范围内，例如为0.3伏特)。在一些实施例中，可通过调谐Vnrd电压源来调整局部字线WL<j>处的Vland电压。举例来说，软着陆状态电压Vland可在工厂设定期间及/或在运行中操作期间通过调谐(例如，经由寄存器设定)Vnrd(或另一适当电压源)的输出电压来加以设定。
在SWD 420<j>上的局部字线WL<j>处于软着陆状态达预定时间周期之后，局部字线WL<j>上的电压设定为断开状态(例如，电压Voff)。为在局部字线WL<j>上进入预充电或闲置状态，FXd1<i>信号通过连接到低电压源(例如，Vturn-off)(MWLF信号的电压不重要)而设定为低电压电平。在FXd1<i>信号为低的情况下，晶体管422断开，且二极管连接的晶体管424接通。在晶体管424接通的情况下，局部字线WL<j>上的电压将被晶体管424的阈值电压Vth下拉到略微高于FXd1<i>信号的电压但远低于作用中电压的电压。SWD 420<j>上的局部字线WL<j>上的预充电状态或闲置状态的电压电平可为Voff(例如，在约-0.1伏特到-0.3伏特的范围内的电压，例如为-0.2伏特)。在一些实施例中，可通过调谐Vturn-off电压源来调整局部字线WL<j>处的Voff电压。举例来说，断开状态电压Voff可在工厂设定期间及/或在运行中操作期间通过调谐(例如，经由寄存器设定)Vturn-off(或另一适当电压源)的输出电压来加以设定。
图5B说明用于图5A的WL驱动电路240的操作的示范性时序图250。如在时序图210中，为了清楚起见，特定相依性信号可展示为与时序图250中的相应基本信号同时改变状态。转到图5A及5B，处理器116(及/或另一处理器)可发布作用中命令ACT CMD到电路(未展示)，其控制到WL驱动电路240的输入信号以便将适当局部字线WL<j>驱动到作用中状态(例如，电压Vact)、软着陆状态(例如，电压Vland)及/或预充电或闲置状态(例如，电压Voff)。举例来说，略微在时间t0之前，处理器116(及/或另一处理器)发布ACT CMD信号，其控制WL驱动电路240以便在时间t0将适当局部字线WL<j>驱动到作用中状态(例如，电压Vact)。如图5B中所见，在时间t0，经解码行地址ARMW<k>可从低电压电平转到高电压电平以选择MWD300<k>。此时，MDW 300<k>的输出信号MWLF<k>变低以在全局字线GR<k>上进入作用中状态，如上文所论述。举例来说，全局字线GR<k>的值可处于Vss(或另一低电压电平)。同时，举例来说，处理器116(及/或另一处理器)可控制信号FXF<i>，以使得FXF<i>信号从高电压电平转到低电压电平。基于FXF<i>信号转到低电压电平，FXDRV 550<i>的相位驱动器电路570的输出相位信号FXd1<i>转到高电压电平。如上文所论述，在MWLF<k>信号处于低电压电平且FX<i>信号处于高电压电平的情况下，局部字线WL<j>由SWD 420<j>设定为作用中状态(例如，电压Vact)。在此时间期间(例如，从t0到t1)，处理器116(及/或另一处理器)可控制定时信号TXSL<i>及TXPI<i>，以使得其设定为低电压电平。在局部字线WL<j>处于作用中状态的时间期间(例如，从t0到t1)，可存取存储器单元附接的WL<j>以用于存储器操作(例如，读取、写入等)。因此，如图5B中所见，在t0与t1之间的周期期间，处理器116(及/或另一处理器)可发布读取命令READ CMD及/或写入命令WRITE CMD到电路(未展示)以执行适当存储器操作(例如，读取、写入等)(例如，在适当READ CMD/WRITE CMD信号为高时)。当然，在一些实施例中，电路可经配置以使得存储器操作在适当信号为低时发生。
在执行存储器操作之后，处理器116(及/或另一处理器)可发布预充电命令到电路(未展示)，其控制WL驱动电路240以便将适当局部字线WL<j>从作用中状态(例如，电压Vact)驱动到软着陆状态(例如，电压Vland)以缓解行锤击。举例来说，如图5B中所见，略微在时间t1之前，处理器116(及/或另一处理器)发布PRECHG信号，使得经解码行地址ARMW<k>可在时间t1从高电压电平转到低电压电平，以取消选择MWD 300<k>。此时，相应MWD 300<k>的输出信号MWLF<k>变高，以在相应全局字线GR<k>上进入预充电或闲置状态。举例来说，全局字线GR<k>的值可处于Vccp(或另一高电压电平)。同时，举例来说，处理器116(及/或另一处理器)可控制信号FXF<i>，以使得FXF<i>信号从低电压电平转到高电压电平。基于FXF<i>信号转到高电压电平，FXDRV 550<i>的相位驱动器电路570断开。此时(例如，时间t1)，处理器116(及/或另一处理器)可控制定时信号TXSL<i>，以使得定时信号TXSL<i>在预定时间周期(例如，从t1到t2)内被设定为高电压电平。在此时间期间(例如，t1到t2)，信号TXPI<i>仍设定为低电压电平。如上文所论述，在信号TXSL<i>设定为高电压电平的情况下，FXDRV 550<i>的相位驱动器580接通，且FXd1<i>信号连接到例如具有中间电压电平的电压源Vnrd(例如，以缓解行锤击)。在FX<i>信号处于低电压电平的情况下，局部字线WL<j>由SWD 420<j>设定为软着陆状态(例如，电压Vland)。
在时间t2，处理器116(及/或另一处理器)可控制WL驱动电路240，以便将适当局部字线WL<j>从软着陆状态(例如，电压Vland)驱动到断开状态(例如，电压Voff)以进入预充电状态及/或闲置状态。如上文所论述，断开状态可对应于预充电状态及/或闲置状态。如图5B中所见，在时间t2，处理器116(及/或另一处理器)可控制定时信号TXSL<i>，以使得定时信号TXSL<i>设定为低电压电平且定时信号TXPI<i>设定为高电压电平。如上文所论述，在信号TXPI<i>设定为高电压电平的情况下，FXDRV 550<i>的相位驱动器590接通。因此，在时间t2，信号FXd1<i>的电压值设定为低电压电平。在FX<i>信号处于低电压电平的情况下，局部字线WL<j>由SWD 420<j>设定为断开状态(例如，电压Voff)。
如上文所论述，局部字线WL的高电压电平Vact可来自电压源Vccp，其可在约3.0伏特到3.5伏特的范围内，例如为3.2伏特。在一些实施例中，局部字线WL的高电压电平Vact可来自另一高电压源(例如Vcc，其可在约2.3伏特到2.7伏特的范围内，例如为2.5伏特)。局部字线WL的中间电压电平Vland可来自电压源Vnrd，其可在-0.4伏特到-0.6伏特的范围内，例如为-0.5伏特。在一些实施例中，中间电压电平Vland可来自某一其它电压源。类似地，局部字线WL的低电压电平Voff可来自电压源Vturn-off，其可在-0.7伏特到-0.9伏特的范围内，例如为-0.8伏特。在一些实施例中，低电压电平Voff可来自某一其它电压源。
如上文所论述，具有对应信号MWLF<k>的全局字线GR<k>中的每一者连接到SWD400<j>及/或SWD 420<j>以便快速地驱动相应局部字线上的信号电平。图6说明对应于全局字线GR<0>及GR<1>的SWD 400阵列配置的示范性实施例。为了清楚起见，对于每一全局字线GR仅展示四个SWD 400。举例来说，在图6中，SWD 400<0>到<3>连接到具有对应信号MWLF<0>的全局字线GR<0>，且SWD 400<4>到<7>连接到具有对应信号MWLF<1>的全局字线GR<1>。然而，四个以上SWD可连接到每一全局字线GR，例如八个SWD、十六个SWD或更多。SWD 400<0>到<7>中的每一者分别输出局部字线WR<0>到<7>。下文表1及2分别提供用于WL驱动器电路200及220的图6中所展示的SWD 400阵列配置的电压。具体来说，表1及2提供每一SWD 400<0>到<7>的针对局部字线WL<0>设定为作用中状态的情况的用于主字线信号MWLF的输入连接、用于相位信号FX及FXd的输入连接及用于局部字线WL的输出连接处的电压。
表1
SWD MWLF FX FXd WL
400<6> 3.2 0 -0.8 -0.2
400<7> 3.2 0 -0.8 -0.2
400<4> 3.2 3.2 [3.2-Vthd] [-0.2]
400<5> 3.2 0 -0.8 -0.2
400<0> 0 3.2 [3.2-Vthd] 3.2
400<1> 0 0 -0.8 -0.2
400<2> 0 0 -0.8 -0.2
400<3> 0 0 -0.8 -0.2
表2
SWD MWLF FX FXd WL
400<6> 3.2 [-0.2+Vthu] -0.8 -0.2
400<7> 3.2 [-0.2+Vthu] -0.8 -0.2
400<4> 3.2 3.2 [3.2-Vthd] [-0.2]
400<5> 3.2 [-0.2+Vthu] -0.8 -0.2
400<0> 0 3.2 [3.2-Vthd] 3.2
400<1> 0 [-0.2+Vthu] -0.8 -0.2
400<2> 0 [-0.2+Vthu] -0.8 -0.2
400<3> 0 [-0.2+Vthu] -0.8 -0.2
参考表1以及图3A及6，在MWLF<0>处于低电压电平且相位信号FX<0>处于高电压电平时，SWD 400<0>将局部字线WL<0>上的输出设定为作用中状态(例如，设定为电压Vact，其可为3.2伏特，如表1中所示)。其余SWD 400<1>到<7>的局部字线WL<1>到<7>设定于断开状态(例如，设定为电压Voff，其可为-0.2伏特)。如上文所论述，在SWD 400处于作用中状态时，对应FXd相位信号浮动，因为FXd相位信号不系结到电压源。如表1中所见，SWD 400<0>的FXd<0>的电压以括号展示，以指示FXd<0>上的电压为浮动电压。浮充电压可高达3.2-Vthd，其中Vthd为下拉晶体管404的阈值电压。因为FXd<0>信号还连接到SWD 400<4>(见图6)，因此SWD 400<4>的FXd连接上的电压也浮动。由于SWD 400<4>上的FXd连接不再连接到低电压源，因此局部字线WL<4>上的电压(尽管多半为约-0.2伏特)也浮动，且经受从邻近字线WL的感应电压摆动。相比之下，其余非作用中状态局部字线WL的电压稳定在-0.2伏特，因为其相应FXd连接连接到低电压源(例如，Vturn-off)。
参考表2以及图4A及6，如上文所论述，在MWLF<0>处于低电压电平且相位信号FX<0>处于高电压电平时，SWD 400<0>将局部字线WL<0>上的输出设定为具有电压Vact(例如，3.2伏特，如表2中所示)的作用中状态。其余SWD 400s的局部字线WL处于预充电状态，具有为例如-0.2伏特的低电压电平。如上文所论述，在SWD 400处于作用中状态时，对应FXd信号电压浮动，因为FXd信号不系结到电压源。如表2中所见，SWD 400<0>的FXd<0>的电压以括号展示，以指示FXd<0>上的电压为浮动电压。浮充电压可高达3.2-Vthd，其中Vthd为下拉晶体管404的阈值电压。因为FXd<0>信号还连接到SWD 400<4>，因此SWD 400<4>的FXd连接上的电压也浮动。由于SWD 400<4>上的FXd连接不再连接到低电压源，因此局部字线WL<4>上的电压(尽管多半处于-0.2伏特)也浮动，且经受从邻近字线WL的感应电压摆动。相比之下，其余非作用中状态局部字线WL的电压稳定在-0.2伏特，因为其相应FXd连接连接到处于-0.8伏特的低电压源。
如表2中所见，用于SWD 400<0>的FX<0>相位信号连接稳定且处于高电压电平(例如，3.2伏特)，因为如上文所论述，在SWD 400处于作用中状态时，对应FX连接连接到高电压源(例如，Vccp，如图4A中所见)。因此，因为FX<0>相位信号还连接到SWD<4>，因此用于SWD<4>的FX连接也稳定在3.2伏特。然而，如上文所论述，在WL驱动器电路220(见图4A)中，如果对应SWD 400未将其局部字线WL驱动到作用中状态，则FX相位信号不连接到低电压源。因此，对于表2中的情况，因为FX<1>到<3>相位信号不系结到低功率源，因此对于SWD 400<1>到<3>及<5>到<7，相应FX连接上的电压浮动(见括号)。FX连接上的电压将围绕-0.2伏特+Vthu的值浮动，其中Vthu为上拉晶体管402的阈值电压。然而，因为用于SWD 400<1>到<3>及<5>到<7>的局部字线电压稳定在-0.2伏特，因此FX连接可耐受一些感应电压摆动，而不会不利地影响对应SWD 400的操作。
图7说明对应于全局字线GR<0>及GR<1>的SWD 420阵列配置的示范性实施例。为了清楚起见，对于每一全局字线GR仅展示四组SWD 420。举例来说，在图7中，SWD 420<0>到<3>连接到具有对应信号MWLF<0>的全局字线GR<0>，且SWD 420<4>到<7>连接到具有对应信号MWLF<1>的全局字线GR<1>。然而，四个以上SWD可连接到每一全局字线GR，例如八个SWD、十六个SWD或更多。SWD 420<0>到<7>中的每一者分别输出局部字线WR<0>到<7>。下文给出的表3提供对于每一SWD 420<0>到<7>针对局部字线WL<0>设定为作用中状态的情况的在用于主字线信号MWLF的输入连接、用于相位信号FXd1的输入连接及用于局部字线WL的输出连接处的电压。
表3
SWD MWLF FXd1 WL
420<6> 3.2 -0.8 -0.2
420<7> 3.2 -0.8 -0.2
420<4> 3.2 3.2 [-0.2]
420<5> 3.2 -0.8 -0.2
420<0> 0 3.2 3.2
420<1> 0 -0.8 -0.2
420<2> 0 -0.8 -0.2
420<3> 0 -0.8 -0.2
参考表3以及图5A及7，在MWLF<0>处于低电压电平且相位信号FXd1<0>处于高电压电平时，SWD 400<0>将局部字线WL<0>上的输出设定为作用中状态(例如，设定为电压Vact，其可为3.2伏特，如表3中所示)。其余SWD 420<1>到<7>的局部字线WL<1>到<7>设定为断开状态(例如，设定为电压Voff，其可为-0.2伏特)。如图7中所见，FXd1<0>还连接到SWD 420<4>。因此，在FXd1<0>信号处于3.2伏特的情况下，SWD 420<4>的二极管连接的晶体管424反偏压，且在MWLF<1>上为高电压的情况下，晶体管422断开。在SWD 420<4>的两个晶体管422及424皆断开的情况下，SWD 420<4>不再连接到低电压源。因此，局部字线WL<4>上的电压(尽管多半处于-0.2伏特)浮动且经受从邻近字线WL的感应电压摆动。相比之下，其余非作用中状态局部字线WL的电压稳定在-0.2伏特，因为相应字线WL经由晶体管422(对于SWD 420<1>到<3>)或晶体管424(对于SWD 420<5>到<7>)连接到低电压源(例如，Vturn-off)。
为缓解与SWD(例如，上文相对于WL驱动器电路200、220及240所论述的SWD 400<4>及SWD 420<4>)中的WL-WL电压感应(或耦合)相关的问题，本发明技术的示范性实施例布设局部字线，使得连接到相同相位信号(例如，用于WL驱动器电路200及220的FXd<i>及/或用于WL驱动器电路240的FXd1<i>)的SWD的字线WL不布设为彼此邻近。即，无两个邻近局部字线连接到相同相位信号。如图6中所见，局部字线对WL<0>/<4>、WL<1>/<5>、WL<2>/<6>及WL<3>/<7>经配置以具有相应的共同相位信号FXd。类似地，如图7中所见，局部字线对WL<0>/<4>、WL<1>/<5>、WL<2>/<6>及WL<3>/<7>经配置以具有相应的共同相位信号FXd1。因为WL-WL电压感应可在具有浮动电压的局部字线WL中造成问题，因此在一些实施例中，相应局部字线对WL<0>/<4>、WL<1>/<5>、WL<2>/<6>及WL<3>/<7>不安置为彼此邻近。在表1及2的第一列中列出SWD 400且在表3的第一列中列出SWD 420提供用于布设局部字线对的示范性次序。举例来说，如每一表中所见，局部字线WL<5>安置在局部字线对WL<0>/<4>之间。因此，即使局部字线WL<4>上的电压可浮动，局部字线WL<4>上的电压也不会由局部字线WL<0>上的高电压感应到高电压电平，因为至少一个局部字线WL(例如，在表1-3中所示的实施例中为WL<5>)将安置在局部字线对WL<0>/<4>之间。当然，相应表1-3中的局部字线WL的次序为示范性的，且局部字线可以不同于上文给出的次序布置，只要连接到共同相位信号(例如，FXd、FXd1等)的字线不布设为彼此邻近即可。
图8为说明用于管理SWD的操作的实例方法800的流程图。方法800可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专门逻辑、可编程逻辑、微码、装置的硬件、集成电路，等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法800由处理器116及/或在存储器装置100外部及/或内部的另外一或多个处理器执行。虽然以特定顺序或次序示出，但除非另外规定，否则可修改过程的次序。因此，所说明实施例应仅作为实例理解，且所说明过程可以不同次序进行，且一些过程可并行进行。另外，在各个实施例中可以省略一或多个过程。因此，在每一实施例中并非需要全部过程。其它过程流也是可能的。
在框810处，处理装置(例如，处理器116及/或另一处理器)基于对应主字线信号驱动多个局部字线，所述多个局部字线是使用具有二极管连接的晶体管的相应局部字线驱动器而被驱动到作用中状态、软着陆状态或断开状态中的至少一者。在一些实施例中，如上文所论述，存储器装置100可包含多个SWD 400及/或SWD 420，其经控制以将相应局部字线WL驱动到作用中状态、软着陆状态及/或断开状态。如图3A到7中所见，SWD 400及/或SWD 420包含二极管连接的晶体管，作为例如相应SWD电路的下拉晶体管。
在框820处，处理装置(例如，处理器116及/或另一处理器)产生多个相位信号，每一相位信号对应于所述多个局部字线中的预定数目个局部字线，所述预定数目个局部字线中的每一局部字线对应于不同主字线信号。举例来说，如上文所论述，存储器装置100可包含多个相位驱动器FXDRV(例如，FXDRV 500、550、560)，其中每一FXDRV包含相位驱动器电路(例如，用于FXDRV 500的相位驱动器电路510、520、530，用于FXDRV 550的相位驱动器电路515、520、530，及用于FXDRV 560的相位驱动器电路570、580、590)，其视需要产生相位信号FX、FXd及/或FXd1。
在框830处，处理装置(例如，处理器116及/或另一处理器)基于对应主字线信号及来自所述多个相位信号中的相位信号，在从作用中状态转变到断开状态时在进入断开状态之前将相应局部字线驱动到软着陆状态，以便提供所述多个局部字线中的邻近局部字线之间的行锤击应力缓解。举例来说，如图3A到5B中所见，每一FXDRV 500/SWD 400组合、FXDRV550/SWD 400组合及/或每一FXDRV 560/SWD 420组合可经控制而使得在从作用中状态(例如，电压Vact)转变到断开状态时，相应局部字线WL在进入断开状态(例如，电压Voff)之前转到软着陆状态(例如，电压Vland)。
尽管已经参照所揭示实施例描述了本发明，但本领域的技术人员应认识到，可以在不脱离本发明的情况下对形式及细节作出改变。举例来说，虽然已相对于NMOS晶体管是SWD中使用的仅有晶体管来阐释示范性实施例，但应理解，在其它实施例中，PMOS晶体管可取代NMOS实施例且反之亦然，在此情况下可在n型衬底而不是p型衬底中制造存储器单元阵列及SWD。此类修改完全在所属领域的技术人员的技术范围内。因此，本发明不受除所附权利要求书之外的限制。
本技术的实施例的以上详细描述并不意图是详尽的或将本技术限制于上文所公开的确切形式。如相关领域的技术人员将认识到，尽管上文出于说明性目的描述了本技术的特定实施例及实例，但可在所属领域的技术人员的技术范围内进行各种等效的修改。举例来说，尽管步骤以给定次序呈现，但替代性实施例可以不同次序执行步骤。还可以组合本文中描述的各种实施例以提供另外的实施例。
根据上述内容，应了解，本文中已出于说明性目的描述本技术的特定实施例，但尚未展示或详细描述熟知结构及功能以避免不必要地模糊本技术的实施例的描述。在上下文允许的情况下，单数或复数术语还可以分别包含复数或单数术语。此外，除非词语“或”明确地限制成仅意指对参看两个或更多个项目的列表的其它项目排他的单个项目，否则此列表中的“或”的使用可以理解为包含：(a)列表中的任何单个项目、(b)列表中的所有项目或(c)列表中的项目的任何组合。举例来说，如本文(包含在权利要求书中)所使用，如在项列表(例如，以例如“中的至少一个”或“中的一个或多个”的短语开头的项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文中所使用，短语“基于”应同样地解释为短语“至少部分地基于”。此外，术语“包括”、“包含”、“具有”和“带有”贯穿全文用以意指至少包含一或多个所叙述特征，使得不排除任何更大数目个相同特征和/或额外类型的其它特征。
处理装置(例如，处理器116和/或另一处理器/控制器)表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置(例如，控制器190、控制器140和/或另一控制器)也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置(例如，控制器190、控制器140和/或另一控制器)经配置以执行用于执行本文所论述的操作和步骤的指令。
机器可读存储媒体(也被称为计算机可读媒体)，其上存储实施本文所描述的方法或功能中的任何一或多者的一或多个指令集或软件。机器可读存储媒体可为例如存储器装置100或另一存储器装置。术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体以及磁性媒体。
已关于计算机存储器内的数据位的操作的算法及符号表示而呈现先前详细描述的一些部分。这些算法描述及表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给本领域的其它技术人员的方式。算法在这里并且通常被认为是导致期望的结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。这些量通常但未必呈能够被存储、组合、比较及以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已经证明将这些信号称为位、值、元件、符号、字符、术语、数目等是方便的。
然而，应牢记，所有这些及类似术语应与适当物理量相关联，且仅仅是应用于这些量的方便标签。本公开可以指操纵及变换计算机系统的寄存器及存储器内的表示为物理(电子)量的数据为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作及过程。
本公开还涉及用于执行本文中的操作的设备。此设备可出于既定目的而专门构造，或其可包括由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，如但不限于任何类型的盘(包含软盘、光盘、CD-ROM及磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。
本文中呈现的算法及显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种各样的这些系统的结构。此外，并不参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示。
本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于编程计算机系统(或其它电子装置)以进行根据本公开的过程的指令的机器可读介质。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
还应了解，在不脱离本公开的情况下可做出各种修改。举例来说，所属领域的技术人员将理解，本技术的各种组件可进一步划分成子组件，或本技术的各种组件及功能可组合及集成。此外，在特定实施例的上下文中描述的技术的某些方面还可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本技术的范围内。因此，本公开及相关联的技术可涵盖未明确地展示或描述的其它实施例。

Claims (24)

1.一种设备，其包括：
多个子字线驱动器，每一子字线驱动器经配置以接收对应全局字线上的主字线信号，且经配置以基于所述相应主字线信号及相应相位信号而将相应局部字线驱动到作用中状态、软着陆状态或断开状态中的至少一者；
多个相位驱动器，所述多个相位驱动器中的每一相位驱动器经配置以产生相应相位信号，每一相位驱动器连接到所述多个子字线驱动器中的预定数目个子字线驱动器，其中所述预定数目个子字线驱动器中的每一子字线驱动器连接到不同全局字线；以及
处理装置，其以操作方式耦合到所述子字线驱动器中的每一者及所述相位驱动器中的每一者，所述处理装置经配置以在从所述作用中状态转变到所述断开状态时在进入所述断开状态之前将所述相应局部字线驱动到所述软着陆状态，以便提供对应于所述多个子字线驱动器的邻近局部字线之间的行锤击应力缓解，
其中每一子字线驱动器包含二极管连接的晶体管。
2.根据权利要求1所述的设备，其中所述多个子字线驱动器中的每一子字线驱动器排他性地使用两个晶体管。
3.根据权利要求2所述的设备，其中所述两个晶体管包含PMOS晶体管及NMOS晶体管，且所述NMOS晶体管为所述二极管连接的晶体管。
4.根据权利要求1所述的设备，其中所述断开状态为预充电状态或闲置状态中的至少一者。
5.根据权利要求1所述的设备，其中所述局部字线中的每一者经安置而使得无两个邻近局部字线连接到相同相位驱动器。
6.根据权利要求1所述的设备，其中所述相应局部字线在处于所述软着陆状态时的电压电平在0.2伏特到0.4伏特的范围内。
7.根据权利要求6所述的设备，其中所述软着陆电压电平是可调整的。
8.根据权利要求1所述的设备，其中所述多个子字线驱动器中的每一子字线驱动器包含PMOS晶体管以基于所述相应相位信号的电压及所述主字线信号的电压将所述相应局部字线上拉到所述作用中状态，且包含NMOS晶体管以基于所述相应相位信号的所述电压及所述主字线信号的所述电压将所述相应局部字线下拉到所述软着陆状态或所述断开状态中的至少一者。
9.根据权利要求8所述的设备，其中每一相位驱动器包含：第一相位电路，用以基于第一定时信号将所述相应相位信号的所述电压设定于对应于所述作用中状态的电压电平；第二相位电路，用以基于第二定时信号将所述相应相位信号的所述电压设定于对应于所述软着陆状态的电压电平；以及第三相位电路，用以基于第三定时信号将所述相应相位信号的所述电压设定于对应于所述断开状态的电压电平，且
其中对应于所述软着陆状态的所述电压电平低于对应于所述作用中状态的所述电压电平且高于对应于所述断开状态的所述电压电平。
10.根据权利要求8所述的设备，其中每一相位驱动器经配置以产生相应的第二相位信号，
其中每一相位驱动器包含：第一相位电路，用以基于第一定时信号将所述相应相位信号的所述电压设定于对应于所述作用中状态的电压电平；第二相位电路，用以基于第二定时信号将所述相应第二相位信号的电压设定于对应于所述软着陆状态的电压电平；以及第三相位电路，用以基于第三定时信号将所述相应第二相位信号的所述电压设定于对应于所述断开状态的电压电平，且
其中对应于所述软着陆状态的所述电压电平低于对应于所述作用中状态的所述电压电平且高于对应于所述断开状态的所述电压电平。
11.根据权利要求10所述的设备，其中所述第一相位电路在所述第一定时信号处于第一状态时将所述相位信号的所述电压设定于对应于所述作用中状态的所述电压电平，且在所述第一定时信号处于第二状态时将所述相位信号的所述电压设定于对应于低电压电平的电压电平。
12.根据权利要求1所述的设备，其中所述预定数目个子字线驱动器为七个。
13.一种方法，其包括：
基于对应主字线信号驱动多个局部字线，所述多个局部字线是使用具有二极管连接的晶体管的相应局部字线驱动器而被驱动到作用中状态、软着陆状态或断开状态中的至少一者；
产生多个相位信号，每一相位信号对应于所述多个局部字线中的预定数目个局部字线，所述预定数目个局部字线中的每一局部字线对应于不同主字线信号；
基于所述对应主字线信号及来自所述多个相位信号中的相位信号，在从所述作用中状态转变到所述断开状态时在进入所述断开状态之前将所述相应局部字线驱动到所述软着陆状态，以便提供所述多个局部字线中的邻近局部字线之间的行锤击应力缓解。
14.根据权利要求13所述的方法，其中所述相应局部字线驱动器排他性地使用两个晶体管。
15.根据权利要求14所述的方法，其中所述两个晶体管包含PMOS晶体管及NMOS晶体管，且所述NMOS晶体管为所述二极管连接的晶体管。
16.根据权利要求13所述的方法，其中所述断开状态为预充电状态或闲置状态中的一者。
17.根据权利要求13所述的方法，其中所述局部字线中的每一者经安置而使得无两个邻近局部字线接收相同相位信号。
18.根据权利要求13所述的方法，其中所述相应局部字线在处于所述软着陆状态时的电压电平在0.2伏特到0.4伏特的范围内。
19.根据权利要求18所述的方法，其中所述软着陆电压电平是可调整的。
20.根据权利要求13所述的方法，其中所述驱动所述多个局部字线包含基于所述相应相位信号的电压及所述对应主字线信号的电压将所述相应局部字线上拉到所述作用中状态，且基于所述相应相位信号的所述电压及所述对应主字线信号的所述电压将所述相应局部字线下拉到所述软着陆状态或所述断开状态中的至少一者。
21.根据权利要求20所述的方法，其进一步包括：
基于第一定时信号将所述相应相位信号的所述电压设定于对应于所述作用中状态的电压电平；
基于第二定时信号将所述相应相位信号的所述电压设定于对应于所述软着陆状态的电压电平；以及
基于第三定时信号将所述相应相位信号的所述电压设定于对应于所述断开状态的电压电平，
其中对应于所述软着陆状态的所述电压电平低于对应于所述作用中状态的所述电压电平且高于对应于所述断开状态的所述电压电平。
22.根据权利要求20所述的方法，其进一步包括：
产生多个第二相位信号，每一第二相位信号对应于所述多个局部字线中的所述预定数目个局部字线；
基于第一定时信号将所述相应相位信号的所述电压设定于对应于所述作用中状态的电压电平；
基于第二定时信号将所述相应第二相位信号的所述电压设定于对应于所述软着陆状态的电压电平；
基于第三定时信号将所述相应第二相位信号的所述电压设定于对应于所述断开状态的电压电平，
其中对应于所述软着陆状态的所述电压电平低于对应于所述作用中状态的所述电压电平且高于对应于所述断开状态的所述电压电平。
23.根据权利要求22所述的方法，其中所述设定所述相应相位信号的所述电压包含：
在所述第一定时信号处于第一状态时将所述相位信号的所述电压设定于对应于所述作用中状态的所述电压电平，
在所述第一定时信号处于第二状态时将所述相位信号的所述电压设定于对应于低电压电平的所述电压电平。
24.根据权利要求13所述的方法，其中所述预定数目个局部字线为七个。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11790982B2 (en) * 2020-07-27 2023-10-17 Samsung Electronics Co., Ltd. Circuits for power down leakage reduction in random-access memory
US20230244793A1 (en) * 2022-01-27 2023-08-03 Micron Technology, Inc. Row access strobe (ras) clobber and row hammer failures using a deterministic protocol

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000055091A (ko) * 1999-02-03 2000-09-05 김영환 메모리 디바이스의 서브 워드라인 구동 회로
CN103123803A (zh) * 2008-08-21 2013-05-29 海力士半导体有限公司 半导体存储装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475635A (en) * 1990-10-01 1995-12-12 Motorola, Inc. Memory with a combined global data line load and multiplexer
JP2001126475A (ja) * 1999-10-25 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
US10573365B2 (en) * 2018-01-18 2020-02-25 Everspin Technologies, Inc. Circuit for wordline autobooting in memory and method therefor
US10896706B2 (en) 2019-04-30 2021-01-19 Micron Technology, Inc. FX driver circuit
US10867661B2 (en) 2019-04-30 2020-12-15 Micron Technology, Inc. Main word line driver circuit
US10910049B2 (en) 2019-04-30 2021-02-02 Micron Technology, Inc. Sub-word line driver circuit
US10910038B2 (en) 2019-04-30 2021-02-02 Micron Technology, Inc. DRAM array architecture with row hammer stress mitigation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000055091A (ko) * 1999-02-03 2000-09-05 김영환 메모리 디바이스의 서브 워드라인 구동 회로
CN103123803A (zh) * 2008-08-21 2013-05-29 海力士半导体有限公司 半导体存储装置

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