JP2001126475A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 サブワード線ドライバにおける貫通電流の発
生を防止する。 【解決手段】 サブワード線ドライバ（ＳＷＤ）へ与え
られる相補サブデコード信号（ＳＤ，ＺＳＤ）をそれぞ
れが互いに独立な電源電圧を使用する回路６ａ，６ｅを
通してそれぞれ別々に生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、ワード線がメインワード線とサブワード
線とに分割される分割ワード線構造を有する半導体記憶
装置に関する。より特定的には、この発明は、サブワー
ド線を選択状態へ駆動するための構成に関する。

【０００２】

【従来の技術】図１１は、従来の半導体記憶装置のアレ
イ部の構成を概略的に示す図である。図１１において、
メモリセルＭＣが行列状に配置される。メモリセルＭＣ
の各行に対応してサブワード線が配置される。図１１に
おいては、サブワード線ＳＷＬ００、ＳＷＬ０１、ＳＷ
Ｌ１０、ＳＷＬ１１を示す。メモリセルＭＣは、行方向
に沿ってブロックに分割され、各ブロックにおいてサブ
ワード線ＳＷＬが配置される。これらのサブワード線に
共通にメインワード線ＺＭＷＬが配置される。サブワー
ド線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ１０、ＳＷＬ１１
それぞれに対応してサブワード線ドライバＳＷＤ００、
ＳＷＤ０１、ＳＷＤ１０、およびＳＷＤ１１が設けられ
る。これらのサブワード線ドライバＳＷＤ００、ＳＷＤ
０１、ＳＷＤ１０、およびＳＷＤ１１は、それぞれメイ
ンワード線ＺＭＷＬ上の信号電位と行選択信号ＲＳＬと
に従って対応のサブワード線を選択状態へ駆動する。こ
の行選択信号ＲＳＬは、相補信号ＳＤおよびＺＳＤを含
み、列方向に整列するサブワード線の組において、１つ
のサブワード線を指定する。すなわち、この行選択信号
ＲＳＬ（サブデコード信号ＳＤおよびＺＳＤ）によりサ
ブワード線ＳＷＬ００およびＳＷＬ１０の一方が指定さ
れ、またサブワード線ＳＷＬ０１およびＳＷＬ１１の一
方が指定される。

【０００３】この１つのメインワード線ＺＭＷＬに対
し、複数行のメモリセルを対応させることにより、メイ
ンワード線ＺＭＷＬのピッチ条件を緩和する。メインワ
ード線ＺＭＷＬには、サブワード線ドライバが接続する
だけであり、メモリセルＭＣは接続されない。したがっ
てメインワード線ＺＭＷＬの負荷（インピーダンス）を
低減することができ、高速でワード線を選択状態へ駆動
することができる。このようなメインワード線ＺＭＷＬ
およびサブワード線ＳＷＬ（サブワード線ＳＷＬ００…
ＳＷＬ１１を総称的に示す）にワード線を分割する構成
は、分割ワード線構造と呼ばれる。

【０００４】なお、図１１においては、ビット線対ＢＬ
Ｐを示す。このビット線対ＢＬＰは相補ビット線ＢＬお
よび／ＢＬを含み、メモリセルＭＣはビット線ＢＬおよ
び／ＢＬの一方に接続される。

【０００５】図１２は、図１１に示すサブワード線ドラ
イバＳＷＤの構成を示す図である。図１２において、サ
ブワード線ドライバＳＷＤは、メインワード線ＺＭＷＬ
上の信号電位が接地電圧Ｖｓｓレベルのとき導通し、サ
ブデコード信号ＳＤをサブワード線ＳＷＬに伝達するＰ
チャネルＭＯＳトランジスタＱ１と、メインワード線Ｚ
ＭＷＬ上の信号電位が高電圧Ｖｐｐのとき導通し、サブ
ワード線ＳＷＬを接地電圧Ｖｓｓレベルに駆動するＮチ
ャネルＭＯＳトランジスタＱ２と、サブデコード信号Ｚ
ＳＤがアレイ電源電圧Ｖｄｄａレベルのとき導通し、サ
ブワード線ＳＷＬを接地電圧Ｖｓｓレベルに駆動するＮ
チャネルＭＯＳトランジスタＱ３を含む。

【０００６】サブデコード信号ＳＤは高電圧Ｖｐｐと接
地電圧Ｖｓｓとの間で変化し、サブデコード信号ＺＳＤ
は、アレイ電源電圧Ｖｄｄａと接地電圧Ｖｓｓの間で変
化する。サブワード線ＳＷＬへサブデコード信号ＳＤに
より高電圧Ｖｐｐを伝達するのは以下の理由による。

【０００７】図１２に示すように、メモリセルＭＣは、
情報を記憶するためのメモリキャパシタＭＱと、サブワ
ード線ＳＷＬ上の信号電位に応答して導通し、メモリキ
ャパシタＭＱをビット線ＢＬ（または／ＢＬ）に接続す
るアクセストランジスタＭＴを含む。アクセストランジ
スタＭＴは、ＮチャネルＭＯＳトランジスタで構成され
る。したがって、メモリキャパシタＭＱにＨレベル（ア
レイ電源電圧Ｖｄｄａレベル）のデータを書込む場合、
このアクセストランジスタＭＴにおけるしきい値電圧損
失によりメモリキャパシタＭＱのＨレベルデータの電圧
レベルが低下するのを防止する必要がある。このしきい
値電圧損失を補償するために、サブワード線ＳＷＬに、
アレイ電源電圧Ｖｄｄａよりも高い高電圧Ｖｐｐが伝達
される。メインワード線ＺＭＷＬが高電圧Ｖｐｐレベル
に駆動されるのは、ＰチャネルＭＯＳトランジスタＱ１
を確実にオフ状態に設定するためである。

【０００８】図１２に示すサブワード線ドライバＳＷＤ
の構成において、メインワード線ＺＭＷＬが高電圧Ｖｐ
ｐレベルのときには、ＭＯＳトランジスタＱ１がオフ状
態、ＭＯＳトランジスタＱ２がオン状態となり、サブワ
ード線ＳＷＬは、サブデコード信号ＳＤおよびＺＳＤの
論理レベルにかかわらず、ＭＯＳトランジスタＱ２が接
地電圧Ｖｓｓレベルに駆動される。メインワード線ＺＭ
ＷＬが、非選択状態の高電圧Ｖｐｐレベルのときには、
サブワード線ＳＷＬも非選択状態の接地電圧Ｖｓｓレベ
ルに保持される。

【０００９】一方、メインワード線ＺＭＷＬが接地電圧
Ｖｓｓレベルの選択状態へ駆動されると、ＭＯＳトラン
ジスタＱ１がオンまたはオフ状態、ＭＯＳトランジスタ
Ｑ２がオフ状態となる。サブデコード信号ＳＤが高電圧
Ｖｐｐレベルのときには、ＭＯＳトランジスタＱ１がオ
ン状態となって、高電圧Ｖｐｐレベルのサブデコード信
号がサブワード線ＳＷＬ上に伝達される。サブデコード
信号ＳＤが、接地電圧Ｖｓｓレベルの非選択状態のとき
には、ＭＯＳトランジスタＱ１は、ゲートおよびソース
が同一電圧レベルとなりオフ状態となる。この状態で
は、ＭＯＳトランジスタＱ１およびＱ２はともにオフ状
態となる。サブデコード信号ＺＳＤは、このときには、
アレイ電源電圧Ｖｄｄａレベルにあり、ＭＯＳトランジ
スタＱ３がオン状態となり、サブワード線ＳＷＬを接地
電圧Ｖｓｓレベルに駆動する。すなわち相補なサブデコ
ード信号ＳＤおよびＺＳＤを用いることにより、サブワ
ード線ＳＷＬがフローティング状態となるのを防止す
る。

【００１０】

【発明が解決しようとする課題】図１３は、従来のサブ
デコード信号発生部の構成を示す図である。図１３にお
いて、サブデコード信号発生部は、プリデコード信号Ｘ
に従ってサブデコードファースト信号ＺＳＤＦを生成す
るサブデコーダ９００と、サブデコードファースト信号
ＺＳＤＦから相補なサブデコード信号（ワード線指定信
号）を生成するサブデコード信号発生回路９１０を含
む。

【００１１】サブデコーダ９００は、高電圧Ｖｐｐを受
ける高電圧ノードとノード９０２の間に接続されかつそ
のゲートにリセット信号ＺＲＳＥＴを受けるＰチャネル
ＭＯＳトランジスタ９０１と、ノード９０２と接地ノー
ドとの間に接続されかつそのゲートにプリデコード信号
Ｘを受けるＮチャネルＭＯＳトランジスタ９０３を含
む。リセット信号ＺＲＳＥＴは、高電圧Ｖｐｐと接地電
圧Ｖｓｓの間で変化する。プリデコード信号Ｘは周辺電
源電圧Ｖｄｄｐと接地電圧Ｖｓｓの間で変化する。

【００１２】サブデコード信号発生回路９１０は、サブ
デコードファースト信号ＺＳＤＦを受けてサブデコード
信号ＳＤを生成するインバータ９１１と、インバータ９
１１の出力信号を受けて補のサブデコード信号ＺＳＤを
生成するインバータ９１２を含む。インバータ９１１
は、高電圧Ｖｐｐを一方動作電源電圧として受け、イン
バータ９１２はアレイ電源電圧Ｖｄｄａを一方動作電源
電圧として受ける。したがって、サブデコード信号ＳＤ
は、高電圧Ｖｐｐの振幅を有し、補のサブデコード信号
ＺＳＤは、アレイ電源電圧Ｖｄｄａの振幅を有する。次
に、図１３に示すサブデコード信号発生部の動作につい
て説明する。

【００１３】スタンバイ状態時においてはリセット信号
ＺＲＳＥＴが接地電圧Ｖｓｓレベルであり、プリデコー
ド信号Ｘは接地電圧Ｖｓｓレベルである。したがってノ
ード９０２はオン状態のＭＯＳトランジスタ９０１によ
り高電圧Ｖｐｐレベルに充電される。

【００１４】サブデコード信号ＳＤが接地電圧レベルの
Ｌレベル、補のサブデコード信号ＺＳＤがアレイ電源電
圧ＶｄｄａレベルのＨレベルとなる。したがって図１２
に示すサブワード線ドライバＳＷＤにおいてＭＯＳトラ
ンジスタＱ３がオン状態にあり（またメインワード線Ｚ
ＭＷＬも高電圧Ｖｐｐレベルである）、サブワード線Ｓ
ＷＬは接地電圧レベルに維持される。

【００１５】メモリセルを選択するアクティブサイクル
が始まると、リセット信号ＺＲＳＥＴが高電圧Ｖｐｐレ
ベルとなり、ＭＯＳトランジスタ９０１がオフ状態とな
る。プリデコード信号Ｘは、選択状態のときには、周辺
電源電圧ＶｄｄｐレベルのＨレベルとなり、ノード９０
２からのサブデコードファースト信号ＺＳＤＦが、接地
電圧ＶｓｓレベルにＭＯＳトランジスタ９０３により駆
動される。応じて、サブデコード信号ＳＤが高電圧Ｖｐ
ｐレベル、補のサブデコード信号ＺＳＤが接地電圧Ｖｓ
ｓレベルとなる。サブデコードファースト信号ＺＳＤＦ
から２段のカスケード接続されるインバータ９１１およ
び９１２を用いて振幅が異なる互いに相補なサブデコー
ド信号ＳＤおよびＺＳＤを生成することにより、回路面
積を低減する。また、補のサブデコード信号ＺＳＤの振
幅をアレイ電源電圧Ｖｄｄａレベルとすることにより、
高電圧Ｖｐｐを使用する場合に比べて消費電力を低減
し、またアレイ電源電圧Ｖｄｄａにより補のサブデコー
ド信号ＺＳＤの電圧レベルを安定化させる。

【００１６】図１４は、図１３に示すインバータ９１２
の入出力特性を概略的に示す図である。図１４において
横軸に入力信号ＳＤを示し、縦軸に出力信号ＺＳＤを示
す。高電圧Ｖｐｐはたとえば３．６Ｖであり、アレイ電
源電圧Ｖｄｄａはたとえば２．０Ｖである。インバータ
９１２の入力論理しきい値Ｌｔｈは、入力信号（サブデ
コード信号）ＳＤの振幅が高電圧Ｖｐｐであり、インバ
ータ９１２の出力信号のＺＳＤの振幅よりも大きいた
め、比較的高く設定される。これは、インバータ９１２
の入力信号変化に対して、補のサブデコード信号ＺＳＤ
の立上がりおよび立下がり時間を等しくするためであ
る。

【００１７】高電圧Ｖｐｐは、サブデコード信号を生成
するサブデコード信号発生回路およびメインワード線を
ドライブするメインワード線ドライブ回路（図示せず）
において消費される。このワード線選択動作時におい
て、高電圧Ｖｐｐの電圧レベルが低下し、インバータ９
１２の入力論理しきい値Ｌｔｈに近くなった場合、イン
バータ９１２からの補のサブデコード信号ＺＳＤの電圧
レベルが上昇する。インバータ９１２からの補のサブデ
コード信号ＺＳＤの電圧レベルが上昇し、図１５に示す
ように、サブワード線ドライバＳＷＤに含まれるＭＯＳ
トランジスタＱ３のしきい値電圧Ｖｔｈよりも高くなる
と、ＭＯＳトランジスタＱ３が導通状態となる。

【００１８】メインワード線ＺＭＷＬが接地電圧レベル
のＶｓｓレベルの選択状態のとき、サブデコード信号Ｓ
ＤがＨレベルであれば、補のサブデコード信号ＺＳＤも
ハイレベルとなり、ＭＯＳトランジスタＱ１およびＱ３
が導通し、これらのＭＯＳトランジスタＱ１およびＱ３
を介して貫通電流が流れ、消費電流が増加する。また、
通常動作モード時においてこの貫通電流により、高電圧
Ｖｐｐが消費され、さらに高電圧Ｖｐｐの電圧レベルが
低下した場合、選択されたサブワード線ＳＷＬの電圧レ
ベルが低下し、メモリセルに十分な電圧レベルのＨレベ
ルのデータを書込むことができなくなる可能性がある。

【００１９】特に、ウェハバーンインなどのテストモー
ドにおいては、全ワード線（サブワード線）、奇数また
は偶数アドレスの半数のワード線（サブワード線）が同
時に選択される。このような複数のワード線（サブワー
ド線）が同時に選択される場合、通常動作モード時より
も多くのワード線（サブワード線）が選択され、高電圧
発生回路からの供給電荷が多く消費され、高電圧Ｖｐｐ
の低下の度合が大きくなる（選択サブワード線の数が多
くなり、貫通電流の経路の数が増加するため）。このよ
うな高電圧Ｖｐｐレベルの電圧低下により、高電圧発生
回路からの供給電荷がすべてまたはそれ以上消費される
場合、高電圧Ｖｐｐの電圧レベルは低下した状態を維持
することになり、選択ワード線（メインおよびサブワー
ド線）に意図したレベルの高電圧を印加できず、電圧ス
トレス加速を正確に行なえず、バーンインテストを行な
っても製品（チップ）の信頼性を保証することができな
くなる。

【００２０】それゆえ、この発明の目的は、高電圧Ｖｐ
ｐの電圧レベルが低下した場合にも貫通電流を生じるこ
とのない半導体記憶装置を提供することである。

【００２１】この発明の他の目的は、高電圧Ｖｐｐの電
圧レベルが低下しても、確実に補のサブデコード信号を
非選択状態に維持することのできる半導体記憶装置を提
供することである。

【００２２】この発明のさらに他の目的は、バーンイン
テストなどの電圧ストレス加速試験を正確に行なうこと
のできる半導体記憶装置を提供することである。

【００２３】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、要約すれば、高電圧を使用する回路と別系統
で補のサブデコード信号を生成する。すなわち、相補な
サブデコード信号をそれぞれ別々の経路を通して作成す
る。

【００２４】すなわち、請求項１に係る半導体記憶装置
は、行列状に配列される複数のメモリセルと、メモリセ
ルの各行に対応して配置され、各々に対応の行のメモリ
セルが接続する複数のサブワード線を含む。これら複数
のサブワード線は行方向に沿って複数のブロックに分割
されかつ列方向において所定数ずつグループに分割され
る。

【００２５】請求項１に係る半導体記憶装置は、サブワ
ード線のグループに対応して複数のブロックに共通に行
方向に延在して配置される複数のメインワード線と、多
ビットアドレス信号の第１のアドレスビットに従ってア
ドレス指定されたメインワード線を選択状態へ駆動する
ためのメインワード線選択回路と、第１のアドレスビッ
トを除く多ビットアドレス信号に従って各グループ内に
おいてサブワード線を指定する相補なデコードファース
ト信号を生成するサブデコード回路と、サブデコード回
路からの相補なデコードファースト信号それぞれに個別
に従って相補なサブワード線選択信号を生成するサブワ
ード線選択回路を含む。これらの相補なサブワード線選
択信号は互いに独立な経路を介して形成される。

【００２６】請求項１に係る半導体記憶装置は、さら
に、サブワード線各々に対応して設けられ、対応のメイ
ンワード線上の信号と前記相補なサブワード線選択信号
とに従って対応のサブワード線を選択状態へ駆動するた
めの複数のサブワード線ドライブ回路とを備える。

【００２７】請求項２に係る半導体記憶装置は、請求項
１の装置においてメインワード線選択回路は、前記アド
レス指定されたメインワード線を第１の電源電圧レベル
に駆動し、非選択状態のメインワード線を第２の電源電
圧レベルに保持する回路を含む。相補なデコードファー
スト信号は第２の電源電圧レベルの振幅を有する第１の
デコードファースト信号と、第１および第２の電源電圧
レベルの間の第３の電圧レベルの振幅を有する第２のデ
コードファースト信号とを含む。

【００２８】請求項３に係る半導体記憶装置は、請求項
２の装置において、サブワード線選択回路が、第２の電
源電圧を一方動作電源電圧として動作し、第１のサブデ
コード信号に従って第１のサブワード線選択信号を生成
する回路と、第３の電圧以下のレベルの電圧を一方動作
電源電圧として動作し、第２のサブデコード信号に従っ
て第２のサブワード線選択信号を生成する回路を含む。

【００２９】請求項４に係る半導体記憶装置は、請求項
１の装置において、サブデコード回路が、グループ内の
所定数のサブワード線に設けられるサブワード線ドライ
ブ回路各々に対し互いに相補なデコード信号の対を生成
してサブデコード信号として出力する回路を含む。ま
た、サブワード線選択回路は、互いに相補なデコード信
号対各々に対して設けられ、各々が対応の相補なデコー
ド信号対を個別に受けて相補なサブワード線指定信号対
を生成してサブワード線選択信号として出力する回路を
含む。

【００３０】相補なサブデコード信号を別々の経路を介
してサブワード線選択信号を生成することにより、相補
なサブワード線選択信号の論理電圧レベルが互いに影響
を及ぼし合うのを防止することができ、相補なサブワー
ド線選択信号（サブデコード信号）を確実に互いに異な
る論理レベルの電圧に固定することができる。

【００３１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の行選択に関連
する部分の構成を概略的に示す図である。図１におい
て、半導体記憶装置１は、外部からのアドレス信号ＡＤ
を取込み内部行アドレス信号ＲＡを生成するアドレス入
力バッファ２と、アドレス入力バッファ２からの内部行
アドレス信号ＲＡをプリデコードしてロウプリデコード
信号Ｘを生成するロウプリデコーダ３と、メモリセルア
レイ４を含む。

【００３２】メモリセルアレイ４は、行列状に配列され
る複数のメモリセル（図示せず）と、メモリセルの行の
それぞれに対応して設けられ、対応の行のメモリセルが
接続するサブワード線ＳＷＬと、所定数のサブワード線
に対応して設けられるメインワード線ＺＭＷＬとを含
む。

【００３３】半導体記憶装置は、さらに、ロウプリデコ
ーダ３からのプリデコード信号Ｘの所定の信号をデコー
ドし、アドレス指定されたメインワード線を選択状態へ
駆動するためのメインワード線選択回路５と、このロウ
プリデコーダ３からの所定のプリデコード信号をデコー
ドし、別々の経路で相補なサブデコード信号（ワード線
選択信号）ＳＤおよびＺＳＤを発生するサブワード線選
択信号発生回路６を含む。

【００３４】サブワード線選択信号６は、互いに別々に
設けられて、サブデコード信号（ワード線指定信号）Ｓ
Ｄを発生するＳＤ発生回路６ｂと、補のサブデコード信
号（補のワード線指定信号）ＺＳＤを発生するＺＳＤ発
生回路６ａを含む。サブワード線選択信号発生回路６か
らのワード線選択信号（サブデコード信号）ＳＤおよび
ＺＳＤが、サブワード線ＳＷＬに設けられたサブワード
線ドライバＳＷＤへ与えられる。

【００３５】半導体記憶装置１は、さらに、外部電源電
圧ＶＥＸを受けてアレイ電源電圧Ｖｄｄａおよび周辺電
源電圧Ｖｄｄｐを生成する内部電源電圧発生回路７と、
外部電源電圧ＶＥＸから高電圧Ｖｐｐを生成する高電圧
発生回路８を含む。内部電源電圧発生回路７は、このア
レイ電源電圧Ｖｄｄａおよび周辺電源電圧Ｖｄｄｐそれ
ぞれに対して設けられ、外部電源電圧ＶＥＸを内部で降
圧するアレイ降圧回路および周辺降圧回路を含む。高電
圧発生回路８は、キャパシタのチャージポンプ動作を利
用して高電圧Ｖｐｐを発生するチャージポンプ回路を含
む。

【００３６】周辺回路を構成するアドレス入力バッファ
２およびロウプリデコーダ３に周辺電源電圧Ｖｄｄｐが
一方動作電源電圧として与えられる。メインワード線選
択回路５へは、周辺電源電圧Ｖｄｄｐおよび高電圧Ｖｐ
ｐが与えられる。サブワード線選択信号発生回路６へ
は、高電圧Ｖｐｐ、アレイ電源電圧Ｖｄｄａおよび周辺
電源電圧Ｖｄｄｐが与えられる。メモリアレイ４へは、
図示しないセンスアンプ回路の動作電源電圧としてアレ
イ電源電圧Ｖｄｄａが与えられる。

【００３７】図１に示すように、サブワード線選択信号
発生回路６において、サブデコード信号ＳＤおよびＺＳ
Ｄを、それぞれ別々の経路（動作電源が異なる回路）を
介して生成することにより、このサブデコード信号ＳＤ
の電圧レベルが補のサブデコード信号ＺＳＤへ影響を及
ぼすのを防止し、サブワード線ドライバＳＷＤにおける
貫通電流が生じるのを防止できる。すなわち、ＺＳＤ発
生回路６ａにおいては、高電圧Ｖｐｐは用いずに、周辺
電源電圧Ｖｄｄｐおよびアレイ電源電圧Ｖｄｄａを用い
て、補のサブデコード信号ＺＳＤを生成する。

【００３８】図２は、図１に示すワード線選択信号発生
回路６の構成を示す図である。図２において、ワード線
選択信号発生回路は、図１に示すロウプリデコーダ３か
らのプリデコード信号Ｘ＜ｉ＞に従ってデコード信号Ｚ
ＳＤＦＦを生成するデコード回路６ｃを含む。図１に示
すＺＳＤ発生回路６ａおよびＳＤ発生回路６ｂは、デコ
ード回路６ｃの出力するデコード信号ＺＳＤＦＦに従っ
てそれぞれ別々の経路で、サブデコード信号ＺＳＤおよ
びＳＤを生成する。

【００３９】デコード回路６ｃは、外部電源ノードとノ
ード６ｃｄの間に接続されかつそのゲートにリセット信
号ＺＲＳＥＴを受けるＰチャネルＭＯＳトランジスタ６
ｃａと、ノード６ｃｄと接地ノードとの間に接続されか
つそのゲートにプリデコード信号Ｘ＜ｉ＞を受けるＮチ
ャネルＭＯＳトランジスタ６ｃｂと、ノード６ｃｄがフ
ローティング状態となるのを防止するためのＰチャネル
ＭＯＳトランジスタ６ｃｃを含む。ＰチャネルＭＯＳト
ランジスタ６ｃｃは、デコード信号ＺＳＤＦＦが高電圧
Ｖｐｐレベルのとき導通し、ノード６ｃｄを電圧Ｖｐｐ
レベルに保持する。

【００４０】ＺＳＤ発生回路６ａは、たとえば２．５Ｖ
の周辺電源電圧Ｖｄｄｐを一方動作電源電圧として受
け、デコード信号ＺＳＤＦＦを反転するインバータ６ａ
ａと、たとえば２．０Ｖのアレイ電源電圧Ｖｄｄａを一
方動作電源電圧として動作し、インバータ６ａａからの
サブデコードファースト信号ＳＤＦを反転して補のサブ
デコード信号ＺＳＤを生成するインバータ６ａｂを含
む。

【００４１】ＳＤ発生回路６ｂは、たとえば３．６Ｖの
高電圧Ｖｐｐを一方動作電源電圧として受け、デコード
信号ＺＳＤＦＦを反転するインバータ６ｂａと、高電圧
Ｖｐｐを一方動作電源電圧として受け、インバータ６ｂ
ａの出力信号を反転するインバータ６ｂｂと、高電圧Ｖ
ｐｐを一方動作電源電圧として動作し、インバータ６ｂ
ｂの出力する補のサブデコードファースト信号ＺＳＤＦ
を反転してサブデコード信号ＳＤを生成するインバータ
６ｂｃを含む。

【００４２】サブワード線ドライバＳＷＤは、メインワ
ード線ＺＭＷＬ上の信号電位が接地電圧レベルのＬレベ
ルのとき導通し、サブデコード信号ＳＤをサブワード線
ＳＷＬ上に伝達するＰチャネルＭＯＳトランジスタＱ１
と、メインワード線ＺＭＷＬの信号電位が高電圧Ｖｐｐ
レベルのＨレベルのとき導通し、サブワード線ＳＷＬを
接地電圧レベルへ放電するＮチャネルＭＯＳトランジス
タＱ２と、補のサブデコード信号ＺＳＤがＨレベル（ア
レイ電源電圧レベル）のとき導通し、サブワード線ＳＷ
Ｌを接地電圧レベルへ放電するＮチャネルＭＯＳトラン
ジスタＱ３を含む。次に、図２に示すサブワード線選択
信号発生回路の動作を図３に示す信号波形図を参照して
説明する。

【００４３】アクティブサイクル（メモリセル選択サイ
クル）が始まると、まず時刻ｔ０においてリセット信号
ＺＲＳＥＴがＨレベル（高電圧Ｖｐｐレベル）に立上が
り、デコード回路６ｃにおいてｐチャネルＭＯＳトラン
ジスタ６ｃａがオフ状態となる。次いで図１に示すロウ
プリデコーダ３からのロウプリデコード信号Ｘ＜ｉ＞が
Ｈレベルの選択状態となると、ＭＯＳトランジスタ６ｃ
ｂがオン状態となり、ノード６ｃｄが接地電圧レベルへ
放電される。インバータ６ｂａの出力信号が、応じて高
電圧Ｖｐｐレベルに立上がり、ＭＯＳトランジスタ６ｃ
ｃがオフ状態となる。これにより、デコード信号ＺＳＤ
ＦＦが接地電圧レベルに保持される。デコード信号ＺＳ
ＤＦＦがＬレベルに立下がると、ＺＳＤ発生回路６ａに
おいてインバータ６ａａからのサブデコードファースト
信号ＳＤＦが周辺電源電圧Ｖｄｄｐレベルに立上がり、
次いでインバータ６ａｂからの補のサブデコード信号Ｚ
ＳＤがアレイ電源電圧Ｖｄｄａレベルから接地電圧レベ
ルに立下がる。

【００４４】ＳＤ発生回路６ｂにおいては、デコード信
号ＺＳＤＦＦの立下がりに応答して、インバータ６ｂｂ
からの補のサブデコードファースト信号ＺＳＤＦがＬレ
ベルに立下がり、応じてインバータ６ｂｃからのサブデ
コード信号ＳＤが高電圧Ｖｐｐレベルに立上がる。

【００４５】メインワード線ＺＭＷＬが選択状態ときに
は、ＭＯＳトランジスタＱ１を介してサブワード線ＳＷ
Ｌに高電圧Ｖｐｐレベルのサブデコード信号ＳＤが伝達
される（ＭＯＳトランジスタＱ３は、Ｌレベルの補のサ
ブデコード信号ＺＳＤによりオフ状態にある）。一方、
メインワード線ＺＭＷＬが非選択状態のときには、ＭＯ
ＳトランジスタＱ１はオフ状態にあり、サブワード線Ｓ
ＷＬはＭＯＳトランジスタＱ２により接地電圧レベルに
保持される。

【００４６】アクティブサイクル（メモリセル選択サイ
クル）が完了し、この半導体記憶装置へのアクセス動作
が完了すると、時刻ｔ１においてリセット信号ＺＲＳＥ
ＴがＬレベルに立下がり、ＭＯＳトランジスタ６ｃａが
オン状態となり、ノード６ｃｄが高電圧Ｖｐｐレベルに
充電される。プリデコード信号Ｘ＜ｉ＞は、リセット信
号ＺＲＳＥＴの立下がりよりも先に、非選択状態のＬレ
ベルに立下がっており、デコード回路６ｃにおける貫通
電流が生じるのが防止されている。

【００４７】このリセット信号ＺＲＳＥＴの活性化（Ｌ
レベル）に従って、デコード信号ＺＳＤＦＦが高電圧Ｖ
ｐｐレベルに上昇し、サブデコードファースト信号ＳＤ
Ｆが接地電圧レベル、補のサブデコードファースト信号
ＺＳＤＦが高電圧Ｖｐｐレベル、サブデコード信号ＺＳ
Ｄがアレイ電源電圧Ｖｄｄａレベル、およびサブデコー
ド信号ＳＤが接地電圧レベルへそれぞれ駆動される。メ
インワード線ＺＭＷＬは、再び非選択状態の高電圧Ｖｐ
ｐレベルになり、選択サブワード線ＳＷＬは、ＭＯＳト
ランジスタＱ２およびＱ３により接地電圧レベルに放電
される。

【００４８】時刻ｔ２において次のアクティブサイクル
が始まり、再びリセット信号ＺＲＳＥＴがＨレベルに立
上がる。このときプリデコード信号Ｘ＜ｉ＞が非選択状
態のＬレベルのときには、ＭＯＳトランジスタ６ｃｂは
オフ状態を維持し、ノード６ｃｄは高電圧Ｖｐｐレベル
に維持される。この状態においてはインバータ６ｂａの
出力信号は接地電圧レベルのＬレベルになり、ＭＯＳト
ランジスタ６ｃｃがオン状態を維持し、ノード６ｃｄは
高電圧Ｖｐｐレベルに充電され、ノード６ｃｄがフロー
ティング状態となるのが防止される。サブデコード信号
ＺＳＤおよびＳＤは、非選択状態のアレイ電源電圧Ｖｄ
ｄａレベルおよび接地電圧レベルをそれぞれ維持する。

【００４９】このサブワード線選択信号発生回路におい
て、図３の期間Ｔ１において高電圧Ｖｐｐが低下した場
合、ＳＤ発生回路６ｂにおいては、このサブデコード信
号ＳＤの電圧レベルが、高電圧Ｖｐｐレベルの電圧レベ
ルに応じて低下する。一方、デコード信号ＺＳＤＦＦ
は、この期間Ｔ１においては、接地電圧レベルであり、
高電圧Ｖｐｐの電圧レベルが低下しても、接地電圧レベ
ルを維持する。したがって、ＺＳＤ発生回路６ａは、何
ら高電圧Ｖｐｐの電圧レベルの低下の影響を受けること
なく、補のサブデコード信号ＺＳＤを接地電圧レベルに
維持する。したがってこの期間Ｔ１においては、ＭＯＳ
トランジスタＱ１がオン状態にある間、ＭＯＳトランジ
スタＱ２およびＱ３はオフ状態となり、サブワード線ド
ライバＳＷＤにおいて貫通電流が流れる経路は確実に遮
断されている。高電圧Ｖｐｐの低下は、高電圧発生回路
８により補償されて高速で元のレベルに復帰する。

【００５０】一方、図３の期間Ｔ２において高電圧Ｖｐ
ｐの電圧レベルが低下した場合、デコード信号ＺＳＤＦ
Ｆの電圧レベルが低下する。この状態においては、サブ
デコード信号ＳＤは接地電圧レベルである。ＳＤ発生回
路６ｂにおいてはインバータ６ｂａ−６ｂｃがすべて高
電圧Ｖｐｐを一方動作電源電圧として動作しており、デ
コード信号ＺＳＤＦＦの電圧レベルが低下しても、イン
バータ６ｂａの入力論理しきい値も高電圧Ｖｐｐの電圧
レベルの低下に応じて低下し、その出力信号の論理レベ
ルは変化しない。したがってサブデコード信号ＳＤは確
実に接地電圧レベルに保持される。

【００５１】一方、ＺＳＤ発生回路６ａにおいて、デコ
ード信号ＺＳＤＦＦの電圧レベルが低下し、インバータ
６ａａの入力論理しきい値を超えるかまたは近くなった
場合、サブデコードファースト信号ＳＤＦの電圧レベル
が上昇し、応じて補のサブデコード信号ＺＳＤの電圧レ
ベルが低下する。しかしながら、この場合、サブデコー
ド信号ＳＤは接地電圧レベルに保持されており、サブワ
ード線ドライバＳＷＤにおいて、たとえＭＯＳトランジ
スタＱ３がオン状態となっても、インバータ６ｂｃから
サブワード線ドライバＳＷＤを介して接地ノードへ流れ
る貫通電流は存在しない。したがって、たとえ、バーン
インテスト等に数多くのサブワード線が同時に選択さ
れ、高電圧Ｖｐｐがワード線選択動作により消費され
て、その電圧レベルが低下しても、高速で図１に示す高
電圧発生回路８が高電圧Ｖｐｐを元の電圧レベルに復帰
させる。これにより、高電圧Ｖｐｐの電圧レベルの低下
による悪影響は確実に防止され、正確にバーンインテス
トを行なうことができる。高電圧発生回路８において電
圧レベル検出が行なわれて、高速の電圧レベル復帰動作
が行なわれている。

【００５２】図２に示すように、高電圧Ｖｐｐの振幅と
のサブデコード信号ＳＤを発生するＳＤ発生回路６ｂに
おいては、高電圧Ｖｐｐを動作電源電圧として動作する
回路を使用し、一方、アレイ電源電圧Ｖｄｄａレベルの
振幅を有する補のサブデコード信号ＺＳＤは、周辺電源
電圧Ｖｄｄｐおよびアレイ電源電圧Ｖｄｄａを使用する
回路により生成することにより、サブデコード信号ＳＤ
およびＺＳＤがともにハイレベルとなってサブワード線
ドライバＳＷＤにおける貫通電流が流れる経路が生成さ
れるのを確実に防止することができる。

【００５３】図４は、図１に示すメインワード線選択回
路５に含まれる１つのメインワード線ＺＭＷＬに対して
設けられる回路の構成の一例を示す図である。図４にお
いて、ワード線選択回路５は、図１に示すロウプリデコ
ーダ３からのプリデコード信号Ｘｉ，Ｘｊ，Ｘｋを受け
るＮＡＮＤ回路５ａと、ＮＡＮＤ回路５ａの出力信号を
反転するインバータ５ｄと、リセット信号ＺＲＳＥＴに
応答して、ＮＡＮＤ回路５ａの出力ノード５ｂを高電圧
Ｖｐｐレベルに充電するリセット用ＰチャネルＭＯＳト
ランジスタ５ｃと、ノード５ｂ上の信号を受けるインバ
ータ５ｄと、インバータ５ｄの出力信号を反転してメイ
ンワード線ＺＭＷＬ上に伝達するインバータ５ｆと、イ
ンバータ５ｄの出力信号がＬレベルのとき、インバータ
５ｄの入力ノード５ｂを高電圧Ｖｐｐレベルに充電する
充電用のＰチャネルＭＯＳトランジスタ５ｅを含む。

【００５４】ＮＡＮＤ回路５ａは、周辺電源電圧Ｖｄｄ
ｐを一方動作電源電圧として受け、インバータ５ｄおよ
び５ｆは高電圧Ｖｐｐを一方動作電源電圧として受け
る。ＮＡＮＤ回路５ａは、プリデコード信号Ｘｉ，Ｘ
ｊ，Ｘｋ（これらはそれぞれ相補信号）が予め定められ
た組合せの論理状態となるときに、Ｌレベルの信号を出
力する。ＮＡＮＤ回路５ａの出力信号がＬレベルのと
き、インバータ５ｄの出力信号がＨレベルとなり、応じ
てインバータ５ｆの出力信号が立下がる。インバータ５
ｄの出力信号の立上がりに従って充電用ＭＯＳトランジ
スタ５ｅが非導通となる。選択状態のメインワード線Ｚ
ＭＷＬが接地電圧レベルのＬレベルとなる。

【００５５】ＮＡＮＤ回路５ａの出力信号がＨレベルの
ときには、インバータ５ｄの出力信号がＬレベルとな
り、応じてインバータ５ｆの出力信号が高電圧Ｖｐｐレ
ベルとなる。このときには、ＭＯＳトランジスタ５ｅが
導通し、ノード５ｂを高電圧Ｖｐｐレベルに充電し、イ
ンバータ５ｆの入力がインバータ５ｄにより接地電圧レ
ベルに保持される。

【００５６】なお、メインワード線ＺＭＷＬを選択状態
へ駆動するメインワード線ドライバの構成は、他の構成
が用いられてもよい。

【００５７】［変更例］図５は、この発明の実施の形態
１の変更例の構成を示す図である。図５においては、メ
インワード線ＺＭＷＬに対し、４本のサブワード線ＳＷ
Ｌ０−ＳＷＬ３が配置される。サブワード線ＳＷＬ０−
ＳＷＬ３それぞれに対応して、サブワード線ドライバＳ
ＷＤ０−ＳＷＤ３が設けられる。サブワード線ドライバ
ＳＷＤ０およびＳＷＤ２へは、サブデコード信号ＺＳＤ
＜Ａ＞およびＳＤ＜Ａ＞が与えられ、サブワード線ドラ
イバＳＷＤ１およびＳＷＤ３に対しサブデコード信号Ｚ
ＳＤ＜Ｂ＞およびＳＤ＜Ｂ＞が与えられる。サブワード
線ドライバＳＷＤ０−ＳＷＤ３の各々は、先の図２に示
すサブワード線ドライバＳＷＤと同一構成を有し、対応
のサブワード線ＳＷＬ０−ＳＷＬ３を選択状態へ駆動す
るためのＰチャネルＭＯＳトランジスタＱ１と、対応の
サブワード線ＳＷＬ０−ＳＷＬ３を非選択状態に保持す
るためのＮチャネルＭＯＳトランジスタＱ２およびＱ３
を含む。

【００５８】図６は、この図５に示すサブワード線ドラ
イバを用いるメモリアレイの構成を概略的に示す図であ
る。図６において、メモリブロックＭＢＡおよびＭＢＢ
の間に、サブワード線ドライバ帯ＳＷＢが配置される。
メモリブロックＭＢＡおよびＭＢＢに沿ってたとえばセ
ンスアンプ帯においてサブデコード信号伝達線１０が配
設される。サブデコード信号伝達線上のサブデコード信
号ＳＤ（ＳＤ＜Ａ＞およびＳＤ＜Ｂ＞）およびＺＳＤ
（ＺＳＤ＜Ａ＞およびＺＳＤ＜Ｂ＞）は、サブワード線
ドライバ帯ＳＷＢ内へ列方向に沿って延在して配設され
る配線により、対応のサブワード線ドライバ帯ＳＷＢに
おけるサブワード線ドライバに伝達される。

【００５９】後に詳細に説明するが、通常メモリアレイ
は、複数の行ブロックに分割され、各行ブロックにおい
てメモリブロックが複数個行方向に整列して配置され
る。図５に示すサブワード線ドライバの配置において
は、サブデコード信号ＳＤおよびＺＳＤに従ってサブワ
ード線ドライバＳＷＤ０およびＳＷＤ２の組およびサブ
ワード線ドライバＳＷＤ１およびＳＷＤ３の組の一方の
組が選択状態へ駆動され、サブワード線ＳＷＬ０および
ＳＷＬ２またはＳＷＬ１およびＳＷＬ３が選択状態へ駆
動される（メインワード線ＺＭＷＬが選択状態のと
き）。

【００６０】図５および図６に示す構成においては、デ
コード信号を各サブワード線ドライバ帯ＳＷＢに配置す
る場合の配線数を低減することができる。またサブワー
ド線ドライバをメモリブロックの両側に交互に配置する
ことにより、４つのサブワード線ドライバの組が交互に
配置される場合、サブワード線ドライバの列方向につい
てのピッチ条件を緩和することができ、余裕を持ってサ
ブワード線ドライバを配置することができる。

【００６１】なお、図６において、サブワード線ドライ
バ帯ＳＷＢにおいて信号ＳＤＦ，ＺＳＤＦからインバー
タ（６ａｂ，６ｂｃ）により信号ＳＤおよびＺＳＤが生
成されてもよい。

【００６２】図７は、図５に示すサブデコード信号を発
生するサブワード線選択信号発生回路６の構成を示す図
である。このサブワード線選択信号発生回路６は、サブ
デコード信号ＳＤ＜Ａ＞およびＺＳＤ＜Ａ＞に対して設
けられるサブワード線選択信号発生回路６Ａと、サブデ
コード信号ＺＳＤ＜Ｂ＞およびＳＤ＜Ｂ＞に対して設け
られるサブワード線選択信号発生回路６Ｂを含む。サブ
ワード線選択信号発生回路６Ａおよび６Ｂの各々の構成
は、図２に示すサブワード線選択信号発生回路の構成と
同じであり、対応する部分には同一参照番号を付し、そ
の詳細説明は省略する。

【００６３】デコード回路６ｃにおいて、デコード用の
ＭＯＳトランジスタ６ｃｂに対し、サブワード線選択信
号発生回路６Ａに対してはプリデコード信号Ｘ＜０＞が
与えられ、サブワード線選択信号発生回路６Ｂにおいて
はプリデコード信号Ｘ＜１＞が与えられる。これらのプ
リデコード信号Ｘ＜０＞および＜１＞は、ロウアドレス
信号ビットＲＡ０をデコードして生成される（メインワ
ード線が、各ブロックにおいて２本サブワード線に対し
て設けられる場合）。

【００６４】デコード用のＭＯＳトランジスタ６ｃｂに
対し、リセット信号ＺＲＳＴの非活性化時導通し、ＭＯ
Ｓトランジスタ６ｃｂのソースを接地ノードに結合する
デコードイネーブル用のＭＯＳトランジスタ６ｄが設け
られる。リセット信号ＺＲＳＴは、リセット信号ＺＲＳ
ＥＴと同相な信号である。ただし、リセット信号ＺＲＳ
Ｔの振幅は、周辺電源電圧Ｖｄｄｐレベルである。

【００６５】また図７においては、インバータ６ｂａの
入力部がフローティング状態となるのを防止するための
ラッチ用のＭＯＳトランジスタ６ｃｃは図面を簡略化す
るため示していない。

【００６６】図７に示すように、サブデコード信号対そ
れぞれに対し、別々のサブワード線選択信号発生回路６
Ａおよび６Ｂを設ける。サブワード線選択信号発生回路
６Ａおよび６Ｂにおいて、相補なサブデコード信号をそ
れぞれ別々の経路で形成する。したがって相補なサブデ
コード信号の対の各々において、ハイレベルに相補信号
対の電圧レベルが上昇するのは確実に防止され、高電圧
Ｖｐｐの低下時選択状態のサブワード線に対して設けら
れたサブワード線デコーダにおいて貫通電流が生じるの
を防止することができる。

【００６７】図８はリセット信号発生部の構成の一例を
示す図である。図８において、リセット信号発生部は、
アレイ活性化指示信号ＡＣＴとメモリ行ブロック指示信
号φＢＳとを受けるＮＡＮＤ回路２０と、ＮＡＮＤ回路
２０からの信号がＨレベルのとき導通し、リセット信号
ＺＲＳＥＴを接地電圧レベルへ駆動するＮチャネルＭＯ
Ｓトランジスタ２４と、高電圧Ｖｐｐ供給ノードに結合
されるＮチャネルＭＯＳトランジスタ２１および２２
と、ＮＡＮＤ回路２０からの出力信号をインバータを介
してゲートに受けて、ＭＯＳトランジスタ２２のゲート
電圧を接地電圧レベルへ駆動するＭＯＳトランジスタ２
３を含む。ＭＯＳトランジスタ２１は、ゲートがノード
６ｃｄに接続される。リセット信号ＺＲＳＴは、ＮＡＮ
Ｄ回路２０の出力信号を受けるインバータ２５により生
成される。

【００６８】ＮＡＮＤ回路２０およびインバータ２５
は、周辺電源電圧Ｖｄｄｐを一方動作電源電圧として動
作する。アレイ活性化信号ＡＣＴは、メモリアレイ内の
行を選択する動作を行なうときに活性化される。ブロッ
ク指示信号φＢＳは、メモリアレイが複数の行ブロック
に分割される構成のとき選択行を含む行ブロックを指定
する。

【００６９】非選択行ブロックにおいては、ブロック指
示信号φＢＳがＬレベルであり、ＮＡＮＤ回路２０の出
力信号がＨレベルとなる。応じてリセット信号ＺＲＳＥ
ＴがＬレベルとなり、リセット用のＭＯＳトランジスタ
６ｃａがオン状態となる（図７参照）。またリセット信
号ＺＲＳＴがＬレベルとなり、図７に示すＭＯＳトラン
ジスタ６ｄがオフ状態を維持する。したがって、非選択
行ブロックにおいて図７に示すようにプリデコード信号
Ｘ＜０＞およびＸ＜１＞が与えられても、ＭＯＳトラン
ジスタ６ｄがオフ状態にあるためデコード動作は行なわ
れず、非選択行ブロックにおいてサブデコード信号は非
選択状態を維持する。

【００７０】アレイ活性化信号ＡＣＴおよびメモリ行ブ
ロック指示信号φＢＳがともに活性状態のＨレベルとな
ると、ＮＡＮＤ回路２０の出力信号がＬレベルとなり、
リセット信号ＺＲＳＥＴおよび、リセット信号ＺＲＳＴ
がＨレベルとなり、図７に示すＭＯＳトランジスタ６ｄ
がオン状態、ＭＯＳトランジスタ６ｃａがオフ状態とな
り、プリデコード信号Ｘ＜０＞およびＸ＜１＞のデコー
ド動作が行なわれる。

【００７１】図９は、この発明に従う半導体記憶装置の
アレイ構成をより具体的に示す図である。図９におい
て、メモリアレイは、複数の行ブロックＲＢ０−ＲＢｍ
に分割される。行ブロックＲＢ０−ＲＢｍの各々は、行
方向に整列するメモリブロックＭＢ０−ＭＢｋを含む。
メモリブロックＭＢ０−ＭＢｋの各々においては、サブ
ワード線ＳＷＬとビット線対ＢＬＰが配置される。ビッ
ト線対ＢＬＰとサブワード線ＳＷＬの交差部にメモリセ
ルＭＣが配置される。

【００７２】行ブロックの間および両側に、センスアン
プ帯ＳＡＢ０−ＳＡＢｍ＋１が配置される。これらセン
スアンプ帯ＳＡＢ０−ＳＡＢｍ＋１は、それぞれ対応の
行ブロックのメモリブロックの列（ビット線対ＢＬＰ）
に対して設けられるセンスアンプ回路を含み、選択メモ
リセルデータの検知および増幅およびラッチを行なう。
センスアンプ帯ＳＡＢ１−ＳＡＢｍ（図示せず）は、列
方向において隣接する行ブロックにより共有される。

【００７３】行ブロックＲＢ０−ＲＢｍ各々において、
行方向に隣接するメモリブロックの間および両側にサブ
ワード線ドライバ帯ＳＤＢ０−ＳＤＢｋが配置される。
サブワード線ドライバ帯ＳＤＢ０−ＳＤＢｋ各々におい
て、対応のメモリブロックのサブワード線ＳＷＬに対し
て設けられるサブワード線ドライバが配置される。行ブ
ロックＲＢ０−ＲＢｍ各々において、行方向に延在する
メインワード線ＺＭＷＬが配置される。サブワード線Ｓ
ＷＬは、メモリブロック内においてのみ配置され、対応
のメモリブロック内の対応のメモリセルに接続する。サ
ブワード線は対応のメインワード線ＺＭＷＬと対応のサ
ブワード線ドライバ帯のサブワード線ドライバとにより
選択状態へ選択的に駆動される。

【００７４】行ブロックＲＢ０−ＲＢｍそれぞれに対応
してワード線選択回路１５が配置され、またセンスアン
プ帯ＳＡＢ１−ＳＡＢｍ（図示せず）に対して、サブデ
コード信号ＳＤおよびＺＳＤを生成してサブワード線選
択信号線ＲＳＬ上に伝達するサブワード線デコーダ（Ｚ
ＳＤ／ＳＤ）が設けられる。行ワード線選択信号線ＲＳ
Ｌ上のワード線指定信号は、それぞれサブワード線ドラ
イバ帯において対応の行ブロック内のサブワード線ドラ
イバへ与えられる。ワード線選択回路１５およびサブワ
ード線選択回路（ＺＳＤ／ＳＤ）１６に対しブロック選
択信号ＢＳが与えられる。このブロック選択信号ＢＳに
基づいて図８に示すブロック指示信号φＢＳが生成され
る。選択行ブロック内においてのみワード線（メインワ
ード線およびサブワード線）が選択状態へ駆動される。

【００７５】したがってこのような図９に示すようなメ
モリ行ブロックに分割されるアレイ構造においても、図
８に示すようなデコード回路を利用することにより、選
択行ブロックに対してのみ、行選択動作を行なうことが
できる。

【００７６】なお、図７に示すインバータ６ａｂおよび
６ｂｃがサブワード線ドライバ帯ＳＤＢ０−ＳＤＢＲＴ
１とセンスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１の交差部に
配置され、そこで信号ＳＤＦ／ＺＳＤＦがバッファリン
グされてサブデコード信号ＳＤ／ＺＳＤが生成されても
よい。

【００７７】［変更例２］図１０は、この発明の実施の
形態１の変更例２の構成を概略的に示す図である。図１
０において、各メモリブロックにおいて、メインワード
線ＺＭＷＬに対し４本のサブワード線が配置される。す
なわち１つのメモリブロックＭＢ０においては、メイン
ワード線ＺＭＷＬに対しサブワード線ＳＷＬ００−ＳＷ
Ｌ３０が配置され、メモリブロックＭＢ１においてはサ
ブワード線ＳＷＬ０１−ＳＷＬ３１が配置される。これ
らのサブワード線ＳＷＬ００−ＳＷＬ３０およびＳＷＬ
０１−ＳＷＬ３１に対応して、サブワード線ドライバＳ
ＷＤ００−ＳＷＳ３０およびＳＷＤ０１−ＳＷＤ３１が
配置される。

【００７８】サブワード線ドライバＳＷＤ００−ＳＷＤ
１０に対してはサブデコード信号ＳＤ＜０＞およびＺＳ
Ｄ＜０＞が与えられる。サブワード線ドライバＳＷＤ１
０に対しては、サブデコード信号ＳＤ＜１＞およびＺＳ
Ｄ＜１＞が与えられる。サブワード線ドライバＳＷ２０
およびＳＷＤ２１に対してはサブデコード信号ＳＤ＜２
＞およびＺＳＤ＜２＞が与えられる。サブワード線ドラ
イバＳＷＤ３０およびＳＷＤ３１に対しては、サブデコ
ード信号ＳＤ＜３＞およびＺＳＤ＜３＞が与えられる。

【００７９】このような各メモリブロックにおいて１つ
のメインワード線に対して４本のサブワード線が設けら
れるような構成においても、サブデコード信号線対それ
ぞれにおいてプリデコード信号に従って別々の経路でサ
ブデコード信号を生成することにより、確実にサブワー
ド線ドライバにおけるリーク電流を低減できる。なお、
サブデコード信号は、プリデコード信号Ｘ＜０＞−Ｘ＜
３＞から生成される。この４ビットのプリデコード信号
Ｘ＜０＞−Ｘ＜３＞は、２ビットのロウアドレス信号Ｒ
Ｘ０およびＲＸ１のデコードにより生成される。

【００８０】なお、図１０に示す構成においても、サブ
デコードファースト信号ＳＤＦおよびＺＳＤＦがセンス
アンプ帯に沿って伝達され、サブワード線ドライバ帯で
サブデコード信号ＳＤおよびＺＳＤがインバータバッフ
ァにより生成されてもよい。

【００８１】以上のように、この発明の実施の形態１に
従えば、サブワード線ドライバへ与えられる相補サブデ
コード信号をそれぞれ別々の経路を介して生成してお
り、相補サブデコード信号がともにハイレベルとなるの
を防止することができ、サブワード線ドライバにおいて
貫通電流が生じるのを防止することができる。

【００８２】［その他の適用例］本発明は、ワード線が
メイン／サブの分割構造を有し、かつサブワード線ドラ
イバ選択に相補デコード信号が用いられる構成であれば
適用可能である。

【００８３】

【発明の効果】以上のように、この発明に従えば、サブ
ワード線ドライバを駆動する相補サブデコード信号をそ
れぞれ互いに独立な電源電圧を動作電源電圧として利用
する回路を用いて互いに別々の経路で生成しており、サ
ブワード線ドライバにおいて貫通電流が生じるのを防止
でき、消費電流を低減でき、また選択ワード線電圧レベ
ルを安定に所定の電圧レベルに保持することができる。
これにより、バーンインなどの電圧ストレス加速を正確
に行なうことができる。

【００８４】すなわち、請求項１に係る発明に従えば、
サブワード線グループ内においてサブワード線を指定す
る相補デコードファースト信号を生成するデコード回路
からの相補なデコードファースト信号それぞれに個別に
従って相補なサブワード線選択信号を互いに別々の経路
を介して生成してサブワード線ドライバへ与えており、
サブワード線ドライバにおいて相補なサブワード線選択
信号がともに選択状態になるのを防止することができ、
サブワード線ドライバにおける貫通電流を防止でき、選
択サブワード線を安定に所望の電圧レベルに維持するこ
とができる。

【００８５】請求項２に係る発明に従えば、相補デコー
ドファースト信号を第２の電源電圧レベルの振幅の第１
のデコードファースト信号と第１および第２の電源電圧
レベルの間の第３の電圧レベルの振幅の第２のデコード
ファースト信号とを生成しており、これらは互いに独立
な電源電圧であり、確実にこれらの第１および第２のサ
ブデコード信号が相互に影響を及ぼし合うのを防止で
き、安定にこれらのサブデコード信号を所望の電圧レベ
ルに保持することができる。

【００８６】請求項３に係る発明に従えば、サブワード
線選択回路において、第１および第２のデコードファー
スト信号それぞれに従って第１および第２のサブワード
線選択信号を生成しており、これらの第１および第２の
サブワード線選択信号も確実に所望の電圧レベルに保持
することができる（電源電圧の相互作用が生じないた
め）。

【００８７】請求項４に係る発明に従えば、サブデコー
ド回路が、サブワード線グループのサブワード線それぞ
れに対して設けられるサブワード線ドライバを個々に駆
動するためのサブワード線指定信号対を生成しており、
これらは互いに独立の経路を介して生成されており、サ
ブワード線グループ内におけるサブワード線の数がいく
つであっても、正確にサブワード線ドライバ内における
貫通電流の発生を防止できる。

【図面の簡単な説明】

【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。

【図２】 図１に示すサブワード線選択信号発生回路の
構成を示す図である。

【図３】 図２に示すサブワード線選択信号発生回路の
動作を示すタイミングチャート図である。

【図４】 図１に示すメインワード線選択回路の構成の
一例を示す図である。

【図５】 サブワード線デコード回路部の変更例を示す
図である。

【図６】 図５に示すサブワード線ドライブ回路に対応
するメモリアレイの配置を概略的に示す図である。

【図７】 この発明の実施の形態１の変更例に従うサブ
ワード線選択信号発生回路の構成を示す図である。

【図８】 図７に示すリセット信号を発生する部分の構
成の一例を示す図である。

【図９】 この発明に従う半導体記憶装置のアレイ部の
構成をより具体的に示す図である。

【図１０】 この発明の実施の形態１の変更例２の構成
を概略的に示す図である。

【図１１】 従来の分割ワード線構造の構成を概略的に
示す図である。

【図１２】 図１１に示すサブワード線ドライバの構成
を示す図である。

【図１３】 従来のサブデコード信号発生回路の構成を
示す図である。

【図１４】 図１３に示す補のサブデコード信号発生用
インバータの入出力特性を概略的に示す図である。

【図１５】 従来の半導体記憶装置の問題点を説明する
ための図である。

【符号の説明】

１ 半導体記憶装置、５ メインワード線選択回路、６
サブワード線選択信号発生回路、６ａ ＺＳＤ発生回
路、６ｂ ＳＤ発生回路、７ 内部電源電圧発生回路、
８ 高電圧発生回路、６ａａ，６ａｂ，６ｂａ，６ｂ
ｂ，６ｂｃ インバータ、ＳＷＤ，ＳＷＤ０−ＳＷＤ
３，ＳＷＤ００−ＳＷＤ３０，ＳＷＤ１０−ＳＷＤ３１
サブワード線ドライバ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 孝 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 古谷 清広 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ04 KA24 KB62 KB63 PP01 PP07 5B024 AA01 BA13 BA18 BA27 CA07 CA16 5B025 AA07 AD03 AD09 AE06

Claims (4)

【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数のメモリセル、
   およびメモリセルの各行に対応して配置され、各々に対
   応の行のメモリセルが接続される複数のサブワード線を
   備え、前記複数のサブワード線は行方向に沿って複数の
   ブロックに分割されかつ列方向に沿って所定数ずつグル
   ープに分割され、 前記サブワード線のグループに対応して行方向に延在し
   て前記複数のブロックに共通に配置される複数のメイン
   ワード線、 多ビットアドレス信号の第１のアドレスビットに従って
   アドレス指定されたメインワード線を選択状態へ駆動す
   るためのメインワード線選択回路、 前記第１のアドレスビットを除く多ビットアドレス信号
   に従って前記サブワード線のグループ内においてサブワ
   ード線を指定する相補なデコードファースト信号を生成
   するサブデコード回路、および前記サブデコード回路か
   らの相補なデコードファースト信号それぞれに個別に従
   って相補なサブワード線選択信号を生成するサブワード
   線選択回路を備え、前記相補なサブワード線選択信号は
   互いに独立な経路を介して形成され、 各前記サブワード線に対応して設けられ、対応のメイン
   ワード線上の信号と前記相補なサブワード線選択信号と
   に従って対応のサブワード線を選択状態へ駆動するため
   の複数のサブワード線ドライブ回路を備える、半導体記
   憶装置。
2. 【請求項２】 前記メインワード線選択回路は、前記ア
   ドレス指定されたメインワード線を第１の電源電圧レベ
   ルに駆動し、かつ非選択状態のメインワード線を第２の
   電源電圧レベルに保持する回路を含み、 前記相補なデコードファースト信号は前記第２の電源電
   圧レベルの振幅を有する第１のデコードファースト信号
   と、前記第１および第２の電源電圧レベルの間の第３の
   電圧レベルの振幅を有する第２のデコードファースト信
   号とを含む、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記サブワード線選択回路は、 前記第２の電源電圧を一方動作電源電圧として動作し、
   前記第１のデコードファースト信号に従って第１のサブ
   ワード線選択信号を生成する回路と、 前記第３の電圧（以下の電圧）を一方動作電源電圧とし
   て受けて動作し、前記第２のデコードファースト信号に
   従って第２のサブワード線選択信号を生成する回路とを
   含む、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記サブデコード回路は、 前記複数のサブワード線のグループ各々内の所定数のサ
   ブワード線ドライブ回路各々に対し互いに相補なデコー
   ド信号の対を生成して前記サブデコード信号として出力
   する回路を含み、 前記サブワード線選択回路は、前記互いに相補なデコー
   ド信号対各々に対して設けられ、各々が対応の相補デコ
   ード信号対を個別に受けて相補なサブワード線出力信号
   対を生成して前記サブワード線選択信号として出力する
   回路を含む、請求項１記載の半導体記憶装置。