KR0160922B1 - 저소비전력으로 고속동작 가능한 센스앰프를 구비한 반도체 기억장치 - Google Patents

저소비전력으로 고속동작 가능한 센스앰프를 구비한 반도체 기억장치 Download PDF

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기다오까 다까시
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Abstract

반도체 기억장치는, 메모리셀(521), 워드선(522), 제1의 비트선 및 그 제1의 비트선과 상보적인 제2의 비트선을 가지는 비트선쌍(523), p형 웰영역(1111a), 제1 및 제2의 소스선(1110e) 및 (1110d), 프리차지 신호에 응답하여 제1 및 제2의 소스선을 중간전위에 프리차지 하는 소스선 프리차지 회로(1116),(제1 및 제2의 n채널 MOS 트랜지스터(1111b) 및 (1111c) 및 제3 및 제4의 p채널 MOS 트랜지스터(1111d 및 1111c) 및 제3 및 제4의 p채널 MOS 트랜지스터(1111d) 및 (1111e)를 포함하는) 센스앰프(1111), 전원전위 노드와 제1의 소스선과의 사이에 접속되며 제1의 센스앰프 이네이블 신호에 응답하여 온이 되는 제1의 센스앰프 이네이블 트랜지스터(1112b), 접지전위 노드와 제2의 소스선과의 사이에 접속되어 제2의 센스앰프 이네이블 신호에 응답하여 온이 되는 제2의 센스앰프 이네이블 트랜지스터(1112a) 및 제1의 소스선과 p형 웰 영역과의 사이에 접속되며, 센스앰프의 활성시에 제어신호에 응답하여 온이 되는 스위칭 회로(1113)을 구비한다.
제1 및 제2의 n채널 MOS 트랜지스터는 p형 웰영역에 형성된다.
제1의 n채널 MOS 트랜지스터는 제1의 비트선과 제1의 소스선과의 사이에 접속되며, 제2의 비트선에 접속되는 게이트를 가진다.
제2의 n채널 MOS 트랜지스터는 제2의 비트선과 제1의 소스선과의 사이에 접속되며, 제1의 비트선에 접속되는 게이트를 가진다.
제3의 p채널 MOS 트랜지스터는 제1의 비트선과 제2의 소스선과의 사이에 접속되며, 제2의 비트선에 접속되는 게이트를 가진다.
제4의 p채널 MOS 트랜지스터는 제2의 비트선 제2의 소스선과의 사이에 접속되며, 제1의 비트선에 접속되는 게이트를 가진다.
따라서, 센스앰프의 활성시에 제1의 소스선에서 스위칭 회로를 통해서 웰영역에 전하가 공급된다.
그결과, 센스앰프는 낮은 소비전력하에서 고속으로 동작할 수가 있다.

Description

저소비전력으로 고속동작 가능한 센스앰프를 구비한 반도체 기억장치
제1도는 이 발명의 실시예 1에 의한 DRAM을 표시하는 블록도.
제2도는 제1도의 DRAM의 칩 레이 아웃을 표시하는 개략 평면도.
제3도는 제1도의 DRAM에서의 메모리셀 어레이 및 주변회로를 표시하는 블록도.
제4도는 제3도의 메모리 어레이 및 그 주변회로를 보다 상세히 표시하는 회로도.
제5도는 제1도의 DRAM에 사용되는 웰전위 제어회로를 표시하는 회로도.
제6도는 제4도의 n채널 센스앰프가 형성된 반도체 기판의 개략 단면도.
제7도 제1도의 메모리셀 어레이의 개략 단면도.
제8도는 제1도 내지 제7도에 표시된 DRAM의 동작을 표시하는 타이밍도.
제9도는 이 발명의 실시예 2에 의한 DRAM을 표시하는 블록도.
제10도는 제9도의 DRAM에 있어서의 메모리셀 어레이 및 그 주변회로를 표시하는 회로도.
제11도는 제10도중의 p채널 센스앰프가 형성된 반도체 기판을 표시하는 개략단면도.
제12도는 이 발명의 실시예 3에 의한 DRAM에 있어서의 센스앰프 및 그 주변회로를 표시하는 회로도.
제13도는 제12도의 DRAM의 동작을 표시하는 타이밍도.
제14도 및 제15도는, 각각 이 발명의 실시예4 및 5에 의한 DRAM에 있어서의 메모리셀 어레이 및 그 주변회로를 표시하는 회로도.
제16도는 제15도의 DRAM에 사용되는 웰전위 제어회로를 표시하는 회로도.
제17도는 제15도의 DRAM의 동작을 표시하는 타이밍도.
제18도~제23도는 각각 이 발명의 실시예 6~11에 의한 DRAM에 있어서의 메모리셀 어레이 및 그 주변회로를 표시하는 회로도.
제24도는 제23도의 DRAM의 동작을 표시하는 타이밍도.
제25도~제31도는 각각이 발명의 실시예 12~18에 의한 DRAM에 있어서의 메모리셀 어레이 및 그 주변회로를 표시하는 회로도.
제32도 (a)는 이 발명의 실시예 19에 의한 DRAM에서의 n채널 센스앰프가 형성된 SOI기판을 표시하는 개략평면도이며,
제32도 (b)는 제32도(a)중의 b-b선에 따른 단면도.
제33도는 (a)는 제32도 (a) 및 (b)의 DRAM에 있어서의 p채널 센스앰프가 형성된 SOI기판을 표시하는 개략평면도이며,
제33도 (b)는 제33(a)중의 b-b선에 따른 단면도.
제34도는 이 발명의 실시예 20에 의한 DRAM에 있어서의 센스앰프의 회로도.
제35도는 이 발명의 실시예 21에 의한 DRAM에 있어서의 스위칭 회로의 회로도.
제36도는 종전의 DRAM을 부분적으로 표시하는 회로도.
제37도는 제36도의 DRAM의 동작을 표시하는 타이밍도.
이 발명은 반도체 기억장치에 관련된 것으로 더욱 자세하게 메모리셀에서 판독된 미소한 전위차를 검지하는 또한 증폭하는 센스앰프에 관한 것이다. 퍼스널 컴퓨터 또는 워크스테이션은, 데이터를 격납하기 위한 메모리장치를 갖고 있다.
메모리장치 중에는, 대용량으로 데이터의 판독/기록이 가능한 DRAM이 있다.
DRAM은, 퍼스널 컴퓨터 또는 워크스테이션등에 등에서 메인 메모리로서 사용된다.
제36도는, 특개평 2-231760호에 개시된 DRAM에 사용되는 센스앰프 및 그 주변회로의 구성을 표시하는 회로도다.
제36도를 참조하여, 이 DRAM은, 메모리셀(4a, 4b)와, 그 메모리셀(4a, 4b)에 접속되는 워드선(3a),(3b)와, 그 워드선(3a, 3b)와 교차하는 비트선(2a, 2b)와, 전원 전위노드(1a) 및 접지전위 노드(1b)의 사이에 접속되는 센스앰프(5)를 구비한다.
메모리셀(4a)는, 비트선(2a)와 워드선(3a)와의 교점에 대응하여 설치된다.
메모리셀(4a)는 중간전위(1/2) Vcc의 셀플레이트 전위 Vp가 제공되는 한펀 전극을 가지는 커패시터(4aa)와, 이 커패시터(4aa)의 타편전극과 비트선(2a)와의 사이에 접속되며, 워드선(3a)에 접속되는 게이트를 가지는 n채널 MOS 트랜지스터(4ab)를 포함한다.
n채널 MOS 트랜지스터(4ab)의 백게이트에는 부의 백게이트 전위 VBB가 제공된다.
메모리셀(4b)는 비트선(2b)와 워드선(3b)와의 교점에 대응하여 설치된다.
메모리셀(4b)는, 셀플레이트 전위 Vp가 제공되는 한편 전극을 가지고 있는 커패시터(4ba)와, 이 커패시터(4ba)의 타편전극과 비트선(2b)와의 사이에 접속되어, 워드선(3b)에 접속된 게이트를 가지는 n채널 MOS 트랜지스터(4bb)를 포함한다.
n채널 MOS 트랜지스터(4bb)의 백게이트에도 백게이트 전위 VBB가 제공된다.
전원전위 노드(1a)에는 전원전위 Vcc가 제공되며, 접지전위 노드(1b)에는 접지전위 Vss가 제공된다.
센스앰프(5)는 비트선(2a) 및 (2b)에 접속되며, 센스앰프 이네이블 신호 SEP 및 SEN에 응답하여 비트선(2a) 및 (2b)간의 전위차를 검지하며 또는 증폭한다.
이 센스앰프(5)는 p채널 MOS 트랜지스터(5a)와, p MOS 센스앰프(5c)와, n MOS 센스앰프(5d)와, n채널 MOS 트랜지스터(5f)를 포함한다.
트랜지스터(5a)는, 센스앰프 이네이블 신호 SEP가 제공되는 게이트가 있다.
p MOS 센스앰프(5c)는, p채널 MOS 트랜지스터(5ca) 및 (5cb)로 구성된다.
트랜지스터(5ca)는 노드(5b)와 비트선(2a)와의 사이에 접속되며, 비트선(2b)에 접속된 게이트가 있다.
트랜지스터(5cb)는 노드(5b)와 비트선(2b)와의 사이에 접속되며, 비트선(2a)에 접속된 게이트가 있다.
n MOS 센스앰프(5d)는 n채널 MOS 트랜지스터(5da) 및 (5db)로 구성된다.
트랜지스터(5da)는 비트선(2a)와 노드(5c)와의 사이에 접속되며, 비트선(2b)에 접속된 게이트가 있다.
트랜지스터(5db)는 비트선(2b)와 노드(5c)와 사이에 접속되며, 비트선(2a)에 접속된 게이트가 있다.
이 n MOS 센스앰프(5d)는, 다른 회로 영역에서 분리되며 또한 웰전위 VSB가 제공되는 p형 웰에 형성된다.
트랜지스터(5f)는 노드(5e)와 접지전위 노드 1b와의 사이에 접속되며, 센스앰프 이네이블 신호 SEN이 제공되는 게이트가 있다.
이 DRAM은 더욱이, n MOS 센스앰프(5d)가 형성된 웰에 웰전위 VSB를 공급하기 위한 웰전위제어회로(6)을 구비한다.
이 웰전위제어회로(6)은, p채널 MOS 트랜지스터(6aa, 6ac 및 6af) 및 n채널 MOS 트랜지스터(6ae) 및 (6ah)로 구성되는 커런트 미러형 자동증폭회로(6a)를 포함한다.
트랜지스터(6aa)는, 제어신호/ψSTR가 주어지는 게이트가 있다.
이 제어신호/ψSTR는 로우어드레스 스트로브 신호/RAS가 H레벨이며 또한 센스앰프 이네이블 신호 SEN이 L레벨이며는 L레벨이되며, 그이외는 H레벨이된다.
트랜지스터(6ac)는 노드(6ab)와 노드(6ad)와의 사이에 접속되며, 그 노드(6ad)에 접속된 게이트가 있다.
트랜지스터(6af)는 노드(6ab)와 노드(6ag)와의 사이에 접속되며, 노드(6ad)에 접속된 게이트가 있다.
트랜지스터(6ae)는 노드(6ad)와 접지전위 노드 1b와의 사이에 접속되며, 기준 전위 Vref가 주어지는 게이트가 있다.
트랜지스터(6ah)는 노드(6ag)와 접지전위 노드(1b)와의 사이에 접속되며, 센스앰프(5)중의 노드(5e)의 전위 Va가 주어지는 게이트가 있다.
이 웰전위제어회로(6)은 또한, n채널 MOS 트랜지스터(6ba) 및 (6db) 및 커패시터(6be)로 구성되는 제어회로(6b)를 포함한다.
트랜지스터(6ba)는, 중간전위(1/2) Vcc가 주어지는 노드(6bb)와 웰전위 VSB를 공급하기위한 출력노드(6bc)와의 사이에 접속되며, 제어신호/ψSTR의 반전제어신호 ψSTR가 주어지는 게이트가 있다.
트랜지스터(6db)는 출력노드(6bc)와 접지전위 노드(1b)와의 사이에 접속되며, 차동증촉회로(6a)중의 노드(6ag)에 접속된 게이트가 있다.
커패시터(6be)는 출력노드(6bc)와 접지전위 노드(1b)와의 사이에 접속된다.
다음에, 이상과 같이 구성된 종래의 센스앰프(5) 및 그 주변회로의 동작을 제37도 참조하여 설명한다.
여기서도 편의상, 메모리셀(4a)에 L레벨의 데이터가 격납되며, 그 데이터 격납되며, 그 데이터를 판독할 사이의 동작에 대해 설명한다.
우선, 로우 어드레스 스트로브 신호 RAS가 제37도(a)에 표시되는 것과 같이 H레벨로 상승하는 시각 to전에는, 센스앰프 이네이블 신호 SEP 및 SEN은 각각 제37도(b) 및 (c)에 표시하는 거와 같이 H레벨 및 L레벨로 되있다.
그 때문에, p채널 MOS 트랜지스터(5a) 및 n채널 MOS 트랜지스터(5f)는 오프상태로 되있다.
p MOS 센스앰프(5c) 및 n MOS 센스앰프(5d)에는 전원전위 Vcc 및 접지전위 Vss가 각각 공급되지 않으므로, 센스앰프(5)는 비활성 상태로 되있다. 워드선(3a) 및 (3b)는 전위 WL0, WL1은 제37도(e) 및 (f)에 각각 표시하는 것과 같이 L레벨에 있으므로, 메모리셀(4a)에서의 트랜지스터(4ab) 및 메모리셀(4b)에서의 트랜지스터(4bb)는 공히 오프 상태에 있다. 따라서, 메모리셀(4a) 및 (4b)는 공히 데이터를 격납한 상태에 있다. 그리고, 비트선(2a) 및 (2b)의 전위 BL, 1BL는, 제37도(c)에 표시되는 거와 같이 차지회로(도시하지 않음)에 의해 프리차지 전위(1/2) Vcc에 프리차지 되어있다.
노드(5e)의 전위 Va는 제37도(i)에 표시되는 거와 같이, 프리차지 전위보다도 트랜지스터(5da) 및 (5db)의 한계치 전압만큼 낮인전위로 되있다. 제어신호1 ψSTR및 반전제어신호 ψSTR는, 각각 레벨의 로우어드레스 스트로브 신호 RAS 및 L레벨의 센스앰프 이네이블 신호 SEN에 응답하여 제37도(d)에 표시하는 거와 같이 H레벨 및 L레벨로 되있다.
그 때문에, 트랜지스터(6aa)는 오프 상태로 되있다.
차동증폭회로(6a)에는 전원전위 Vcc가 공급되지 않으므로, 차동증폭회로(6a)는 비활성상태로 되있다.
트랜지스터(6ba)는 L레벨의 제어신호 ψSTR에 응답하여 비도통 상태가 되므로, 제어회로(6b)도 또 비활성상태로 되있다.
출력노드(6bc)에서 공급되는 웰전위 VSB는 제37도(h)에 표시되는 거와같이 접지전위 Vss로 되있다.
로우 어드레스 스트로브 신호 RAS가 제37도(a)에 표시되는 거와 같이 시각 to에서 H레벨로 상승하며는, 제어신호/ψSTR및 반전 제어신호 ψSTR는 제37도(d)에 표시되는 거와 같이 각각 L레벨 및 H레벨이 된다.
그 때문에, 웰전위 제어회로(6)에 있어서의 차동증폭회로(6a) 및 제어회로(6b)가 활성화된다.
이때, 센스앰프(5)중의 노드(5e)의 전위(Va)는 그대로 유지되며, 기준전위 Vref보다도 높다.
그 때문에, 차동증폭회로(6a)중의 노드(6ag)로 부터의 출력신호는 L레벨이 된다.
그 때문에, 이 L레벨의 출력신호에 응답하여 제어회로(6b)중의 트랜지스터(6db)는 오프가 된다.
트랜지스터(6ba)는 H레벨의 제어신호 ψSTR에 응답하여 온 상태에 있으므로, 웰전위 VSB는 제37도(h)에 표시되는 거와 같이 소정의 시정수로 상승하여, 중간전위(1/2) Vcc로 된다.
로우어드레스 스트로브 신호 RAS의 상승에지에 응답하여 로우어드레스신호을 취하여, 그 로우어드레스 신호에 응답하여 워드선(3a)의 전위 WL0가 제37(e)에 표시되는 거와 같이 시각 t1으로 상승한다.
그것으로 메모리셀(4a)중의 111(4b)가 온이되며, 중간전위(1/2) Vcc의 비트선(2a)가 접지전위 Vss의 커패시터(4aa)이 타편 전극에 접속된다. 그 때문에, 비트선(2a)로부터 커패시터(4aa)의 타편 전극에 전하가 흘러, 그것으로 비트선(2a)의 전위 BL는 제37도(g)에 표시되는것과 같이 프리차지 전위(1/2) Vcc로부터 약간 저하한다.
다른편, 워드선(3b)의 전위 WL1은 L레벨 그대로 유지되므로, 메모리셀(4b)로부터 비트선(2b)에는 데이터가 판독되지 않는다.
그 때문에, 비트선(2b)의 전위 1BL는 제37도(g)에 표시되는 거와 같이 프리차지 전위(1/2) Vcc 그대로 유지된다.
센스앰프 이네이블 신호 SEN이 제37도(c)에 표시되는 거와 같이 시각 t2에서 H레벨로 상승하며는, 센스앰프(5)중의 111(5f)가 온으로 된다. 그것에 의해 n MOS 센스앰프(5d)가 활성화되어, 비트선(2a)의 전위 BL는 제37도(g)에 표시되는 거와 같이 접지전위 Vss까지 인하된다.
노드(5e)의 전위 Va도 또 제37도(i)에 표시되는 거와 같이 접지전위 Vss까지 저하하여 기준전위, Vref보다도 낮아지므로, 차동증폭회로(6a)중의 (6ag)로부터의 출력신호는 H레벨이된다.
트랜지스터(6db)는 이 H레벨의 출력신호에 응답하여 온이 된다.
더욱이, 센스앰프 이네이블 신호 SEN이 H레벨이되며는, 제어신호/ψSTR및 ψSTR는 각각 제37도(d)에 표시되는 거와 같이 H레벨 및 L레벨이된다. 그 때문에, 제어회로(6b)중의 트랜지스터(6ba)는 오프로 되며, 출력노드(6bc)로부터 공급되는 웰전위 VSB는 제37도(h)에 표시되는 거와 같이 중간전위(1/2) Vcc로부터 접지전위 Vss까지 저하한다.
센스앰프 이네이블 신호 SEP가 제37도(b)에 표시되는 거와 같이 시각 t3에서 L레벨로 강하면, 센스앰프(5)중의 트랜지스터(5a)가 온으로 된다.
그것에 의해 p MOS 센스앰프(5c)가 활성화되며, 비트선(2b)의 전위 1BL는 제3도(g)에 표시되는 것과 같이 전원전위 Vcc까지 끌어올리게 된다.
이와같이 비트선(2a) 및 (2b)간에 생기는 전위차가 전원전위 Vcc 및 접지전위까지 증폭되며는, 센스앰프(5)의 검지 증폭 동작은 완료된다.
이와같이, n MOS 센스앰프(5d)가 형성된 웰에 부의전위 VBB또는 접지전위 Vss가 연속적으로 주어지는 것이 아니고, 센스앰프 이네이블 신호 SEN이 H레벨로 상승하기전에(1/2)Vcc의 웰전위 Vss가 공급되며, 그후 노드(5c)의 전위 Va(트랜지스터(5da) 및 (5db)의 소스전위)의 저하에 따라서 웰전위 VSB가 접지전위 Vss까지 저하하며는, 트랜지스터(5da) 및 (5db)의 백게이트 소스간의 전압의 절대치는 작게된다.
그 결과, 트랜지스터(5da) 및 (5db)의 한계치 전압은 작게 유지되므로, 낮인 전압하에서 고속의 센스 동작이 가능하게 된다.
그러나 상기 종전의 센스앰프(5)에서는, 웰전위 VSB를 중간전위(1/2) Vcc와 접지전위 Vss와 접지전위 Vss와의 사이에 변화시키기 때문에, 웰이 충방전된다.
즉, 웰전위 Vss를 상승시키는 경우는 중간전위(1/2) Vcc가 주어지는 노드(6bb)로부터 트랜지스터(6ba)를 통해서 웰에 전하가 공급된다.
한편, 웰전위 VSB를 하강시키는 경우는 웰에서 그 공급된 전하가 모두 접지전위 노드(1b)에 방출된다.
그 때문에, 대량의 전력이 소비된다는 문제가 있었다.
이 발명의 목적은, 낮인소비전력으로 센스앰프가 형성된 웰의 전위를 변화시킬 수 있는 반도체 기억장치를 제공하는 것이다.
이 발명에 의하면, 반도체 기억장치는, 메모리셀, 워드선, 비트선쌍, 제1도 전형의 제1의 반도체 영역, 제1 및 제2의 소스선, 소스선 프리차지회로, 센스앰프, 제1 및 제2의 센스앰프 이네이블 트랜지스터, 및 제1의 스위칭 회로를 구비한다.
위드선은 메모리셀에 접속된다.
비트선쌍은 메모리셀에 접속되며, 위드선과 교차한다.
비트선쌍은 제1의 비트선, 및 제1의 비트선과 상보적인 제2의 비트선을 갖는다.
소스선 프리차지회로도는, 소정의 프리차지 신호에 응답하여 제1 및 제2의 소스선을 제1 및 제2의 전위간의 중간 전위에 프리차지 한다.
센스앰프는, 제1의 제2도전형 MOS 트랜지스터, 제2의 도전형 MOS 트랜지스터제3의 제1도전형 MOS 트랜지스터, 및 제4의 제1도전형 MOS 트랜지스터을 포함한다.
제1의 제2도전형 MOS 트랜지스터은 제1의 반도체 영역에 형성되며, 제1의 비트선과 제1의 소스선과의 사이에 접속되며, 또한 제2의 비트선과 접속되는 게이트가 있다.
제2의 제2도전형 MOS 트랜지스터 제1의 반도체 영역에 형성되며, 제2의 비트선과 제1의 소스선과의 사이에 접속되며, 또한 제1의 비트선과 접속되는 게이트를 가진다.
제3의 제1도전형 MOS 트랜지스터은 제1의 비트선과 제2의 소스선과의 사이에 접속되며, 제2의 비트선에 접속되는 게이트를 가진다.
제4의 제1도전형 MOS 트랜지스터은 제2의 비트선과 제2의 소스선과의 사이에 접속되며, 제1의 비트선에 접속된느 게이트를 갖는다.
제1의 센스앰프 이네이블 트랜지스터은 제1의 전위가 제공되는 제1의 전위노드와 제1의 소스선과의 사이에 접속되며, 제1의 센스앰프 이네이블 신호에 응답하여 온이 된다.
제2의 센스앰프 이네이블 트랜지스터은 제2의 전위가 제공되는 제2의 전위노드와 제2의 소스선과의 사이에 접속되며, 제2의 센스앰프 이네이블 신호에 응답하여 온이 된다.
제1의 스위칭회로는 제1의 소스선과 제1의 반도체 영역과의 사이에 접속되어 센스앰프의 활성시에 제1의 제어신호에 응답하여 온이된다.
상기와 같이 제1의 스위치회로가 제1의 반도체 영역과 제1의 소스선과의 사이에 접속되므로, 센스앰프가 센스 동작을 개시할 때, 제1의 반도체 영역이 제1의 스위치회로를 통해서 제1의 소스선과 접속된다.
제1의 소스선 전위는 중간 전위에 있으므로, 제1의 반도체 영역의 전위는 중간 전위에 향해서 변화한다.
그 때문에, 제1의 반도체 영역에 형성된 제1 및 제2의 도전형 MOS 트랜지스터의 한계치 전압의 절대치가 작게된다.
따라서, 제1의 소스선과 제1의 반도체 영역과의 사이에서 전하가 유효하게 전송되며, 그것에 의해 센스앰프는 낮인소비전력으로 고속센스 동작이 가능하게 된다.
바람직한것은, 제1의 전위는 제2의 전위보다도 낮고, 제1도 전형은 p형이며, 제2도 전형은 n형이다.
상기 반도체 기억장치는 또한, 비트선 프리차지회로, 및 제2의 스위칭 회로를 구비한다.
비트선 프리차지 회로는 제1 및 제2의 비트선을 중간 전위로 프리차지 한다.
제2의 스위칭회로는 제1의 반도체 영역과 제2의 전위보다도 낮인 제3의 전위가 제공되는 제3의 전위 노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 온이된다.
상기와 같이 제2의 스위치회로가 제1의 반도체 영역과 제3의 전위노드와의 사이에 접속되므로, 제1의 비트선과 제2의 비트선과의 사이에 판독 전위차가 생기며는, 제2의 스위칭 회로가 온이 되며, 그것에 의해 제3의 전위가 제1의 반도체 영역에 주어진다.
그 때문에, 예술들 판독전위차가 커도 제1 및 제2의 제2도전형 MOS 트랜지스터의 드레인과 제1의 반도체 영역과의 사이에 순방향 바이러스는 주어지지 않는다.
따라서, 전류가 제1의 반도체 영역과 드레인과의 사이에서 흘러, 그것에 의해 판독전위차가 적게 되는것을 방지할 수 있다.
더욱 바람직한것은, 제2의 스위칭회로는 제1의 스위칭회로의 턴온에 응답으로 오프가 되며, 또한 제1의 스위칭회로의 온상태의 사이에 다시 온이 된다.
그 때문에, 제1의 반도체 영역의 전위가 확실히 제1의 전위에 향해서 변화한다.
그 때문에, 제1의 반도체 영역의 전위 변화가 제1의 소스선의 전위변화 보다도 늦어져, 증폭속도가 지연되는 것은 억제할 수 있다.
[실시예]
[실시예 1]
이하, 이 발명의 실시예 1에 의한 DRAM을 제1도~제8도를 참조하여 설명한다.
제1도를 참조하여, 이 DRAM은, 내부전위 발생회로군(100)/RAS 버퍼(200), 로우어드레스 버퍼(300), 로우프리데코더(400), 메모리셀 어레이(500), 로우레코더 600/CAS 버퍼(700), 칼럼어드레스 버퍼(800), 칼럼프리데코더(900), 칼럼데코더(1000), 메모리셀 어레이 주변회로군(1100), 블록관계신호 발생회로(1200), 프리차지신호 발생회로(1300), 기록/판독 제어회로(1400), 및 입출력 버퍼(1500)을 구비한다.
내부전위 발생회로군(100)은 전원전위 노드(100a)에 제공되는 전원전위 Vcc1(3.3V), 및 접지전위 노드(100b)에 제공되는 또 하나의 전원전위인 접지전위 Vss1(0V)에 응답하여 구동된다.
내부전위 발생회로군(100)은, 접지전위 Vss1이 승압된 접지전위 Vss2(0.5V)를 접지전위 노드(100c)에 공급하는 브스터(도시하지 않은)을 포함한다.
내부전위 발생회로군(100)은 또한, 전원전위 Vcc1과 접지전위 Vss2와의 사이에 중간 전위인 비트선 프리차지 전위 VBL(=1/2)(Vcc1+Vss2))를 공급하는 비트선 프리차지 전위 발생회로(도시하지 않음)을 포함한다.
내부전위 발생회로군(100)은 또한, (1/2)(Vcc1+Vss2)의 셀프레이트전위 Vcp를 공급하는 셀플레이트전위 발생회로(도시하지 않음)을 포함한다.
내부전위 발생회로군(100)은 또한, 전원전위 Vcc1을 승압하여 승압전위 Vpp(7V)를 공급하는 승압전위 발생회로(도시하지 않음)을 포함한다.
/RAS 버퍼(200)은, 외부로부터 제공되는 외부 로우어드레스 스트로브 신호 ext/RAS에 응답하여, 내부회로를 위한 로우 어드레스 스트로브 신호 /RAS를 공급한다.
로우 어드레스버퍼(300)은, 어드레스 신호 Ai(i=0,1,…,11) 및 /RAS 버퍼(200)로 부터의 어드레스 스트로브 신호 /RAS에 응답하여, 로우 어드레스 스트로브 신호 /RAS가 H레벨로 부터 L레벨로 변화하며는 어드레스신호 Ai을 로우 어드레스 신호로서 래치하며, 내부회로을 위한 로우 어드레스 신호 RAi(어드레스 신호 Ai과 동론리) 및 /RAi(어드레스신호 Ai와 역론리)를 공급한다. 로우 프리 데코더(400)은, 로우 어드레스 버퍼(300)으로 부터의 로우 어드레스 신호 RAi, /RAi에 응답하여 로우 프리 데코더 신호 X 및 블록선택 신호 BS를 공급한다.
로우 프리 데코더신호 X0~X3중 하나는, 로우 어드레스 신호 RA0, /RA0, RA1, /RA1에 응답하여 H레벨이 된다.
로우 프리 데코더신호 X4~X7중 하나는, 로우 어드레스 신호 RA2, /RA2, RA3, /RA3에 응답해서 H레벨이 된다.
로우 프리 데코더신호 X8~X11중 하나는, 로우 어드레스 신호 RA4, /RA4, RA5, /RA5에 응답하여 H레벨이 된다.
로우 프리 데코더신호 X12~X15중 하나는, 로우 어드레스 신호 RA6, /RA6, RA7, /RA7에 응답하여 H레벨이 된다.
블록선택신호 BSj(j=0,1,…,127)중 선택된 8개는 로우 어드레스 신호 RA8, /RA8~RA11, /RA11에 응답하여 H레벨이 된다.
메모리셀 어레이(500)(제2도 및 제3도를 참조)는, 4개의 메모리 메트를 갖고있다.
각 메모리 메트는, 복수행 및 복수열에 배치된 16x220개의 메모리셀을 가지고 있다.
각 메모리 메트는 32개의 메모리셀 블록으로 분할된다.
각 메모리셀 블록은, 512x210개의 메모리셀을 가지고 있다.
각 메모리셀 블록은(256)가닥의 워드선과, 2x210의 비트선쌍과를 가지고 있다.
이 워드선들은 행에 배치된다.
각 워드선은 대응하는 행에 배치된 2x210개의 메모리셀에 접속된다.
이 비트선쌍들은 열에 배치된다.
각 비트선쌍은, 대응하는 열에 배치된 256개의 메모리셀에 접속된다.
각 메모리셀 블록은 16개의 열 블록으로 분할된다.
각 열 블록은 128의 비트선쌍을 가진다.
로우데코더(600)은, 메모리셀 블록에 대응하는 128개의 로우 데코더 블록 (제4도 참조)로 분할된다.
각 로우데코더 블록은 로우 프리 데코드(400)으로 부터의 로우 프리 데코더신호 X0~X15와 블록선택신호 BSj중 대응하는 하나에 응답하여 선택된다.
그 선택된 로우데코더 블록에 대응하는 256가닥의 워드선중 한가닥이 로우프리차지데코드신호 X0~X15에 응답하여 승압전압 Vpp로 승압된다.
/CAS 버퍼(700)은, 외부에서 제공되는 외부 칼럼 어드레스 스트로브 신호 ext/RAS에 응답하여, 내부회로을 위한 칼럼 어드레스 스트로브 신호 ext/RAS에 응답하여, 내부회로을 위한 칼럼 어드레스 스트로브 신호 /CAS를 공급한다.
칼럼어드레스버퍼(800)은, 어드레스신호 Ai(i=0,1,…,11)과 CAS 버퍼(700)로 부터의 칼럼어드레스스트로브신호 /CAS에로 응답하여, 칼럼어드레스스트로브신호 CAS가 H레벨에서 L레벨로 변화하며는 어드레스신호 Ai를 칼럼어드레스신호로서 래치하고, 내부회로를 위한 칼럼어드레스신호 Ai와 동론리 및 /CAi(어드레스신호 Ai와 역론리)를 공급한다.
칼럼프리데코더(900)은 칼럼어드레스버퍼(800)으로부터의 칼럼 어드레스신호 CAi, /CA에 응답하여, 칼럼프리데코드신호 Y 및 열 블록선택신호 CBS를 공급한다.
칼럼프리데코드신호 Y0~Y3중의 하나는, 칼럼어드레스신호 CA0, /CA0, CA1, /CA1에 응답하여 H레벨이 된다.
칼럼프리데코드신호 Y4~Y7중 하나는, 칼럼어드레스신호 신호 CA2, /CA2, CA3, /CA3에 응답하여 H레벨이 된다.
칼럼프리데코드신호 Y8~Y11중 하나는, 칼럼어드레스 CA4, /CA4, CA5, /CA5에 응답하여 H레벨이 된다.
열 블록선택신호 CBSK(K=0,1,…,63)중 선택된 하나는, 칼럼어드레스신호 CA6, /CA6~CA11, /CA11에 응답하여 H레벨이 된다.
칼럼 데코더(1000)은 하나의 메모리메트에 포함되는 32개의 메모리셀 블록에 공통으로 설치된다.
칼럼 데코더(100)은 64개의 칼럼 데코더 블록에 분할된다.
각 칼럼 데코더 블록은, 128의 비트선쌍을 포함하는 하나의 열 블록에 대응한다.
칼럼 데코더(1000)은 칼럼 프리데코더(900)으로부터의 칼럼 프리데코드신호 Y0~Y11 및 열 블록 선택신호 CBSK에 응답하여, 열 선택신호 CSIm(m=0,1,…,63)을 공급한다.
열 선택신호 CBLm중 하나는 칼러프리데코드신호 Y0~Y11에 응답하여 H레벨이 된다.
이 하나의 열 선택신호 CSLm에 응답하여 각 메모리셀 블록내에서 2개의 비트선쌍이 선택된다.
칼럼데코더(1000)은 열 블록 선택신호 CBSK에 응답하여 데이터 선택신호 DSn(n=0,1,…,255)를 공급한다.
블록 선택신호 BSj에 응답하여 8개의 메모리셀 블록이 선택된다.
그 선택된 8개의 메모리셀 블록의 각 열 블록중의 2개의 비트선쌍이 열 선택신호 CSLm에 응답하여 선택된다.
따라서, 합계 256의 비스선쌍에서 256비트의 데이터가 판독된다.
데이터 선택신호 DSn는, 그 판독된 256비트의 데이터 중 4비트를 선택한다.
메모리셀 어레이 주변회로군(1100)(제3도 참조)는, 센스앰프군, I/O회로등을 포함한다.
센스앰프군은, 132개의 센스앰프 블록으로 분할된다.
각 센스앰프 블록은 210개의 센스앰프를 포함한다.
132개의 센스앰프 블록중 124개는 메모리셀 블록사이에 설치된다.
각 센스앰프 블록은 인접하는 2개 메모리셀 블록에 의해 공유된다.
I/O회로즌, 메모리셀로부터 판독된 데이터를 외부에 공급하거나, 혹은, 메모리셀에 기록해야 할 데이터를 공급하기 위한 로콜 I/O선 및 글러벨 I/O선을 포함한다.
블록관계신호 발생회로(1200)은, /RAS 버퍼(200)로 부터의 로우 어드레스 스트로브 신호 /RAS 및 로우 어드레스 버퍼(300)으로부터의 로우 어드레스신호 RA8, /RA8~RA11, /RA11에 응답하여, 비트선 분리신호 BLIP(P=0,1,…,255), 센스앰프 이네이블신호 /PSEg, NSEg(g=0,1,…,131)퍼스트 센스신호 NSEFg, 소스/웰쇼트 제어신호 NSWg, 웰전위고정 제어신호 NWFg 및 선택신호 SEL를 공급한다.
로우 어드레스 스트로브신호 /RAS가 L레벨로 강하하며는, 로우 어드레스신호 RA8, /RA8~RA11, /RA11에 응답하여 8개의 메모리 블록이 선택된다.
그 선택된 메모리 블록 이외의 메모리 블록중의 비트선쌍은 비트선 분리신호 BLIp에 응답하여 대응하는 센스앰프와 분리된다.
그 선택된 메모리셀 블록에 대응하는 센스앰프는, 센스앰프 이네이블 신호 /PSEq, NSEq에 응답하여 활성화된다.
그 선택된 메모리셀 블록에 대응하는 센스앰프는, 퍼스트센스신호 NSEFg에 응답하여 초기센스를 행한다.
소스/웰쇼트 제어신호 NEWg 및 웰전위 고정 제어신호 NWFg에 응답하여, 센스앰프가 형성된 웰의 전위가 제어된다.
그 선택된 메모리셀 블록에 대응해서 하는 로켈 I/O선은, 선택신호 SELg에 응답하여 그로벌 I/O선과 접속된다.
프리차지신호 발생회로(1300)은 로우어드레스 스트로브신호 /RAS에 응답하여, 비트선쌍을 프리차지하기 위한 프리차지신호 PR를 발생한다.
프리차지신호 PR는 로우어드레스 스트로브신호 /RAS가 L레벨이 되며는 L레벨로 되며, 로우어드레스 스트로브신호 /RAS가 H레벨로 되면 H레벨이 된다.
기록/판독 제어회로(1400)은 로우어드레스 스트로브신호 /RAS 칼럼 어드레스 스트로브신호 /CAS, 외부로부터 제공되는 라이트 이네이블신호 ext/WE 및 아웃풋 이네이블신호 ext/OE에 응답하여, 기록/판독 제어신호 WO를 공급한다.
입출력버퍼(1500)은 기록/판독 제어회로(1400)으로부터 기록/판독 제어신호 WO에 응답하여 데이터 D의 입출력을 행한다.
기록/판독 제어신호가 기록을 표시할 때, 외부로부터 제공되는 4비트의 데이터 Dr(r=0,1,2,3)에 응답하여 데이터를 메모리셀 어레이 주변회로군(1100)중의 I/O회로에 공급한다.
또 한편, 기록/판독 제어회로 WO가 판독을 표시할 때, 그 I/O회로에서 주어지는 데이터에 응답하여 데이터 Dr가 외부에 공급된다.
제2도는, 제1도 중의 메모리셀 어레이(500), 로우데코더(600), 칼럼데코더(1000), 및 메모리셀 어레이 주변회로군(1100)의 레이아웃을 표시한다.
이 DRAM에는 4개의 메모리메트(510)이 배치된다.
각 메모리메트(510)이 배치된다.
각 메모리메트(510)에는, 복수의 메모리셀 블록(520), 열 블록(530), 및 열 블록 준할 영역(540)이 배치된다.
로우데코더(600)에는 복수의 로우데코더 블록이 배치되며, 칼럼데코더(1000)에는 복수의 칼럼데코더 블록(1010)이 배치된다.
각 메모리메트(510)에는 또한, 복수의 센스앰프 블록(1100) 및 복수의 글로벌 I/O선쌍이 배치된다.
글로벌 I/O선쌍은 열블록 분할 영역(540)에 배치된다.
각 글로벌 I/O선쌍은 8개의 메모리셀 블록(520)에 대응한다.
그 대응하는 8개의 메모리셀 블록(520)에 있어서의 하나의 열 블록(530)의 양측에 2개의 글로벌 I/O선쌍이 배치된다.
제2도에서는, 하나의 글로벌 I/O선쌍이 배치된다.
제3도는, 메모리셀 블록(520)에서의 하나의 열 블록(530) 및 그 주변회로를 표시하는 회로도다.
제3도를 참조하여, 열 블록(530)은, 복수의 메모리셀(521)(제4도를 참조)와, 복수의 워드선(522)와, 복수의 비트선쌍(523)과를 포함한다.
메모리셀(521)은 복수행 및 열에 배치된다.
워드선(522)는 16개의 열 블록(530)에 걸쳐서 복수행에 배치된다.
각 메모리셀 블록(520)에 대해, 256가닥의 워드선이 배치된다.
각 워드선은 대응하는 행에 배치된 2x210개의 메모리셀(521)에 접속된다.
비트선쌍(523)은 복수열에 배치된다.
각 비트선쌍은 대응하는 열에 배치된 256개의 메모리셀 521에 접속된다.
각 비트선쌍은 비트선(523a) 및 (523b)를 가지고 있다.
전원전위선(1110a)는, 전원전위 Vcc1이 제공되는 전원전위 노드(100a)에 접속된다.
접지전위선(1110b)는 접지전위 Vss1이 제공되는 접지전위 노드(100b)에 접속된다.
접지전위 노드(1110c)에는, 접지전위 Vss1이 승압된 접지전위 Vss2가 제공된다.
p채널 공통 소스선(1110d)의 각각은, 각 센스앰프 블록(1110)에 대응하여 설치된다.
n채널 공통 소스선(1110e)의 각각은, 각 센스앰프 블록(1110)에 대응해서 설치된다.
프리차지 전위선(1110f)에는, 비트선 프리차지전위 VBL가 공급된다.
센스앰프(1111)(제4도를 참조)는 비트선쌍(523)에 접속된다.
센스앰프(1111)은, 공통 소스선(1110d) 및 (1110e)의 전위에 응답하여 구동되며, 비트선쌍(523)에 생긴 미소한 전위차를 증폭하므로서 한편을 전원전위 Vcc1으로 끌어올려, 타편을 접지전위 Vss로 끌어내린다.
p채널 센스앰프 이네이블 트랜지스터(1112a)는 전원전위선(1110a)와 p채널 공통 소스선(1110d)와의 사이에 접속되며, p채널 센스앰프 이네이블 신호 /PSEq가 제공되는 게이트를 가진다.
n채널 센스앰프 이네이블 트랜지스터(1112b)는 접지전위선(1110c)와 n채널 공통 소스선(1110e)와의 사이에 접속되며, n채널 센스앰프 이네이블 신호 NSEg가 제공되는 게이트가 있다.
n채널 센스앰프 이네이블 트랜지스터(1112c)는 접지전위선(1110c)와 n채널 공통 소스선(1110e)와의 사이에 접속된다.
이 트랜지스터(1112c)는 퍼스트센스신호 NSEFq에 응답하여 초기 센스를 행한다.
이 트랜지스터(1112c)의 채널폭 W와 채널길이 L의 비 W/L는, n채널 센스앰프 이네이블 트랜지스터(1112b)의 그것보다도 작다.
스위칭회로(1113)은 n채널 MOS 트랜지스터(1113a)를 포함한다.
이 트랜지스터(1113a)는 n채널 공통 소스선(1110e)와 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되는 p형 웰(1111a)와의 사이에 접속되며, 소스/웰쇼트 제어신호 NSWq가 제공되는 게이트가 있다.
그 때문에, 이 스위칭회로(1113)은 소스/웰쇼트 제어신호 NSWq에 응답하여 온으로한다.
스위칭회로(1114)는 n채널 MOS 트랜지스터(1114a)를 포함한다.
이 트랜지스터(1114a)는, p채널 웰(1111a)와 접지전위선(1110b)와의 사이에 접속되며, 웰전위고정 제어신호 NWFq가 제공되는 게이트가 있다.
그 때문에, 이 스위칭회로(1114)는 웰전위고정 제어신호 NWFq에 응답하여 ON이 된다.
비트선 프리차지회로(1115)(제4도 참조)는 비터선쌍(523)에 접속되며, H레벨의 프리차지신호 PR에 응답하여 비트선(523a) 및 (523b)를 비트선 프리차지 전위 VBL에 프리차지한다.
공통 소스선 프리차지회로(1116)(제4도 참조)는 공통 소스선(1110d) 및 (1110e)에 접속되며, H레벨의 프리차지 신호 PR에 응답하여 공통 소스선(1110d) 및 (1110e)를 비트선 프리차지전위 VBL에 프리차지한다.
글로벌 I/O선쌍(1121)의 각각은, 글로벌 I/O선(1121a) 및 (1121b)가 있다.
로컬 I/O선쌍(1122)의 각각의 온, 로컬 I/O선(1122a) 및 (1122b)가 있다.
각 센스앰프블록(1110)에서의 열블록(530)에 대응하여 설치된다.
글로벌 I/O 게이트회로(1123)은 대응한 글로벌 I/O선쌍(1121)과 로컬 I/O선쌍(1122)와의 사이에 접속되며, H레벨의 선택신호 SELg에 응답하여 글로벌 I/O선쌍(1121)를 로컬 I/O선쌍(1122)에 접속한다.
글로벌 I/O게이트회로(1123)은 n채널 MOS 트랜지스터(1123a) 및 (1123b)가 있다.
로컬 I/O게이트회로(1124)는 대응하는 로컬 I/O선쌍(1122)와 비트선쌍(523)과의 사이에 접속되며, H레벨의 열선택신호 CSLm에 응답하여 그 로컬 I/O선쌍(1122)를 비트선쌍(523)에 접속한다.
로컬 I/O게이트회로는 n채널 MOS 트랜지스터(1124a) 및(1124b)를 가지고 있다.
비트선 분리회로(1125)는 대응하는 비트선쌍(523)과 센스앰프(1111)과의 사이에 접속되며, H레벨의 비트선 분리신호 BLIP에 응답하여 그 비트선쌍(523)을 센스앰프(1111)로부터 분리한다.
비트선 분리회로(1125)는 n채널 MOS 트랜지스터(1125a) 및 (1125b)를 가지고 있다.
제4도는, 제3도중의 메모리셀 블록(520) 및 센스앰프블록(1110)를 더욱 상세하게 표시하는 회로도다.
제4도를 참조하여, 메모리셀(521)은 커패시터(521a) 및 n채널 메모리트랜지스터(521b)를 가지고 있다.
커패시터(521b)는 비트선(523a) 또는 (523b)와 커패시터(521a)와의 사이에 접속된다.
센스앰프(1111)은, n채널 MOS 트랜지스터(1111b) 및 (1111c)와, p채널 MOS 트랜지스터(1111d) 및 (1111e)를 포함한다.
트랜지스터(1111b)는 비트선(523a)와 n채널 공통소스선(1110e)와의 사이에 접속되며, 비트선(523b)에 접속되는 게이트를 가지고 있다.
트랜지스터(1111c)는 비트선(523b)와 n채널 공통소스선(1110e)와의 사이에 접속되며, 비트선(523a)에 접속되는 게이트를 가지고 있다.
트랜지스터(1111d)는 비트선(523a)와 p채널 공통소스선(1110d)와의 사이에 접속되며, 비트선(523b)에 접속되는 게이트를 가지고 있다.
트랜지스터(1111e)는 비트선(523b)와 p채널 공통소스선(1110d)와의 사이에 접속되며, 비트선(523a)에 접속되는 게이트를 가지고 있다.
하나의 센스앰프블록(1110)에 포함되는 센스앰프(1111)의 n채널 MOS 트랜지스터(1111b) 및 (1111e)는 하나의 p형 웰(1111a)에 형성된다.
다른 센스앰프블록(1110)에 포함되는 센스앰프(1111)의 n채널 MOS 트랜지스터(111b) 및 (1111c)는 타의 p형 웰에 형성된다.
비트선 프리차지회로(1115)는 n채널 이퀄라이즈트랜지스터(1115a)와 n채널 프리차지 트랜지스터(1115b) 및 (1115)와를 포함한다.
트랜지스터(1115a)는 비트선(523a) 및 (523b)의 사이에 접속되며, 프리차지신호 PR가 제공되는 게이트를 가지고 있다.
트랜지스터(1115b)는 비트선(523a)와 프리차지전위선(1110f)와의 사이에 접속되어, 프리차지신호 PR가 제공하는 게이트를 가지고 있다.
트랜지스터(1115c)는 비트선(523b)와 프리차지전위선(1110f)와의 사이에 접속되며, 프리차지신호 PR가 제공되는 게이트를 가지고 있다.
공통소스선 프리차지회로(1116)은, n채널 이퀼라이즈트랜지스터(1116a)와, n채널 프리차지트랜지스터(1116b) 및 (1116c)를 포함한다.
트랜지스터(1116a)는 p채널 공통소스선(1110d)와 n채널 공통소스선(1110e)와의 사이에 접속되며, 프리차지신호 PR가 제공되는 게이트를 가지고 있다.
트랜지스터(1116b)는 p채널 공통소스선(1110d)와 프리차지전위선(1110f)와의 사이에 접속되며, 프리차지 신호 PR가 제공되는 게이트를 가지고 있다. 트랜지스터(1116c)는 n채널 공통소스선(1110e)와 프리차지전위선(1110g)와의 사이에 접속되며, 프리차지신호 PR가 제공되는 게이트를 가지고 있다.
제5도는, 블록관계신호발생회로(1200)에서의 소스/웰쇼트 제어신호 NSWq 및 웰전위고정제어신호 NWFq를 발생하는 웰전위제어회로(1210)을 표시하는 회로도다.
제5도를 참조하여, 블록관계신호발생회로(1200)은 반전지연회로(1211) 및 (1212)를 포함한다.
반전지연회로(1211)은 센스앰프블록(1110)에 대응하여 설치된다.
메모리셀블록(520)은 로우어드레스신호 RA8, /RA8~RA11, /RA11에 응답해서 선택되며, 그 선택된 메로리셀블록(520)의 양측의 센스앰프블록(1110)에 대응하는 반전지연회로(1211)은, H레벨의 센스앰프블록선택신호 SBSq를 받아, 그것을 반전하며 또한 지연한 웰전위고정제어신호 NWFq를 공급한다. 반전지연회로(1212)는 웰전위고정제어신호 NWFq를 받아, 그것을 반전하며 또한 지연한 소스/웰쇼트 제어신호 NSWq를 공급한다.
제6도는, 제4도중의 센스앰프(1111)에서의 트랜지스터(1111b, 1111c) 및 스위칭회로(1113)중의 n채널 MOS 트랜지스터(1113a)가 형성된 반도체기판의 개략단면도이다.
제6도를 참조하여, p형 반도체기판(2000)내에는 n형 웰(2010)이 형성된다.
n형 웰(2010)내에는 n+형확산영역(2010a)가 형성되는 이확산영역(2010a)는 전원전위노드(100a)에 접속된다.
n형 웰(2010)은 확산영역(2010a)를 통해서 전원전위 Vcc1에 고정된다.
n형 웰(2010)내에는 p형 웰(1111a)가 형성된다.
이 p형 웰(1111a)내에는 센스앰프(1111중)의 트랜지스터(1111b, 1111c) 및 스위칭회로(1113)중의 트랜지스터(1113a)가 형성된다.
p형 웰(1111a)내에는 p+형확산영역(1111aa)가 형성된다.
p형 웰(1111a)에는 p+형 확산영역(1111aa)를 통해서 웰전위 PWq가 제공된다.
센스앰프(1111)중의 트랜지스터(1111b)는 소스 1드레인(1111ba) 및 (1111bb)와, 게이트(1111db)를 가지고 있다.
한편 소스 1드레인 영역(1111ba)는 p형 웰(1111a)내에 형성된 n+형확산영역으로 구성되며, 비트선(523a)에 접속된다.
또 한편 소스 1드레인 영역(1111bb)는 p형 웰(1111a)내에 형성된 n+형확산영역으로 구성되며, n채널 공통소스선(1110e)에 접속된다.
게이트(1111db)는, 소스 1드레인 영역(1111ba) 및 (1111bb)간의 p형 웰(1111a)상에 게이트 절연막(1111bc)를 개재하여 형성된다.
트랜지스터(1111c)는 소스 1드레인(1111ea) 및 (1111cb)와, 게이트(1111db)를 가지고 있다.
한편 소스 1드레인(1111ca)는 p형 웰(1111a)내에 형성된 n+형확산영역으로 구성되며, 비트선(523b)에 접속된다.
또 한편 소스 1드레인(1111cb)는, p형 웰(1111a)내에 형성된 n+형확산영역으로 구성되며, n채널 고통소스선(1110e)에 접속된다.
게이트(1111db)는, 소스 1드레인(1111ca) 및 (1111cb)간의 p형 웰(1111a)상에 게이트 절연막(1111bc)를 개재하여 형성된다.
스위치회로(1113)중의 트랜지스터(1113a)는, 소스/드레인(1113aa) 및 (1113ab)와, 게이트(1113ad)를 가지고 있다.
한편 소스/드레인(1113aa)는, p형 웰(1111a)내에 형성된 n+형확산영역으로 구성되며 n채널 공통소스선(1110e)에 접속된다.
타편 소스/드레인(1113ab)는, p형 웰(1111a)내에 형성된 n+형확산영역으로 구성되며, p형확산영역(1111aa)를 통해서 p형 웰(1111a)에 접속된다.
게이트(1113ad)는, 소스/드레인(1113aa) 및 (1113ab)간의 p형 웰(1111a)상에 게이트 절연막(1113ac)를 개재하여 형성된다.
이 게이트(1113ad)에는 소스/웰쇼트 제어신호 NSWq과 제공된다.
제7도는, 워드선(522)이 뻗는 방향에서의 메모리셀블록(520)의 개략 단면도다.
n형 웰(2020)은 p형의 반도체기판내에 형성된다.
p형 웰(2030)은 n형 웰(2020)내에 형성되는 소자분리영역(231)은 p형 웰에 형성되는 절연체로 구성된다.
워드선(522)는 하층에 위치하는 하층부분(522a)와, 상층에 위치하는 상층부분(522b)를 가지고 있다.
하층부분(522a)는 메모리트랜지스터(521b)의 게이트를 구성하고, 폴리실리콘으로 형성된다.
상층부분(522b)는 층간절연막(2040)상에, 하층부분(522a)보다 작은 저항치를 가지는 금속(이 실시예에서는 알루미늄)로부터 형성된다.
상층부분(522b)는, 열블록분할영역(540)중의 워드선션트영역(541)로 콘택트홀(522ba)을 통해서 열블록(530)(128의 비트선쌍(523)마다 하층부분(522a)에 접속된다.
이와같이 작은 저항치를 가지는 상층부분(522b)가 형성되어 있어서, 워드선(522)에서의 신호의 전달지연이 억제된다.
글로벌 I/O선쌍(1121)은 층간절연막(250)상이며 열블록 분할영역(540)내에 형성된다.
열선택선(1010)도 또 글로벌 I/O선쌍(1121)과 같은층에 형성된다.
다음에, 이상과 같이 구성된 DRAM판독 동작에 대해서 제8도에 근거해서 설명한다.
우선, 로우어드레스스트로브신호 ext/RAS가 제8도(a)에 표시하는 거 같이 시각 to로 H레벨에서 L레벨로 강하할때 까지는, 워드선(522)의 전위 WLs는 제8도(f)에 표시하는 거 같이 모두 Vss1으로, 메로리셀(521)에서의 n채널 메모리트랜지스터(521b)는 오프가 되며 메모리셀(521)은 데이타를 유지한 상태를 유지하고 있다.
비트선 분리신호 BL1p는 제8도(e)에 표시하는 거 같이 모두 승압전위 Vpp로, 전비트선쌍(523)이 대응하는 센스앰프(1111) 및 프리차지회로(1115)에 접속된 상태로 되있고, 또, 프리차지신호 PR는 제8도(d)에 표시하는 것과 같이 H레벨로 되어있으므로, 이것을 받아서 비트선 프리차지회로(1115)는 비트선(523a) 및 (523b)의 전위 BLt, /BLt(t=0,1,…,127)를 제8도(p)에 표시하는 것과 같이(1/2)(Vcc1+Vss2)의 프리차지전위 VBL에 프리차지하고 있으며, 공통소스선 프리차지회로(1116)은 p채널 공통소스선(1110d) 및 n채널 공통소스선(1110e)의 전위 PCSq 및 NCSq를 제8도(m)에 표시하는 거와같이 프리차지 전위 VBL에 프리차지하고 있다.
또, 퍼스트센스신호 NSEFq, n채널 센스앰프 이네이블신호 NSEq 및 p채널 센스앰프 이네이블신호 1PSEq는 각각 제8도(j) 및 (k)에 표시하는 거와같이 각각 L레벨(Vss1), L레벨 및 H레벨(Vcc1)으로 되있어서, p채널 공통소스선(111d)의 전위 PCSq 및 n채널 공통소스선(1110e)의 전위 NCSq는 공히 제8도(m)에 표시하는 것과 같이 프리차지전위 VBL대로, 센스앰프(1111)에는 전원전위 Vcc1및 접지전위 Vss2가 공급되지않고, 이 센스앰프(1111)은 모두 비활성화되어있다.
또, 소스/웰쇼트제어신호 NSWq 및 웰전위고정제어신호 NWFq는 각각 제8도(h) 및 (i)에 표시하는 거와같이 L레벨 및 H레벨이므로, 이것을 받는 스위칭회로(1113)에서의 n채널 MOS 트랜지스터(1113a) 및 스위칭회로(1114)에서의 n채널 MOS 트랜지스터(1114a)는 각각 오프상태 및 온상태로 되있고, 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성된 p형 웰(1111a)와 n채널 공통소스선(1110e)와 오프상태, p형 웰(1111a)와 접지전위선(1110b)와는 온상태로 되있고, 이 p형 웰의 전위 PWq는 제8도 (n)에 표시하는 거와같이 접지전위 Vss1으로 되있다.
또한, 열선택신호 CSLm는 제8도(q)에 표시하는 거와같이 모두 L레벨이며, 비트선쌍(523)과 로컬 I/O선쌍(1122)가 분리되어, 선택신호 SELq도 제8도(g)에 표시하는 거와같이 모두 L레벨로 로컬 I/O선쌍(1122)와 글로벌 I/O선쌍(1121)이 분리되어있다.
이때, 입출력버퍼(1500)은 기록/판독제어회로(1400)에 의해 비활성화되어 있어서 출력되어 있는 데이터 Dr는 제8도(r)에 표시하듯이 하이임피던스상태로 되있다.
그리고 로우어드레스스트로브신호 ext/RAS가 제8도(a)에 표시하듯이 시각 to로 L레벨로 내려지게 하면, /RAS버퍼(200)로부터 출력되는 로우어드레스스트로브신호 /RAS도 L레벨이 되며, 로우어드레스버퍼(300)은 어드레스신호 Aj를 래치하여 로우어드레스신호 RAi, /RAi를 출력하며, 블록관계신호발생회로(1200)은 제8도(e)에 표시하듯이 시각 t1으로 로우어드레스신호 RAi, /RAi에 의해 선택된 비트선분리신호 BL1p를 승압전위 Vpp 그대로 유지하며, 비선택의 비트선 분리신호 BL1p를 L레벨로 내려, 이것을 받아서 비선택의 비트선쌍 523은 비트선분리회로(1125)에 의해 센스앰프(1111) 및 비트선 프리차지회로(1115)로부터 분리된다.
또, 프리차지신호발생회로(1300)은 프리차지신호 PR를 제8도(d)에 표시하듯이 시각 t0로부터 소정기간 경과한 시각 t1으로 L레벨로 내려, 이것을 받아서 비트선 프리차지회로(1115)는 비트선(523a) 및 (523b)의 프리차지를 중단하고, 공통소스선 프리차지회로(1116)도 p채널 공통소스선(1110d) 및 n채널 공통소스선(1110e)의 프리차지를 중단한다.
그리고, 로우어드레스스트로브신호 ext/RAS의 강하에너지로 DRAM 내부에 거둬들인 로우어드레스신호 RAi, /RAi에 응해서 선택된 메모리셀블럭(520)에서의 선택된 워드선(522)의 전위 WLs가 제8도(f)에 표시하듯이 승압전위 Vpp로 상승하고, 로우어드레스신호 RAi, /RAi에 응한 선택신호 SELg가 제8도(g)에 표시하듯이 시각 t2에서 H레벨로 상승하고, 선택된 로컬 I/O선쌍(1122)와 이에 대응하는 글로벌 I/O선쌍(1121)이 글로벌 I/O게이트회로(1123)에 의해 접속된다.
그리고, 선택된 워드선(522)에 접속된 메모리셀(521)에서의 n채널 메모리트랜지스터(521b)가 온상태로 되며, 커패시터(521a)의 타편전극과 비트선(523a) 또는 (523b)와의 사이에서 전하의 수수가 행하여지며, 비트선(523a) 또는 (523b)의 전위 BLt, /BLt(521a)에 기억되어있던 H레벨(Vcc1) 또는 L레벨(Vss2)의 데이터에 응해서 프리차지전위 VBL보다도 약간 상승 또는 하강한다.
이어서 웰전위고정제어신호 NWFq가 제8도(i)에 표시하듯이 시각 t3로 L레벨이 되며, 이것을 받아서 스위칭회로(1114)에서의 n채널 MOS 트랜지스터(1114a)는 오프상태로되며 센스앰프(1111)에 있어서의 n채널 MOS 트랜지스터(1111b) 및 (1111b)가 형성되어있는 p형 웰(1111a)와 접지전위선(1110b)가 떼어진다.
그리고, 소스 /웰쇼트제어신호 NSWq가 제8도(h)에 표시하듯이 시각 t4에서 H레벨로 상승하고, 이것을 받아서 스위치회로(1113)에서의 n채널 MOS 트랜지스터(1113a)가 통상상태로 되며 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어있는 p형 웰(1111a)와 n채널 공통소스선(1110e)가 도통하고, n채널 공통의 소스선(1110e)에 부수하는 기생용량에 저장되어있던 전하가 p형 웰(1111a)에 부수하는 기생용량에 흘러들어가, n채널 공통소스선(1110e)의 전위 NCSq는 제8도(m)에 표시하듯이 비트선 프리차지전위 VBL에서 △V1만 저하하고, p형 웰(1111a)의 전위 PWq는 제8도(n)에 표시하듯이 Vss1으로부터 △V2만큼 상승하고, n채널 공통소스선(1110e)의 전위 NCSq와 같게된다.
그리고, 퍼스트센스신호 NSEFq가 제8도(j)에 표시하듯이 시각 t5로 H레벨에 상승하며는 사이즈가 작은 초기센스용의 n채널 센스앰프 이네이블 트랜지스터(1112c)가 온상태가되며, n채널 공통소스선(1110e)가 천천히 방전되는 것으로 센스앰프(1111)은 감도좋게 센스동작을 행하고, 이어서 센스앰프 이네이블신호 NSEq 및 /PSEq가 제8도(k)에 표시하듯이 시각 t6로 각각 H레벨 및 L레벨이 되며는, 사이스가 큰 n채널 센스앰프 이네이블 트랜지스터(1112b) 및 p채널 센스앰프 이네이블 트랜지스터(1112a)가 도통상태로 되며, p채널 공통소스선(1110d)의 전위 PCSq 및 n채널 공통소스선(1110e)의 전위 NCSq가 각각 제8도(m)에 표시하듯이 급속히 전원전위 Vcc1에 충전 및 접지전위 Vss2에 방전되는 것으로, 센스앰프(1111)은 고속으로 앰프동작을 행하여 비트선(523a) 및 (523b)중의 약간 전위가 높았더편이 제8도(p)에 표시하듯이 전원전위 Vcc1에, 전위가 낮았던편이 접지전위 Vss2로 증폭된다.
이때, 스위치회로(1113)에서의 n채널 MOS 트랜지스터(1113a)를 통해서 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성된 p형 웰(1111a)와 n채널 공통소스선(1110e)는 도통하고 있어서, 이 p형 웰의 전위 PWq도 제8도(n)에 표시하듯이 n채널 공통소스선(1110e)의 전위 NCSq의 저하에 따라 접지전위 Vss2로 저하한다.
그리고, 칼럼어드레스스트로브신호 ext/CAS가 제8도(b)에 표시하듯이 시각 t7에서 L레벨로 내려지면, /CAS버퍼(700)에서 출력되는 칼럼어드레스스트로브신호 /CAS도 L레벨이 되며, 이것을 받는 칼럼어드레스버퍼(800)은 어드레스신호 Ai를 래치하여 칼럼어드레스신호 CAi, /CAi를 출력하고, 이 칼럼어드레스신호 CAi, /CAi에 응해서 선택된 열선택신호 CSLm가 제8도(q)에 표시하듯이 시각 t8에서 H레벨이 되며, H레벨이된 열선택신호 CSLm에 대응하는 비트선쌍(523)이 대응하는 로컬 I/O선쌍(1122)에 로컬 I/O게이트회로(1124)에 의해 선택접속되며, 센스앰프(1111)에 의해 증폭된 비트선쌍(523)의 전위차가 로컬 I/O선쌍(1122)를 통해서 글로벌 I/O선쌍(1121)에 전달된다.
또한, 입출력버퍼(1500)은 /기록/판독제어회로(1400)에 의해 데이터를 출력하도록 활성화되어, 글로벌 I/O선쌍(1121)에서 전달되는 메모리셀에 기억되어 있던 데이터중, 데이터 선택신호 DSn로 선택된 데이터에 응해서 4비트의 데이터 Dr를 제8도(r)에 표시하듯이 시각 t9에서 출력한다.
이상과 같이 이 실시예 1의 DRAM에 있어서는, 센스앰프(1111)이 센스동작을 개시할 때에, 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어 있는 p형 웰(1111a)와 n채널 공통소스선(1110e)과를 스위치회로(1113)을 통해서 도통시켜, n채널 공통소스선(1110e)에 축적되어 있는 전하를 p형 웰(1111a)로 이동시켜서 n채널 공통소스선(1110e)에 축적되어있는 전하를 유효하게 이용하면서 p형 웰(1111a)의 전하를 상승시키고 있어서, 이 p형 웰(1111a)의 충방전에 의한 소비전력이 저감된다.
또, 센스앰프(1111)이 센스동작을 개시할 때에, 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어 있는 p형 웰(1111a)와 n채널 공통소스선(1110e)와를 도통시켜, n채널 MOS 트랜지스터(1111b) 및 (1111c)의 백게이트 소스간의 전압은 0로 하고 있어서, 이 n채널 MOS 트랜지스터(1111b) 및 (1111c)의 한계치 전압은 p형 웰(1111a)를 접지전위 Vss1에 고전해 두는것보다도 작게되며, 이것에 의해 저전원전위 및 고속센스 동작가능한 DRAM을 구할수가 있다.
또, 워드선(522)의 전위 WLs가 상승했을 때에 비트선(532a)와 (532b)와의 사이에 생기는 판독전위차가 센스앰프(1111)에 있어서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)의 드레인과 이 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성된 p형 웰(1111a)와의 사이의 전합전압(약 0.6V)보다 크게되어도, 이때 p형 웰(1111a)의 전위 PWq는 스위치회로(1114)에 의해 접지전위 Vss1으로 되있어서, n채널 MOS 트랜지스터(1111b) 및 (1111c)의 드레인과 p형 웰(1111a)와의 사이에서 순방향 바이어스로 되지않아서, p형 웰(1111a)로 부터 드레인에 전하가 흘러들어가 판독전위차가 작게 되는 일이 없다.
더욱이, 스위치회로(1113) 및 (1114)를 각 센스앰프(1111)마다 배치하고 있어서, 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어 있는 p형 웰(1111a)내에서의 전위의 치우침이 없어지고, 결국 p형 웰(1111a)의 저항에 의해 p형 웰(1111a)내의 전위가 안정할때까지 시간걸리는 것이 억제되어, 또, p형 웰(1111a)가 노이즈를 받아도 바로 원래의 전위로 돌아가, 센스앰프(1111)이 안정하여 동작하는 것으로 이 센스앰프(1111)의 제어성을 높일수가 있다.
또한, 이 실시예 1에서는 스위치회로(1113) 및 (1114)를 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에만 설치했지만, 같은 스위치회로를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 1에서는 접지전위 Vss1(0V)와 승압한 접지전위 Vss2(0.5V)으로 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
더욱이, 이 실시예 1에서는 스위치회로(1113) 및 (1114)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다)설치해도, n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어 있는 p형 웰(1111a)내에서의 전위의 치우치는 것이 작고, 센스앰프(1111)의 제어성을 높일수가 있다.
[실시예 2]
다음에 이 발명의 실시예 2인 DRAM에 대해서 제9도∼제11도에 근거해서 설명한다.
제9도는 이 실시예 2의 DRAM을 표시하는 블록도 제1도에 표시된 실시예 1의 DRAM의 블록도와 틀리는 점은 블록관계신호발생회로(1200)이 새롭게 퍼스트센스신호 NSEFq, 소스/웰쇼트제어신호 NSWq 및 웰전위고정신호 NWFq와 론리가 반전한 퍼스트센스신호 /PSEFq, 소스/웰쇼트제어신호 /PSWq 및 웰전위고정신호 /PWFg를 출력하고 있는점, 메모리셀어레이 주변회로군(1100)에서의 센스앰프블록(1110)의 구성이 틀리는점, 내부전위발생회로군(100)이 전원전위 Vcc1(3.3V)를 강합한 전원전위 Vcc2(2.8V)를 전원전위노드(100d)에 공급하고 있는점 및 프리차지전위 VBL가(1/2)(Vcc2+Vss2)로 되어(실시예 1에서는(1/2)(Vcc1+Vss2)), 비트선이 Vcc2와 Vss2와의 사이에서 변화하는(실시예 1에서는 Vcc1과 Vss2와의 사이에서 변화)점이다.
이하, 실시예 1과 같은 것으로는 같은 부호를 부처서 설명을 생략한다.
제10도는, 이 실시예 2에서의 센스앰프블록(1110) 및 그 주회로를 표시하는 회로도다.
제10도를 참조하여, 전원전위선(1110g)는 전원전위노드(100d)에 접속된다.
p채널 센스앰프 이네이블 트랜지스터(1112a)는 p채널 공통소스선(1110d)와 전원전위선(1110g)와의 사이에 접속된다.
p채널 센스앰프 이네이블 트랜지스터(1112d)는 p채널 공통소스선(1110d)와 전원전위선(1110g)와의 사이에 접속되며, 퍼스터센스신호 /PSEFq가 제공되는 게이트를 가지고 있다.
이 트랜지스터(1112d)는 트랜지스터(1112a)보다도 작은 채널폭 W와 채널길이 L의 비 W/L가 있으며, 초기센스를 행한다.
스위칭회로(1117)은, p채널 MOS 트랜지스터(1117a)를 포함한다.
이 트랜지스터(1117a)는 p채널 공통소스선(1110d)와 센스앰프(1111)중의 트랜지스터(1111d) 및 (1111e)가 형성되는 n형 웰(1111f)와의 사이에 접속되며, 소스/웰쇼트제어신호 /PSWq가 제공되는 게이트를 가지고 있다.
그때문에, 이 스위칭회로(1117)은 소스/웰쇼트제어신호 /PSWq에 응답하여 제어된다.
스위칭회로(1118)은 p채널 MOS 트랜지스터(1118a)를 포함한다.
이 트랜지스터(1118a)는, n형 웰(1111f)와 전원전위선(1110a)과의 사이에 접속되며, 웰전위 고정제어신호 /PWEq가 제공되는 게이트를 가지고 있다.
그때문에, 이 스위칭회로(111)은 웰전위 고정제어신호 /PWFq에 응답하여 제어된다.
이 새롭게 부가된 p채널 센스앰프 이네이블 트랜지스터(1112d), 스위칭회로(1117) 및 (1118)는, 각각 n채널 센스앰프 이네이블 트랜지스터(1112c), 스위칭회로(1113) 및 (1114)와 마찬가지로, 온 또는 오프가 된다.
하나의 센스앰프블록(1110)에 포함되는 센스앰프(1111)중의 트랜지스터(1111b) 및 (1111c)는 하나의 p형 웰(1111a)내에 형성된다.
하나의 센스앰프블록(1110)에 포함되는 센스앰프(1111)중의 트랜지스터(1111d) 및 (1111e)는 하나의 n형 웰(1111f)에 형성된다.
센스앰프블록(1110)에 포함되는 센스앰프(1111)중의 트랜지스터는 타의 웰내에 형성된다.
제11도는, 트랜지스터(1111d),(1111e) 및 (1117a)가 형성된 반도체기판을 표시하는 개략단면도이다.
n형 웰(1111f)는 p형의 반도체기판(2000)내에 형성된다.
제11도를 참조하여, n+형 확산영역(1111fa)는 n형 웰(1111f)내에 형성된다.
웰전위 NWq는 n+형 확산영역(1111fa)를 통해서 n형 웰(1111f)에 제공된다.
센스앰프(1111)중의 트랜지스터(1111d)는 소스/드레인(1111da) 및 (1111db) 및 게이트(1111dd)가 있다.
한편 소스/드레인(1111da)는 n형 웰(1111f)내에 형성되며, 비트선(523a)에 접속되는 p+형 확산영역으로 구성된다.
타편 소스/드레인(1111db)는 n형 웰(1111f)내에 형성되며, p채널 공통소스선(1110d)에 접속되는 p+형 확산영역으로 구성된다.
게이트(1111dd)는 소스/드레인(1111da) 및 (1111db)간의 n형 웰(1111f)상에 게이트 절연막(1111dc)를 개재하여 형성된다.
트랜지스터(1111e)는 소스/드레인(1111ea) 및 (1111eb) 및 게이트(1111ed)를 가지고 있다.
한편 소스/드레인(1111ea)는 n형 웰(1111f)내에 형성되며, 비트선(523b)에 접속되는 p+형 확산영역으로 구성된다.
타편 소스/드레인(1111db)는 n형 웰(1111f)내에 형성되며, p채널 공통소스선(1110d)에 접속되는 p+형 확산영역으로 구성된다.
게이트(1111dd)는 소스/드레인(1111da) 및 (1111db)간의 n형 웰(1111f)상에 게이트 절연막(1111dc)를 개재하여 형성된다.
트랜지스터(1111e)는 소스/드레인(1111ea) 및 (1111eb) 및 게이트(1111ed)를 가지고 있다.
한편 소스/드레인(1111ea)는 n형 웰(1111f)내에 형성되며, 비트선(523b)에 접속되는 p+형 확산영역으로 구성된다.
타편 소스/드레인(1111db)는 n형 웰(1111f)내에 형성되어, p채널 공통소스선(1110d)에 접속되는 p+형 확산영역으로 구성된다.
게이트(1111ed)는 소스/드레인(1111ea) 및 (1111eb)간의 n형 웰(1111f)상에 게이트 절연막(1111ec)를 개재하여 형성된다.
스위칭회로(1117)중의 트랜지스터(1117a)는 소스/드레인(1117aa) 및 (1117ab) 및 게이트(1117ad)를 가지고 있다.
한편 소스/드레인(1117aa)는 n형 웰(1111f)내에 형성되며, p채널 공통소스선(1110)에 접속된 p+형 확산영역으로 구성된다.
타편 소스/드레인(1117ab)는 n형 웰(1111f)내에 형성되어, n형 확산영역(1111fa)를 통해서 n형 웰(1111f)에 접속된 p+형 확산영역으로 구성된다.
게이트(1117ad)는 소스/드레인(1117aa) 및 (1117ab)간의 n형 웰(1111f)상에 게이트 절연막(1117ac)를 개재하여 형성된다.
게이트(1117ad)에는 소스/웰쇼트제어신호/PSWq가 제공된다.
이상과 같이 구성된 이 실시예 2의 DRAM이라도 실시예 1과 같은 효과를 나타내며, 더욱이, 센스앰프(1111)이 센스동작을 개시할 때에, 센스앰프(1111)에서의 p채널 MOS 트랜지스터(1111d) 및 (1111e)가 형성되어있는 n형 웰(1111f)와 p채널 공통소스선(1110d)과를 스위치회로(1117)를 통해서 도통시켜, n형 웰(1111f)에 축적되어 있는 전하 p채널 공통소스선(1110d)에 이동시켜서 n형 웰(1111f)에 축적되어 있는 전하를 유효하게 이용하면서 n형 웰(1111f)의 전위를 저하시키고 있어서, 이 n형 웰(1111f)의 충방전에 의한 소비전력이 저감된다.
또, 센스앰프(1111)이 센스동작을 개시할 때에, 센스앰프(1111)에서의 p채널 MOS 트랜지스터(1111d) 및 (1111e)가 형성되어 있다.
n형 웰(1111f)와 p채널 공통소스선(1110d)와를 도통시켜, p채널 MOS 트랜지스터(1111d) 및 (1111e)의 백게이트 소스간의 전압을 0로 하고 있어서, 이 채널 MOS 트랜지스터(1111d) 및 (1111e)한계치 전압의 절대치는 n형 웰(1111f)를 전원전위 Vcc1에 고정해 두는 것보다도 작게되며, 이것에 의해 저전원전위 및 고속센스 동작가능한 DRAM을 구할수가 있다.
또, 워드선(522)의 전위 WLs가 상승했을 때에 비트선(532a)와 (532b)와의 사이에 생기는 판독 전위차가 센스앰프(1111)에서의 p채널 MOS 트랜지스터(1111d) 및 (1111e)의 드레인과 이 p채널 MOS 트랜지스터(1111d) 및 (1111e)가 형성된 n형 웰(1111f)와의 사이의 전합전압(약 0.6V)보다 크게되어도, 이때 n형 웰(1111f)의 전위 NWq는 스위치회로(1118)에 의해 전원전위 Vcc1으로 되어있어서, p채널 MOS 트랜지스터(1111d) 및 (1111e)의 드레인과 n형 웰(1111f)와의 사이에서 순방향 바이어스로 되지않으므로, 드레인에서 n형 웰(1111f)에 전하가 흘러들어가서 판독전위차가 작게되는 일이 없다.
또한, 스위치회로(1117) 및 (1118)을 각 센스앰프(1111)마다 배치하고 있어서, 센스앰프(1111)에서의 p채널 MOS 트랜지스터(1111d) 및 (1111e)가 형성되어있는 n형 웰(1111f)내의 전위의 치우침이 없어지고, 결국 n형 웰(1111f)의 저항에 의해 n형 웰(1111f)내의 전위가 안정할 때까지 시간이 걸리는 것이 억제되며, 또, n형 웰(1111f)가 노이즈를 받아도 바로 본래 전위로 돌아가, 센스앰프(1111)이 안정하여 동작하므로 이 센스앰프(1111)의 제어성을 높일수가 있다.
또한, 이 실시예 2에서는 접지전위 Vss1(0V)와 승압한 접지전위 Vss2(0.5V)으로 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
또, 이 실시예 2에서는 전원전위 Vcc1(3.3V)와 강압한 전원전위 Vcc2(2.8V)로 구별했지만, 이것을 구별하지 않고 전원전위 Vcc1만을 사용해도, 전원전위 Vcc2만을 사용해도 같은 효과를 나타낸다.
또한, 이 실시예 2에서는 스위치회로(1113),(1114),(1117) 및 (1118)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도, p형 웰(1111a) 및 n형 웰(1111f)내에서의 전의치우침은 작고, 센스앰프(1111)의 제어성을 높일수가 있다.
[실시예 3]
다음에 이 발명의 실시예 3인 DRAM에 대해서, 제12도 및 제13도에 근거해서 설명한다.
이 실시예 3의 DRAM의 실시예 1에서의 DRAM과 틀리는 점은, 블록관계신호발생회로(1200)이 퍼스트센스신호 NSEFq를 출력하지 않는점, 및 메모리셀 주변회로군(1100)에서의 센스앰프블록(1110)의 구성이 틀리는 점이된다.
이하, 실시예 1과 같은 것에는 같은 부호를 부치고 설명을 생략한다.
제12도는 이 실시예 3의 센스앰프블록(1110) 및 그 주변의 회로도를 표시하고 있으며, 제10도에 있어서, 제4도에 표시된 실시예 1에서의 센스앰프블록(1110)과 틀리는 점은, 초기센스용 센스앰프 이네이블 트랜지스터(1112c)가 생략된 점이다.
이것은, 센스시에 n채널 공통소스선(1110)와 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성된 p형 웰(1111a)과를 도통시켰을때, n채널 공통소스선(1110e)에서 p형 웰(1111a)에 전하가 이동하여 이 n채널 공통소스선(1110e)의 전위 NCSq가 저하하므로, 이것을 이용하여 천천히 n채널 공통소스선(1110e)를 방전하는 초기센스를 행한다는 생각에서 초기센스용의 트랜지스터를 생략한 것이다.
이 실시예 3에 있어서도 제13도에 표시하는 거와같이 제8도에 표시된 실시예 1의 DRAM 동작과, 퍼스트센스신호 NSEq가 없는점을 제하고는 대략같은 동작을 하고, 실시예 1과 같은 효과를 나타내며, 또한 초기센스용의 n채널 센스앰프 이네이블 트랜지스터를 생략했으므로 레이아웃 면적이 작은 DRAM을 구할수가 있다.
또한, 이 실시예 3에서는 스위치회로(1113) 및 (1114)를 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에만 설치했지만, 같은 스위치회로를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 3에서는 접지전위 Vss1(0V)와 접지전위 Vss2(0.5V)으로 구별했지만 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
또, 이 실시예 3에서는 스위치회로(1113) 및 (1114)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도, 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어 있는 p형 웰(1111a)내에서의 전위의 치우침은 작고, 센스앰프(1111)의 제어성을 높일 수가 있다.
[실시예 4]
다음에 이 발명의 실시예 4인 DRAM에 대해서 제14도에 근거해서 설명한다.
제14도는 이 실시예 4의 DRAM에서의 센스앰프블록(1110) 및 그 주변회로를 표시하는 회로도이며, 제10도에 표시된 실시예 2의 DRAM에서의 센스앰프블록(1110)과 틀리는 점은 실시예 3과 같은 기술사상으로부터 초시센스용의 센스앰프 이네이블 트랜지스터(1112c) 및 (1112d)를 생략하고 있는 점이다.
이 실시예 4에 있어서도 실시예 2의 DRAM 동작과, 퍼스트센스신호 NSEFq 및 /PSEFq가 없는 점을 제하고는 대략같은 동작을 하며, 실시예 2와 똑같은 효과를 나타내며, 더욱이 초기 센스용의 n채널 및 p채널 센스앰프 이네이블 트랜지스터를 생략했으므로 레이아웃 면적이 작은 DRAM을 구할 수가 있다.
또한, 이 실시예 4에서는 접지전위 Vss1(0V)와 승압한 접지전위 Vss2(0.5V)로 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
또, 이 실시예 4에서는 전원전위 Vcc1(3.3V)와 강압한 Vcc(2.8)로 구별했지만, 이것을 구별하지 않고 전원전위 Vss1만을 상용해도, 전원전위 Vcc2만을 사용해도 같은 효과를 나타낸다.
더욱이, 이 실시예 4에서는 스위치회로(1113, 1114, 1117 및 1118)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도, p형 웰(1111a) 및 n형 웰(1111f)내에서의 전위의 치움침은 작고, 센스앰프(1111)의 제어성을 높일수가 있다.
[실시예 5]
다음에 이 발명의 실시예 5인 DRAM에 대해서 제15∼제17도에 근거해서 설명한다.
이 실시예 5의 DRAM이 실시예 1에서의 DRAM과 틀리는 점은, 블록관계 신호발생회로(1200)에서의 소스/웰쇼트제어신호 NSWq 및 웰전위 고정제어신호 NWFq를 발생하는 웰전위제어회로(1210)의 구성과 웰전위고정제어신호 NWFq의 판형이 틀리는 점, 및 메모리셀 주변회로군(1100)에서의 센스앰프블록(1100)의 구성이 틀리는 점이다.
이하, 실시예 1과 같은 것에는 동일한 부호를 부치고 설명을 생략한다.
제15도는 이 실시예 5의 센스앰프블록(1110) 및 그 주변의 회로도를 표시하고 있으며, 제15도에 있어서 제4도에 표시된 실시예 1의 센스앰프블록(1110)과 틀리는 점은, 제4도에서는 접지전위 Vss1과 접지전위 Vss2를 구별하고 있는 것에 대해, 제15도에서는 이것을 구별하지 않고 접지전위 Vss2만을 사용하고 있는 점이다.
또, 제16도는 웰전위제어회로(1210)의 회로도로, 제16도에서 지연회로(1213)은 센스앰프블록선택신호로 SBSq를 받아서 이 지연신호를 출력하고, 인버터(1213a)를 가지고 있다.
지연회로(1214)는 인버터(1214a)를 가지고 있으며, 지연회로(1213)으로부터의 지연신호를 받아서 이것을 지연시킨 소스/웰쇼트제어신호 NSWq를 출력한다.
반전지연회로(1215)는 인버터(1215a)가 있고, 지연회로(1213)로부터의 지연신호를 받아서 이반전지연신호를 출력한다.
NAND 회로(1216)은 지연회로(1213)으로 부터의 지연신호 및 반전지연회로(1215)로 부터의 반전지연신호를 받아서(이 신호가 공히 H레벨인때에 L레벨이되며, 그외는 H레벨이 되는 웰전위고정제어신호) NWFq를 출력한다.
이와같이 웰전위제어신호(1210)를 구성하므로서 웰전위고정제어신호 NWFq는 제17도(i)에 표시하듯이 지연회로(1213)로부터의 지연신호가 H레벨로 상승하는 시각 t3로부터, 반전지연회로(1215)로부터 출력되는 반전지연신호가 L레벨로 되는 시각 t11까지의 기간에 L레벨이 된다.
이것은, 실시예 1의 것은 p형 웰(1111a)의 전위 PWq를 스위치회로(1113)에서의 채널 MOS 트랜지스터(1113a)를 통해서 n채널 센스앰프 이네이블 트랜지스터(1112b)에 의해 접지전위 Vss2에 저하시키고 있지만, n채널 MOS 트랜지스터(1113a)의 저항에 의해 p형 웰(1111a)의 전위저하가 늦어저 n채널 공통소스선(1110e)의 전위저하에 따를수 없는 가능성이 있다는 생각에 근거해서, 웰전위고정제어신호 NWFq가 레벨로 강하한 시각 t3로부터 소정시간 경과한 시각 t11로 다시 H레벨로 상승하도록해서, 스위치회로(1114)에서의 n채널 MOS 트랜지스터(1114a)를 통해서 p형 웰(1111a)의 전위저하를 도모한 것이다.
이상과 같이 이 실시예 5에서는 제17도에 표시하듯이 웰전위고정제어신호 NWFq의 타이밍이 틀려, 이것에 근거해서 스위치회로(1114)의 동작인 타이밍이 주로 틀리는 점을 제하고는 실시예 1과 대략 같은 동작을 하고, 실시예 1과 같은 효과를 나타낸다.
더욱이, p형 웰(1111a)의 전위저하가 확실하게 행하여진다.
또한, 이 실시예 5에서는 스위치회로(1113) 및 (1114)를 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에게만 설치했지만, 같은 스위치 회로를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 5에서는 스위치회로(1113) 및 (1114)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도, n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어 있는 p형 웰(1111a)내에서의 전위의 치우침은 작고, 센스앰프(1111)의 제어성을 높일수가 있다.
또, 실시예 3과 같이 초기 센스용의 n채널 센스앰프 이네이블 트랜지스터(1112c)를 생략해도 좋다.
[실시예 6]
다음에 이 발명의 실시예 6인 DRAM에 대해서 제18도에 근거해서 설명한다.
이 실시예 6의 DRAM이 실시예 2의 DRAM과 틀리는 점은, 실시예 5의 DRAM과 실시예 1의 DRAM의 상위점에 더해서, 또한 웰전위고정제어신호 NWFq와 론리가 반전한 /PWFq의 파형도 틀려지는 점이다.
이하, 실시예 2 및 실시예 5와 같은 것에는 같은 부호를 부쳐서 설명을 생략한다.
제18도는 이 실시예 6의 센스앰프블록(1110) 및 그 주변의 회로도를 표시하고 있다.
제18도에 있어서 제10도에 표시되는 실시예 2에서의 센스앰프블록(1110)과 틀리는 점은, 제10도에서는 전원전위 Vcc1과 전원전위 Vcc2, 접지전위 Vss1과 접지전위 Vss2를 구별해 있는것에 대해, 제18도에서는 이것을 구별하지 않고 전원전위 Vcc2및 접지전위 Vss2만을 사용하고 있는 점이다.
이상과 같이 이 실시예 6에서는 웰 전위고정 제어신호 NWFq의 타이밍이 틀리며, 이것에 근거한 스위치 회로(1114)의 동작 타이밍이 주로 틀리는 점을 제하고는, 실시예 2와 대략 같은 동작을 하며, 실시예 2와 같은 효과를 나타낸다.
또한, p형 웰(1111a)의 전위저하 및 n형 웰(1111f)의 전위상승이 확실하게 행하여진다.
또한, 이 실시예 6에서는 스위치 회로(1113,1114,1117) 및 (1118)을 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도, n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성되어 있는 p형 웰(1111a) 및 p채널 MOS 트랜지스터(1111d) 및 (1111e)가 형성되어 있는 n형 웰(1111f)내에서의 전위의 치우침은 작고, 센스앰프(1111)의 제어성을 높일 수가 있다.
[실시예 7]
다음에 이 발명의 실시예 7인 DRAM에 대해서 제19도에 근거해서 설명한다.
이 실시예 7의 DRAM은 실시예 1, 실시예 3 또는 실시예 5의 DRAM에서의 스위치 회로(1114)를 센스앰프(1111)마다 설치하지 않고, 워드선 션트영역(541)이나 글로벌 I/O선쌍(1121)이 배치되어 있는 열블록 분할영역(540)마다 설치한 것이다.
이 실시예 7에서는 스위치 회로(1114)를 특히 워드선 션트영역(541)의 연장상에 설치되어 있다.
여기서는, 대표해서 실시예 1의 DRAM에서의 스위치 회로(1114)를 열블록 분할영역(540)마다 설치한 예를 센스앰프블록(1110) 및 그 주변의 회로도인 제19도에 표시한다.
이 실시예 7에서도 실시예 1, 실시예 3 또는 실시예 5의 동작과 같은 동을 하며, 같은 효과를 나타낸다.
더욱이, 스위치 회로(1114)를 각 센스앰프(1111)마다가 아니고 열블록 분할영역(540)마다 설치하므로 소자수가 삭감되며, DRAM의 레이아웃 면적이 작게 된다.
또한, 이 실시예 7에서는 스위치 회로(1113) 및 (1114)를 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에게만 설치했지만, 같은 스위치 회로를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 7에서는 접지전위 Vss1(0V)와 접지전위 Vss2(0.5V)로서 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 실시예 5와 같이 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
또, 이 실시예 7에서는 스위치 회로(1113)을 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도, p형 웰(1111a)내에서의 전위의 치우침은 작고, 센스앰프(1111)의 제어성을 높일 수가 있다.
[실시예 8]
다음에 이 발명의 실시예 8인 DRAM에 대해서 제20도에 근거해서 설명한다.
이 실시예 8의 DRAM은 실시예 2, 실시예 4 또는 실시예 6의 DRAM에서의 스위치 회로(1114) 및 (1118)을 센스앰프(1111)마다 설치하지 않고, 실시예 7과 마찬가지로 워드선 션트영역(541)이나 글로벌 I/O선쌍(1121)이 배치되어 있는 열블록 분할영역(540)마다 설치한 것이다.
이 실시예 8에서는 스위치 회로(1114) 및 (1118)를 특히 워드선 션트영역(541)의 연장상에 설치하고 있다.
여기서는, 대표로서 실시예 2의 DRAM에서의 스위치 회로(1114) 및 (1118)를 열블록 분할영역(540)마다 설치한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제20도에 표시한다.
이 실시예 8에서도 실시예 2, 실시예 4 또는 실시예 6의 동작과 같은 동작을 하고, 같은 효과를 나타낸다.
더욱이, 스위치 회로(1114) 및 (1118)를 각 센스앰프(1111)마다가 아니고 열블록 분할영역(540)마다 설치하므로 소자수가 삭감되며, DRAM의 레이아웃 면적이 작게 된다.
또, 이 실시예 8에서는 접지전위 Vss1(0V)와 접지전위 Vss2(0.5V)로서 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 실시예 6과 같이 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
또, 이 실시예 8에서는 스위치 회로(1113) 및 (1117)을 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도, p형 웰(1111a) 및 n형 웰(1111f)내에서의 치우침은 작고, 센스앰프(1111)의 제어성을 높일 수가 있다.
[실시예 9]
다음에 이 발명의 실시예 9인 DRAM에 대해서 제21도에 근거해서 설명한다.
이 실시예 9의 DRAM은 실시예 1, 실시예 3 또는 실시예 5의 DRAM에서의 스위치 회로(1113) 및 (1114)를 센스앰프(1111)마다 설치하지 않고, 워드선 션트영역(541)이나 글로벌 I/O선쌍(1121)이 배치되어 있는 열블록 분할영역(540)마다 설치한 것이다.
이 실시예 9에서는 스위치 회로(1113) 및 (1114)를 특히 워드선 션트영역(541)의 연장상에 설치되어 있다.
여기서는, 대표해서 실시예 1의 DRAM에 있어서의 스위치 회로(1113) 및 (1114)를 열블록 분할영역(540)마다 설치한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제21도에 표시한다.
이 실시예 9에서도 실시예 1, 실시예 3 또는 실시예 5의 동작과 같은 동작을 하며, 같은 효과를 나타낸다.
더욱이, 스위치 회로(1113) 및 (1114)를 각 센스앰프(1111)마다가 아니고 열블록 분할영역(540)마다 설치했으므로 소자수가 삭감되며, DRAM의 레이아웃 면적이 작게 된다.
또한, 이 실시예 9에서는 스위치 회로(1113) 및 (1114)를 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에게만 설치했지만, 같은 스위치 회로를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 9에서는 접지전위 Vss1(0V)와 접지전위 Vss2(0.5V)로서 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 실시예 5와 같이 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
[실시예 10]
다음에 이 발명의 실시예 10인 DRAM에 대해서 제22도에 근거해서 설명한다.
이 실시예 10의 DRAM은 실시예 2, 실시예 4 또는 실시예 6의 DRAM에 있어서의 스위치 회로(1113, 1114, 1117) 및 (1118)를 센스앰프(1111)마다 설치하지 않고, 워드선 션트영역(541)이나 글러벌 I/O선쌍(1121)이 배치되어 있는 열블록 분할영역(540)마다 설치한 것이다.
이 실시예 10에서는 스위치 회로(1113),(1114),(1117) 및 (1118)을 특히 워드선 션트영역(541)의 연장상에 설치되어 있다.
여기서는 대표로 실시예 2의 DRAM에서의 스위치 회로(1113),(1114),(1117) 및 (1118)를 열블록 분할영역(540)마다 설치한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제22도를 표시한다.
이 실시예 10에서도 실시예 2, 실시예 4 또는 실시예 6의 동작과 같은 동작을 하며, 같은 효과를 나타낸다.
더욱이, 스위치 회로(1113, 1114, 1117) 및 (1118)를 각 센스앰프(1111)마다가 아니고 열블록 분할영역(540)마다 설치했으므로 소자수가 삭감되어, DRAM의 레이아웃 면적이 작게 된다.
또, 이 실시예 10에서는 전원전위 Vcc1(3.3V)와 전원전위 Vcc2(2.8V), 접지전위 Vss1(0V)와 접지전위 Vss2(0.5V)를 구별했지만, 이것을 구별하지 않고 전원전위 Vcc1및 접지전위 Vss1만을 사용해도, 실시예 6과 같이 전원전위 Vcc2및 전원전위 Vss2만을 사용해도 같은 효과를 나타낸다.
[실시예 11]
다음에 이 발명의 실시예 11인 DRAM에 대해서 제23도 및 제24도에 근거해서 설명한다.
이 실시예 11의 DRAM이 실시예 3에 있어서의 DRAM과 틀리는 점은, 블록관계 신호발생회로(1200)이 웰 전위고정 제어신호 NWFq를 출력하지 않는 점 및 메모리셀 주변회로군(1100)에서의 센스앰프 블록(1110)의 구성이 틀리는 점이다.
이하, 실시예 3과 같은 것은 같은 부호를 붙이고 설명을 생략한다.
제23도는 이 실시예 11의 DRAM의 센스앰프 블록(1110) 및 그 주변의 회로도를 표시하고 있으며, 제23도에서 제12도에 표시된 실시예 3의 DRAM에 있어서의 센스앰프 블록(1110)과 틀리는 점은, 우선 스위치 회로(1114)가 생략되어 있는 점 및 이에 수반하여 접지전위선(1111b)도 생략되어 있는 점이다.
이것은, 실시예 3에서는 제13도에 표시하는 것과 같이 t10으로 로우 어드레스 스트로브 신호 ext/RAS가 H레벨로 상승하여 웰전위 고정제어신호 NWFq가 상승하여 p형 웰(1111a)와 접지전위선(1110b)와를 도통시키고 있어서, n채널 공통 소스선(1110e)의 전위 NCSq가 접지전위 Vss2에서 VBL로 상승했을때, 이 n채널 공통 소스선(1110e)에 접속되는 n채널 MOS 트랜지스터(1111b)에서의 타편의 소스/드레인(1111bb) 및 n채널 MOS 트랜지스터(1113a)에서의 한편의 소스/드레인(1113aa)와 p형 웰(1111a)과의 사이의 pn 접합용량에 의해 p형 웰(1111a)에 발생한 정전하를 스위치 회로(1114)를 통해서 접지전위선(1110b)로 방전하여 소비하는 전력을 삭감하고져 하는 생각에서 스위치회로(1114)를 생략한 것이다.
더우기, 이 실시예 11에서는, 스위치 회로(1113), p채널 센스앰프 이네이블 트랜지스터(1112a) 및 n채널 센스앰프 이네이블 트랜지스터(1112b)가 센스앰프(1111)마다가 아니고 2개의 센스앰프(1111)마다 접속되어 있는 점도 틀리다.
제24도는 이 실시예 11의 DRAM의 동작을 표시하는 타이밍도로, 제13도에 표시된 실시예 3의 DRAM의 동작을 표시하는 타이밍도와 틀리는 점은, 우선 웰 전위 고정제어신호 NWFq가 없는점 및 p형 웰(1111a)의 전이 PWq가 시각 t12로 n채널 공통소스선 NCSq가 접지전위 Vss2로 부터 VBL로 변화한 것을 받아서 접합용량에 의해 △V3만 상승해도 이것을 접지전위 Vss1또는 Vss2에 고정하지 않는 점이다.
이점을 제외하고는 제13도에 표시된 실시예 3과 대략 같은 효과를 나타내며, 또한 스위치 회로(1114)를 생략했으므로 레이아웃 면적이 작은 DRAM을 구할 수가 있다.
또, p채널 센스앰프 이네이블 트랜지스터(1112a), n채널 센스앰프 이네이블 트랜지스터(1112b) 및 스위치 회로(1113)을 각 센스앰프(1111)마다 설치하지 않고 2개의 센스앰프(1111)마다 설치했으므로 레이아웃 면적이 작은 DRAM을 구할 수가 있다.
또한, 이 실시예 11에서는 스위치 회로(1113)을 2개의 센스앰프(1111)마다 설치했지만, 4개의 센스앰프(1111)마다 설치해도 좋고, 제21도에 표시된 실시예 9와 같이 열블록 분할영역(540)마다 설치해도 좋다.
또, 이 실시예 11에서는 스위치 회로(1113)을 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에게만 설치했지만, 같은 스위치 회로를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타내고 있다.
[실시예 12]
다음에 이 발명의 실시예 12인 DRAM에 대해서 제25도에 근거해서 설명한다.
제25도는 이 실시예 12의 DRAM에 있어서의 센스앰프 블록(1110) 및 그 주변회로를 표시하는 회로도이며, 제14도에 표시된 실시예 4의 DRAM에서의 센스앰프 블록(1110)과 틀리는 점은 실시예 11과 같은 기술사상에서 스위치 회로(1114) 및 (1118)을 생략하고 있는 점 및 이것에 따라 접지전위선(1110b) 및 전원전위선(1110a)가 생략되어 있는 점이다.
이 실시예 12에 있어서도 실시예 4의 DRAM의 동작과 웰 전위 고정 제어신호 NWFq 및 웰 전위 고정제어신호 /PWFq가 없는 점을 제외하고는 대략 같은 동작을 하며, 실시예 4와 같은 효과를 나타내며, 또한 스위치 회로(1114) 및 (1118)을 생략했으므로 레이아웃 면적이 작은 DRAM을 구할 수가 있다.
또한, 이 실시예 12에서는 스위치 회로(1113) 및 (1118)을 2개의 센스앰프(1111)마다 설치했지만, 4개의 센스앰프(1111)마다 설치해도 좋으며, 제22도에 표시된 실시예 10과 같이 열블록 분할영역(540)마다 설치해도 좋다.
[실시예 13]
다음에 이 발명의 실시예 13인 DRAM에 대해서 제26도에 근거해서 설명한다.
이 실시예 13의 DRAM이 실시예 3 또는 실시예 11의 DRAM과 틀리는 점은, 실시예 3 또는 실시예 11의 DRAM의 센스앰프(1111)에 있어서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성된 p형 웰(1111a)에 조정용 커패시터(1119a)를 의도적으로 접속한 점이다.
여기서 대표로서 실시예 3의 DRAM에서의 p형 웰(1111a)에 커패시터(1119a)를 접속한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제26도에 표시한다.
이 실시예 13에 표시된 실시예 3의 동작 또는 제24도에 표시된 실시예 11의 동작과 같은 동작을 하며, 같은 효과를 나타낸다.
여기서, 제13도 또는 제24도(m) 및 (n)에 표시되고 있는 n채널 공통소스선(1110e)의 전위 NCSq 및 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b)와 (1111c)가 형성된 p형 웰(1111a)의 전위 PWq의 변화량 △V1및 △V2는, n채널 공통소스선(1111e)에 부수하는 기생용량과 의도적으로 접속된 커패시터 등과의 합성용량을 CNCS, p형 웰(1111a)에 부수하는 기생용량과 의도적으로 접속된 커패시터 등과의 합성용량을 CPW, n채널 공통소스선(1110e)와 p형 웰(1111a)과를 도통시키기 전의 p형 웰(1111a)에 부수하는 기생용량과 의도적으로 접속된 커패시터 등과의 합성용량을 CPW, n채널 공통소스선(1110e)등과의 합성용량을 CPW, n채널 공통소스선(1110e)와 p형 웰(1111a)와를 도통시키기 전의 p형 웰(1111a)의 전위를 V0로 하면 다음식으로 표시된다.
△V1=(VBL-V0)CPW/(CNCS+CPW)…(1)
△V2=(VBL-V0)CNCS/(CNCS+CPW)…(2)
이것으로, n채널 공통소스선(1110e)의 전위 NCSq가 저하하므로서 초기 센스를 행하기 위해서는 △V1이 센스앰프(1111)에 있어서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)의 한계치 전압보다 크다는 조건을 만족시키는 것이 필요하다.
따라서, 기생용량만으로 이 조건을 충족시키는 경우는 실시예 3 또는 실시예 11과 같이, 의도적으로 커패시터를 접속할 필요는 없다.
그러나, 이 조건을 충족되지 않는 경우는 이 실시예 13과 같이 커패시터(1119a)를 접속한다.
이렇게 하므로서, 이 실시예 13에 있어도 실시예 3 또는 실시예 11과 같은 효과를 나타낸다.
또한, 이 실시예 13에서는 스위치 회로(1113) 및 (1114) 및 커패시터(1119a)를 센스앰프(1111)에 있어서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에게만 설치했지만, 같은 스위치 회로 및 커패시터를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 13에서는 접지전위 Vss1(0V)와 접지전위 Vss2(0.5V)로서 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 또는 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
또, 이 실시예 13에서는 커패시터(1119a)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개마다) 설치해도 좋고, 열블록 분할영역(540)에, 특히 워드선의 션트영역(541)의 연장상에 설치해도 좋다.
[실시예 14]
다음에 이 발명의 실시예 14인 DRAM에 대해서 제27도 근거해서 설명한다.
이 실시예 14의 DRAM이 실시예 4 또는 실시예 12의 DRAM과 틀리는 점은, 실시예 4 또는 실시예 12의 DRAM의 센스앰프(1111)에서 n채널 MOS 트랜지스터(1111b) 및 (1111c)가 형성된 p형 웰(1111a) 및 n형 웰(1111f)에 실시예 13과 같은 기술사상에서 각각 조정용인 커패시터(1119a) 및 (1119b)를 의도적으로 접속하고 있는 점이다.
여기서는 대표로 실시예 4의 DRAM에 있어서의 p형 웰(1111a) 및 n형 웰(1111f)에 각각 커패시터(1119a) 및 (1119b)를 접속한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제27도를 표시한다.
이 실시예 14와도 실시예 4의 동작 또는 실시예 12의 동작과 같은 동작을 하며, 같은 효과를 나타낸다.
또한, 이 실시에 14에서는 커패시터(1119a) 및 (1119b)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개 마다) 설치해도 좋다.
[실시예 15]
다음에 이 발명의 실시예 15인 DRAM에 대해서 제28도에 근거해서 설명한다.
이 실시예 15의 DRAM이 실시예 3 또는 실시예 11의 DRAM와 틀리는 점은, 실시예 3 또는 실시예 11의 DRAM의 n채널 공통 소스선(1110e)에 조정용의 커패시터(1119c)를 의도적으로 접속하고 있는 점이다.
여기서는 대표로서 실시예 3의 DRAM에서의 n채널 공통소스선(1110e)에 커패시터(1119c)를 접속한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제28도를 표시한다.
이 실시예 15라도 제13도에 표시된 실시예 3의 동작 또는 제24도에 표시된 실시예 11의 동작과 같은 동작을 한다.
그리고, 제13도 또는 제24도의 (n)에 표시되어 있는 △V2가 지나치게 작아서 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)의 한계치 전압이 너무 작아지지 않을 때는 실시예 13의 설명에서의 식(2)를 감안하여, n채널 공통소스선(1110e)에 커패시터(1119c)를 설치한다.
이렇게 하므로서, 실시예 3 또는 실시예 11과 같은 효과를 나타낸다.
또한, 이 실시예 15에서는 스위치 회로(1113) 및 (1114) 및 커패시터(1119c)를 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 n채널 MOS 트랜지스터(1111c)측에게만 설치했지만, 똑같은 스위치 회로 및 커패시터를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 15에서는 접지전위 Vss1(0V)와 접지전위 Vss2(0.5V)로서 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 또는 접지전위 Vss2만을 사용해도 똑같은 효과를 나타낸다.
또, 이 실시예 15에서는 커패시터(1119c)를 센스앰프(1111)마다 설치했지만, 복수의 센스앰프(1111)마다(예를들면 4개 마다) 설치해도 좋다.
[실시예 16]
다음에 이 발명의 실시예 16인 DRAM에 대해서 제29도에 근거해서 설명한다.
이 실시예 16의 DRAM이 실시예 4 또는 실시예 12의 DRAM과 틀리는 점은 실시예 4 또는 실시예 12의 DRAM의 n채널 공통 소스선(1110e) 및 p채널 공통 소스선(1110d)에 각각 조정용인 커패시터(1119c) 및 (1119d)를 실시예 15와 같은 기술사상에서 의도적으로 접속하고 있는 점이다.
여기서는 대표로서 실시예 4의 DRAM에서의 n채널 공통 소스선(1110e) 및 p채널 공통 소스선(1110d)에 각각 커패시터(1119c) 및 (1119d)를 접속한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제29도를 표시한다.
이 실시예 16에서도 실시예 4의 동작 또는 실시예 12의 동작과 같은 동작을 하며, 같은 효과를 나타낸다.
또한, 이 실시예 16에서는 커패시터(1119c) 및 (1119d)를 센스앰프(1111) 마다 설치했지만, 복수의 센스앰프(1111) 마다(예를들면 4개 마다) 설치해도 좋다.
[실시예 17]
다음에 이 발명의 실시예 17인 DRAM에 대해서 제30도에 근거해서 설명한다.
이 실시예 17의 DRAM이 실시예 15의 DRAM과 틀리는 점은, 실시예 15의 DRAM에서의 조저용인 커패시터(1119c)를 센스앰프(1111) 마다 설치하지 않고, 워드선 션트영역(541)이나 글로벌 I/O선쌍(1121)이 배치되어 있는 열블록 분할영역(540) 마다 설치한 점이다.
여기서는, 커패시터(1119c)를 특히 워드선 션트영역(541)의 연장상에 설치한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제30도에 표시한다.
이 실시예 17에서도 실시예 15의 동작과 같은 동작을 하며, 같은 효과를 나타낸다.
더욱이, 커패시터(1119c)를 각 센스앰프(1111) 마다가 아니고 열블록 분할영역(540) 마다 설치했으므로 소자수가 삭감되어, DRAM의 레이아웃 면적이 작게 된다.
또한, 이 실시예 17에서는 스위치 회로(1113) 및 (1114) 및 커패시터(1119c)를 n채널 MOS 트랜지스터(1111b) 및 (1111c)측에게만 설치했지만, 같은 스위치 회로 및 커패시터를 p채널 MOS 트랜지스터(1111d) 및 (1111e)측에게만 설치해도 같은 효과를 나타낸다.
또, 이 실시예 17에서는 접지전위 Vss1(OV)와 접지전위 Vss2(0.5V)로서 구별했지만, 이것을 구별하지 않고 접지전위 Vss1만을 사용해도, 또는 접지전위 Vss2만을 사용해도 같은 효과를 나타낸다.
[실시예 18]
다음에 이 발명의 실시예 18인 DRAM에 대해서 제31도에 근거해서 설명한다.
이 실시예 18의 DRAM이 실시예 16의 DRAM과 틀리는 점은, 실시예 16의 DRAM에서의 조정용 커패시터(1119c) 및 (1119d)를 센스앰프(1111) 마다 설치하지 않고, 워드선 션트영역(541)나 글로벌 I/O선쌍(1121)이 배치되어 있는 열블록 분할영역(540) 마다 설치한 점이다.
여기서는, 커패시터(1119c) 및 (1119d)를 특히 워드선 션트영역(541)의 연장상에 설치한 예를 센스앰프 블록(1110) 및 그 주변의 회로도인 제31도에 표시한다.
이 실시예 18에서도 실시예 16의 동작과 같은 동작을 하며, 같은 효과를 나타낸다.
더욱이, 커패시터(1119c) 및 (1119d)를 각 센스앰프(1111) 마다가 아니고 열블록 분할영역(540)에 설치했으므로 소자수가 삭감되어, DRAM의 레이아웃 면적이 작아진다.
[실시예 19]
다음에 이 발명의 실시예 19의 DRAM에 대해서 제32도(a,b) 및 제33도(a,b)에 근거해서 설명한다.
이 실시예 19의 DRAM은 실시예 1로 부터 실시예 18의 DRAM을 SOI(Silicon On Insulator) 기판에 형성한 것으로, 실시예 1에서 실시예 18의 DRAM은 웰이 존재하는 DRAM이였지만, 이 실시예 19의 DRAM은 SOI기판에 형성되므로, 웰은 존재하지 않고 그 대신에 보디가 존재한다.
제32도 (a)는 센스앰프(1111)의 트랜지스터(1111b) 및 (1111c)가 형성된 SOI기판의 일부를 표시하는 개략 평면도다.
제32도 (b)는 제32도 (a) 중의 b-b선에 따른 개략 단면도다.
제32도 (a) 및 (b)를 참조하여, 실리콘 산화막으로 된 절연층(2111)은, p형의 반도체 기판(실리콘 기판)(2110)상 또는 속에 형성된다.
절연층(211) 및 반도체 기판(2110)은 SOI 기판(2100)을 구성한다.
트랜지스터의 p형 보디영역(2112)는, 절연층(2111)상의 활성영역내에 형성된다.
LOCOS(Local Oxidation of Silicon)으로 된 소자간 분리영역(2112a)는 p+형확산영역(2112b)에 인접하여 형성된다.
이 p+형 확산영역(2112b)는 p형 보디(2112) 보다도 높은 불순물 농도를 가지고 있다.
전위 PWq가 확산영역(2112b)를 통해서 보디(2112)에 제공된다.
제32도 (a)에 있어서, 부호(2112c)는 콘택트 홀을 표시한다.
트랜지스터(1111b)는 소스/드레인(1111be) 및 (1111bf) 및 게이트(1111bh)를 가지고 있다.
한편, 소스/드레인(1111bc)는, p형 보디(2112)에 형성된 n형 확산영역으로 구성된다.
다른편 소스/드레인(1111bf)는, p형 보디(2112)에 형성된 n형 확산영역으로 구성된다.
게이트(1111bh)는, 소스/드레인(1111be) 및 (1111bf)간의 p형 보디(2112)상에 게이트 절연막(1111bg)를 개재하여 형성된다.
트랜지스터(1111c)는 소스/드레인(1111ce) 및 (1111cf) 및 게이트(1111bh)를 가지고 있다.
한편, 소스/드레인(1111ce)는, p형 보디(2112)에 형성된 n형 확산영역으로 구성된다.
타편 소스/드레인(1111cf)는, p형 보디(2112)에 형성된 n형 확산영역으로 구성된다.
타편 소스/드레인(1111cf),(1111bf)는 인접하는 트랜지스터(1111b)에 의해 공유된다.
게이트(1111bh)는, 소스/드레인(1111ce) 및 (1111cf)간의 보디(2112)상에 게이트 절연막(1111cg)를 개재하여 형성된다.
제33도 (a)는, 센스앰프(1111)의 p채널 MOS 트랜지스터(1111d) 및(1111e)가 형성된 SOI 기판의 일부를 표시하는 개략 평면도다.
제33도 (b)는 제33도 (a) 중의 b-b선에 따른 개략 단면도다.
제33도 (a) 및 제33도 (b)를 참조하여, n형 보디(2113)은, 절연층(2111)상의 활성영역내에 형성된다.
n+형 확산영역(2113a)는 n형 보디(2113)에 형성되며, 그 보디(2113) 보다도 높은 불순물 농도를 갖고 있다.
전위 NWq는 확산영역(2113a)를 통해서 보디(2113)에 제공된다.
p채널 MOS 트랜지스터(1111d)는 소스/드레인(1111de) 및 (1111df) 및 게이트(1111dh)를 가지고 있다.
한편, 소스/드레인(1111de)는, n형 보디(2113)에 형성된 p형 확산영역으로 구성된다.
타편 소스/드레인(1111df)는, n형 보디(2113)에 형성된 p형 확산영역으로 구성된다.
게이트(1111dh)는, 소스/드레인(1111de) 및 (1111df)간의 n형 보디(2113) 상에 게이트 절연막(1111dg)를 개재하여 형성한다.
p채널 MOS 트랜지스터(1111e)는, 소스/드레인(1111ee) 및 (1111df) 및 게이트(1111eh)를 가지고 있다.
한편, 소스/드레인(1111ee)는, n형 보디(2113)에 형성된 p형 확산영역으로 구성된다.
소스/드레인(1111ef)는, n형 보디(2113)에 형성된 p형 확산영역으로 구성된다. 이 소스/드레인(1111ef),(1111df)는 인접하는 트랜지스터(1111d)에 의해 공유된다.
게이트(1111eh)는, 소스/드레인(1111ee) 및 (1111ef)간의 n형 보디(2113) 상에 게이트 절연막(1111eg)를 개재하여 형성된다.
이상과 같이 구성된 이 실시예 19의 DRAM도 실시예 1~실시예 18의 DRAM과 마찬가지의 동작을 하며 같은 효과를 나타낸다.
더욱이, 이 실시예 19의 DRAM은 SOI 기판상에 형성되어 있으며, 센스앰프(1111)에서의 n채널 MOS 트랜지스터(1111b) 및 (1111c)의 소스/드레인(1111be,1111bf)(1111cf),1111ce)의 저면 및 p채널 MOS 트랜지스터(1111d) 및 (1111e)의 소스/드레인(1111de,1111df(1111ef),1111ee)와 n형 보디(2113)과의 pn 접합면적이 작게되어 있어서, 이 접합간에 흐르는 리크전류가 감소하여 소비전력이 저감된다.
또, 소스/드레인(1111be, 1111bf(1111cf),1111ce)와 p형 보디(2112)와의 pn 접합면적 및 소스/드레인(1111de, 1111df(1111ef),1111ce)와 n형 보디(2113)와의 pn 접합면적이 작게되어 있어서, 소스/드레인(111be,111bf(1111cf),1111ce,1111de,1111df(1111ef),1111ee)의 기생용량이 작게되는 동시에, 벌크와 같이(제6도에 표시된 구성과 같이) 웰-웰간의 접합용량이 없으므로, 이에 수반되는 기생용량도 작게할 수 있다.
따라서, 더욱이 고속센스 동작이 가능하게 되는 동시에, 백바이어스를 변화시키기 위해서 보디를 충방전하는데 요하는 소비전력이 작게 된다.
[실시예 20]
다음에, 이 발명의 실시예 20에 의한 DRAM을 제34도를 참조하여 설명한다.
이 실시예 20에의 DRAM에서는 실시예 1~19에 의한 DRAM에서의 메모리셀 어레이(500)이 분할 워드선 구성을 가지고 있다.
그 때문에, 로우 데코더(600)은 메인 로우 데코더(610)과 서브 로우 데코더(620)으로 분할된다.
제34도는, 이 실시예 20에 의한 DRAM에서의 메모리셀 어레이(500)의 일부를 표시하는 회로도다.
제34도를 참조하여, 메인 워드선(522a)는 일층째의 알루미늄선으로 구성되어, 16의 열블록(530)에 걸쳐서 배치된다.
서브 워드선(522b)는 복수행에 배치되어, 복수의 메모리셀(521)에 접속된다. 서브 워드선(522b)는 폴리사이드로 형성되어, 메모리셀 트랜지스터(521b)의 게이트를 구성한다.
4가닥(4행)의 서브 워드선(522b)는 한가닥의 메인 워드선(522a)에 대응한다. 하나의 메모리셀 블록(520)은 256행의 서브 워드선(522b)를 가지며, 그것에 의해 64가닥의 메인 워드선(522a)를 가지고 있다.
메인 로우 데코더(610)은 각 메모리셀 블록(520)에 대응하여 설치되며, 로우 프리 데코더(400)으로 부터의 로우 프리 데코드 신호 X4~X15 및 대응하는 블록 선택신호 BSj를 받는다.
그 대응하는 블록선택 신호 BSj가 H레벨이 되면, 로우 프리 데코드 신호 X4~X15에 응답하여 64가닥의 메인 워드선(522a) 중 한가닥이 선택적으로 H레벨이 된다.
서브 로우 데코더(620)은 각 열블록 분할영역(540)내에 형성되어, 복수의 부분 서브 데코더(621)를 가지고 있다.
부분 서브 데코더(621)의 각각은 서브 워드선에 대응하여 설치된다.
부분 서브 데코더(621)은 대응하는 메인 워드선(522a)의 전위 MWLu(u=0,1,…,63) 및 서브 워드선 구동신호 RX0~RX3 중 하나에 응답하여 대응하는 서브 워드선(522b)를 승압전위 Vpp로 상승한다.
서브 워드선 구동신호 RX0~RX3는, 로우 프리 데코드 신호 X0~X3를 승압전위 Vpp의 진폭으로 변환하므로 생성된다.
메인 워드선(522a)의 전위 MWLu 및 서브 워드선 구동신호가 공히 H레벨(Vpp 레벨)이 되면, 대응하는 서브 워드선(522b)가 승압전위 Vpp로 상승한다. 서브 워드선 구동신호선(622)는 서브 워드선 구동신호 RX0~RX3를 전달하기 위한 것으로, 열블럭 분할영역(540) 내에 배치된다.
서브 워드선 구동신호선(622)는, 1층째의 알루미늄선 보다도 상층의 2층째의 알루미늄선으로 형성된다.
이상과 같이 구성된 이 실시예 20의 DRAM도, 실시예 1에서 실시예 19의 DRAM과 대략 같은 동작을 하며, 같은 효과를 나타낸다.
더욱이, 이 실시예 20의 DRAM은 분할 워드선 구성으로 되어 있어서, 제1층의 알루미늄 배선으로 형성되는 주워드선(522a)의 배선 비치는 폴리사이드로 된 서브 워드선(522b)의 피치의 4배가 되며, 사진제판 및 에칭에 의한 패터닝이 용이하게 된다.
[실시예 21]
다음에, 이 발명의 실시예 21의 DRAM에 대해서 제35도에 근거해서 설명한다.
이 실시예 21의 DRAM은 실시예 1~20의 DRAM에서의 스위치 회로(1113),(1114),(1117) 또는 (1118)이 단체의 트랜지스터로 부터 구성되어 있는 것에 대해 이 실시예 21에서는 제35도에 표시하는 것과 같이 병렬로 접속되며, 게이트 상보의 신호를 받는 n채널 MOS 트랜지스터(1113a),(1114a),(1117b) 또는 (1118b)와 p채널 MOS 트랜지스터(1113b),(1114b)(1117a) 또는 (1118a)를 가지고 있는 점이 틀리다.
이 실시예 21의 DRAM도 실시예 1~20의 DRAM과 거의 같은 동작을 하며, 같은 효과를 나타낸다.

Claims (34)

  1. 반도체 기억장치에 있어서, 메모리셀(521)과, 상기 메모리셀에 접속되는 워드선(522)과, 상기 워드선과 교체하며 상기 메모리셀에 접속되는 제1의 비트선과, 상기 제1의 비트선과 상보적인 제2의 비트선과를 가지는 비트선쌍(523)과, 제1도전형의 제1의 반도체 영역(1111a)과, 제1의 소스선(1110e)과, 제2의 소스선(1110d)과, 소정의 프리차지 신호에 응답하여 상기 제1 및 제2의 소스선을 제1 및 제2의 전위간의 중간전위에 프리차지하는 소스선 프리차지 수단(1116)을 포함하고, 센스앰프(1111)는; (a) 상기 제1의 반도체 영역에 형성되어 상기 제1의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제1의 제2도전형 MOS 트랜지스터(1111b)와, (b) 상기 제1의 반도체 영역에 형성되며 상기 제2의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제1의 비트선에 접속되는 게이트를 가지는 제2의 제2도전형 MOS 트랜지스터(1111c)와, (c) 상기 제1의 비트선과 상기 제2의 소스선과의 사이에 접속되어 상기 제2의 비트선에 접속되는 게이트를 가지는 제3의 제1도전형 MOS 트랜지스터(1111d)와, (d) 상기 제2의 비트선과 상기 제2의 소스선과의 사이에 접속되어 제1의 비트선에 접속되는 게이트를 가지는 제4의 제1도전형 MOS 트랜지스터(1111e)를 포함하는 센스앰프(1111), 상기 제1의 전위를 제공하는 제1의 전위노드와 상기 제1의 소스선과의 사이에 접속되는 제1의 센스앰프 이네이블 신호에 응답하여 ON이 되는 제1의 센스앰프 이네이블 트랜지스터(1112b)와, 상기 제2의 전위가 제공되는 제2의 전위노드와 상기 제2의 소스선과의 사이에 접속되며, 제2의 센스앰프 이네이블 신호에 응답하여 ON이 되는 제2의 센스앰프 이네이블 트랜지스터(1112a)와, 상기 제1의 소스선과 상기 제1의 반도체 영역과의 사이에 접속되며, 상기 센스앰프의 활성시에 제1의 제어신호에 응답하여 ON이 되는 제1의 스위칭 수단(1113)을 구비하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다 낮고, 상기 제1의 도전형은 p형이고, 상기 제2도전형은 n형이며 상기 반도체 기억장치는, 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지하는 비트선 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 낮은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 ON이 되는 제2의 스위칭 수단(1114)를 더 구비하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제2의 스위칭 수단은, 상기 제1의 스위칭 수단의 턴온에 응답하여 오프가 되며, 상기 제1의 스위칭 수단의 온상태 사이에 다시 온이 되는 반도체 기억장치.
  4. 제2항에 있어서, 상기 제3의 전위는 상기 제1의 전위와 같고, 상기 제3의 전위노드는 상기 제1의 전위노드에 접속되는 반도체 기억장치.
  5. 제2항에 있어서, 상기 제3의 전위는 상기 제1의 전위보다도 낮은 반도체 기억장치.
  6. 제1항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 높고, 상기 제1도전형은 n형이며, 상기 제2의 도전형은 p형이며, 상기 반도체 기억장치는, 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지 하는 비트 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 높은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 온이되는 제2의 스위칭 수단(1118)을 더 구비하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 제2의 스위칭 수단은, 상기 제1의 스위칭 수단의 턴온에 응답하여 오프가 되며 상기 제1의 스위칭 수단의 온상태의 사이에 다시 온이 되는 반도체 기억장치.
  8. 제6항에 있어서, 상기 제3의 전위는 상기 제1의 전위에 같고, 상기 제3의 전위노드는 상기 제1의 전위노드에 접속되는 반도체 기억장치.
  9. 제6항에 있어서, 상기 제3의 전위는 상기 제1의 전위보다도 높은 반도체 기억장치.
  10. 제1항에 있어서, 제2도전형의 제2의 반도체 영역(1111f)과, 상기 제2의 소스선과 상기 제2의 반도체 영역과의 사이에 접속되며 상기 센스앰프의 활성시에 제3의 제어신호에 응답하여 온이되는 제3의 스위칭 수단(1117)을 구비하며, 상기 센스앰프에서의 상기 제3 및 제4의 제1의 도전형 MOS 트랜지스터 상기 제2의 반도체 영역에 형성되는 반도체 기억장치.
  11. 제10항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 낮고, 상기 제1도전형은 p형이며, 상기 제2도전형은 n형이고, 상기 반도체 기억장치는; 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지하는 비트선 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 낮은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제3의 제어신호에 응답하여 온이되는 제2의 스위칭 수단(114) 및, 상기 제2의 반도체 영역과 상기 제1의 전위보다도 높은 제4의 전위노드와의 사이에 접속되며, 제4의 제어신호에 응답하여 온이 되는 제4의 스위칭 수단(1118)을 더 구비하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제2의 스위칭 수단은, 상기 제1의 스위칭 수단의 턴온에 응답하여 오프가 되고, 상기 제1의 스위칭 수단의 온상태 사이에 다시 온이되며, 상기 제4의 스위칭 수단은, 상기 제3의 스위칭 수단의 턴온에 응답하여 오프가 되고, 상기 제3의 스위칭 수단의 온상태 사이에 다시 온이 되는 반도체 기억장치.
  13. 제11항에 있어서, 상기 제3의 전위는 상기 제1의 전위에 같고, 상기 제3의 전위노드는 상기 제1의 전위노드에 접속되며, 상기 제4의 전위는 상기 제2의 전위와 같고, 상기 제4의 전위노드는 상기 제2의 전위노드에 접속되는 반도체 기억장치.
  14. 제11항에 있어서, 상기 제3의 전위는 상기 제1의 전위보다 낮고, 상기 제4의 전위는 상기 제2의 전위보다도 높은 반도체 기억장치.
  15. 제1항에 있어서, 상기 제1의 반도체 영역에 접속되는 제1의 커패시터(1119a)를 더 구비하는 반도체 기억장치.
  16. 제10항에 있어서, 상기 제1의 반도체 영역에 접속되는 제1의 커패시터(1119a)와, 상기 제2의 반도체 영역에 접속되는 제2의 커패시터(1119b)를 더 구비하는 반도체 기억장치.
  17. 제1항에 있어서, 상기 제1의 소스선에 접속되는 제3의 커패시터(1119c)를 더 구비하는 반도체 기억장치.
  18. 제10항에 있어서, 상기 제1의 소스선에 접속되는 제3의 커패시터(1119c)와, 상기 제2의 소스선에 접속되는 제4의 커패시터(1119d)를 더 구비하는 반도체 기억장치.
  19. 제1항에 있어서, 상기 제1의 소스선과 상기 제1의 전위노드와의 사이에는 접속되며, 상기 제1의 센스앰프 이네이블 트랜지스터의 턴온 전에 제3의 센스앰프 이네이블 신호에 응답하여 이룬 제3의 센스앰프 이네이블 트랜지스터(1112c)를 더 구비하는 반도체 기억장치.
  20. 반도체 기억장치에 있어서, 복수의 메모리셀(521)과, 상기 메모리셀에 접속되는 워드선(522)과, 복수의 비트선쌍(523)과, 상기 메모리셀에 대응하고 또한 상기 워드선과를 교차하며, 각각이 대응하는 메모리셀 중 하나에 접속되는 제1의 비트선과 상기 제1의 비트선과 상보적인 제2의 비트선을 가지는 제1도전형의 제1의 반도체 영역(1111a)과, 제1의 소스선(1110e)과, 제2의 소스선(1110d)와, 소정의 프리차지 신호에 응답하여 상기 제1 및 제2의 소스선을 제1 및 제2의 전위간의 중간전위에 프리차지하는 소스선 프리차지 수단(1116)을 구비하고, 상기 비트선쌍에 대응하는 복수 센스앰프(1111)의 각각은 (a) 상기 제1의 반도체 영역에 형성되며 상기 제1의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트가 있는 제1의 제2도전형 MOS 트랜지스터(1111b)와, (b) 상기 제1의 반도체 영역에 형성되며 상기 제2의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제1의 비트선에 접속되는 게이트를 가지는 제2의 제2도전형 MOS 트랜지스터(1111c)와, (c) 상기 제1의 비트선과 상기 제2의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제3의 제1도전형 MOS 트랜지스터(1111d)와, (d) 상기 제2의 비트선과 상기 제2의 소스선과의 사이에 접속되며 상기 제1의 비트선에 접속되는 게이트를 가지는 제4의 제1도전형 MOS 트랜지스터(1111e)를 포함하는 복수의 센스앰프(1111)와, 상기 제1의 전위가 제공되는 제1의 전위노드와 상기 제1의 소스선과의 사이에 접속되며, 제1의 센스앰프 이네이블 신호에 응답하여 온이되는 제1의 센스앰프 이네이블 트랜지스터(1112b)와, 상기 제2의 전위가 제공되는 제2의 전위노드와 상기 제2의 소스선과의 사이에 접속되며, 제2의 센스앰프 이네이블 신호에 응답하여 온이되는 제2의 센스앰프 이네이블 트랜지스터(1112a) 및, 상기 제1의 소스선과 상기 제1의 반도체 영역과의 사이에 접속되며, 상기 센스앰프의 활성시에 제1의 제어신호에 응답하여 온이되는 제1의 스위칭 수단(1113)을 구비하는 반도체 기억장치.
  21. 제20항에 있어서, 상기 제1의 스위칭 수단은 상기 센스앰프에 대응하는 복수의 제1의 스위칭 소자(1113a)를 포함하는 반도체 기억장치.
  22. 제20항에 있어서, 상기 제1전위는 상기 제2전위보다 낮고, 상기 제1도전형 p형이며, 상기 제2도전형은 n형이고, 상기 반도체 장치는; 상기 제1 및 제2비트선을 상기 중간전위에 프리차지하는 비트선 프리차지 수단(1115)과, 상기 제1반도체 영역과 상기 제2전위보다도 낮은 제3전위가 공급되는 제3의 전위노드와의 사이에 접속되며 제2의 제어신호에 응답해서 온으로 되는 제2스위칭 수단(1114)을 포함하는 반도체 기억장치.
  23. 제22항에 있어서, 상기 제2의 스위칭 수단은, 상기 센스앰프에 대응하는 복수의 제2의 스위칭 소자(1114a)를 포함하는 반도체 기억장치.
  24. 제20항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 높고, 상기 제1도전형은 n형이며, 상기 제2도전형은 p형이며, 상기 반도체 기억장치는, 상기 제1 및 제2의 비트선을 상기 중간 전위에 프리차지 하는 비트선 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 높은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 ON이 되는 제2의 스위칭 수단(1114)을 더 구비하는 반도체 기억장치.
  25. 반도체 기억장치에 있어서, (a) 복수의 열블럭(530)의 각각은; (a1) 복수의 행 및 복수의 열에 배치되는 복수의 메모리셀(521)과, (a2) 상기 복수의 열에 배치되며 상기 메모리셀에 접속되며, 각각이 제1의 비트선 및 상기 제1의 비트선과 상보적인 제2의 비트선을 가지는 복수의 비트선쌍(523)을 포함하고, (b) 상기 복수의 열블록과 교호로 배치되는 복수의 열블록 분할영역(540)과, (c) 상기 열블록 및 상기 열블록 분할영역에 걸쳐 상기 복수의 행에 배치되며 상기 메모리셀에 접속되는 복수의 워드선(522)를 포함하는 메모리셀 어레이(500)와, 제1의 반도체 영역(1111a)과, 제1의 소스선(1110e)과, 제2의 소스(1110d)와, 소정의 프리차지 신호에 응답하여 상기 제1 및 제2의 소스선을 제1 및 제2의 전위간의 중간전위에 프리차지하는 소스선 프리차지 수단(1116)과, 상기 비트선쌍에 대응하는 복수의 센스앰프(1111)의 각각이, (a) 상기 제1의 반도체 영역에 형성되며 상기 제1의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제1의 제2도전형 MOS 트랜지스터(1111b), (b) 상기 제1의 반도체 영역에 형성되어 상기 제2의 비트선과 상기 제1의 소스선과의 사이에 접속되어 상기 제1의 비트선에 접속되는 게이트를 가지는 제2의 제2도전형 MOS 트랜지스터(1111c)와, (c) 상기 제1의 비트선과 상기 제2의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제3의 제1도전형 MOS 트랜지스터(1111d)와, (d) 상기 제2의 비트선과 상기 제2의 소스선과의 사이에 접속되어 상기 제1의 비트선에 접속되는 게이트를 가지는 제4의 제1도전형 MOS 트랜지스터(1111e)와를 포함하고, 상기 제1의 전위가 제공되는 제1의 전위와 상기 제1의 소스선과의 사이에 접속되어, 제1의 센스앰프 이네이블 신호에 응답하여 온이 되는 제1의 센스앰프 이네이블 트랜지스터(1112b)와, 상기 제2의 전위가 제공되는 제2의 전위노드와 상기 제2의 소스선과의 사이에 접속되어 제2의 센스앰프 이네이블 신호에 응답하여 온이 되는 제2의 센스앰프 이네이블 트랜지스터(1112a)와, 상기 제1의 소스선과 상기 제1의 반도체 영역과의 사이에 접속되며, 상기 센스앰프의 활성시에 제1의 제어신호에 응답하여 온이되는 제1의 스위칭 수단(1113)을 구비하는 반도체 장치.
  26. 제25항에 있어서, 상기 제1의 스위칭 수단은 상기 열블록 분할영역에 배치되는 반도체 기억장치.
  27. 제26항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 낮고, 상기 제1도전형은 p형이며, 상기 제2도전형은 n형이며, 상기 반도체 기억장치는; 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지 하는 비트선 프리차지 수단(1115)와, 상기 열블록 분할영역에 배치되고, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 낮은 제3의 전위가 제공되는 제3의 전위 노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 온이 되는 제2의 스위칭 수단(1114)를 더 구비하는 반도체 기억장치.
  28. 제27항에 있어서, 상기 열블록 분할영역은 상기 워드선을 위한 션트영역(541)을 포함하는 반도체 기억장치.
  29. 제26항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 높고, 상기 제1도전형은 n형이고, 상기 제2도전형은 p형이며, 상기 반도체 기억장치는; 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지 하는 상기 비트선 프리차지 수단(1115)과, 상기 열블록 분할영역에 배치되며 상기 제1의 반도체 영역과 상기 제2의 전위보다도 높은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 온이 되는 제2의 스위칭 수단(1114)을 더 구비하는 반도체 기억장치.
  30. 제29항에 있어서, 상기 열블록 분할영역은 상기 워드선을 위한 션트영역(541)을 포함하는 반도체 기억장치.
  31. 제25항에 있어서, 상기 열블록의 각각이, 상기 워드선에 대응하고 각각이 복수의 서브 워드선(522b)를 포함하는 복수의 서브 워드선 그룹을 포함하며, 상기 메모리셀 어레이가, 로우 어드레스 신호에 응답하여 상기 워드선의 어느것을 선택하는 메인 로우 데코더(610)와, 상기 열블록 분할영역에 대응하며, 각각이 대응하는 열블록 분할영역에 배치되며, 상기 워드선의 전위 및 서브 워드선 구동신호에 응답하여 상기 대응하는 서브 워드 그룹내의 서브 워드선 어느것인가를 선택하는 복수의 서브 로우 데코더(620)를 포함하는 반도체 기억장치.
  32. 제25항에 있어서, 상기 메모리셀 어레이는, 상기 열블록 분할영역에 대응하고 각각이 대응하는 열블록 분할영역에 배치되며, 상기 비트선쌍의 데이터를 전달하기 위한 복수의 입출력선쌍(1121)를 포함하는 반도체 기억장치.
  33. 제1항에 있어서, 그 위에 상기 제1의 반도체 영역이 형성되는 절연층(2111)을 더 포함하는 반도체 기억장치.
  34. 제5항에 있어서, 그 위에 상기 제1 및 제2의 반도체 영역이 형성되는 절연층(2111)을 더 포함하는 반도체 기억장치.
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