KR940002856B1 - Cmos센스 앰프를 가진 반도체 메모리 - Google Patents

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KR940002856B1 KR1019860009106A KR860009106A KR940002856B1 KR 940002856 B1 KR940002856 B1 KR 940002856B1 KR 1019860009106 A KR1019860009106 A KR 1019860009106A KR 860009106 A KR860009106 A KR 860009106A KR 940002856 B1 KR940002856 B1 KR 940002856B1
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Abstract

내용 없음.

Description

CMOS센스 앰프를 가진 반도체 메모리
제1a 및 b는 종래 기술을 도시한 회로도.
제2a도, 제2b도 및 제3도는 본 발명자등이 시험 제작한 메모리를 도시한 회로도.
제4도 - 제7도는 본 발명의 제1의 실시예를 도시한 회로도 및 타이밍도.
제8도는 본 발명의 제2의 실시예를 도시한 회로도.
제9도는 본 발명의 제3의 실시예를 도시한 회로도.
제10도는 본 발명의 제4의 실시예를 도시한 회로도.
제11도는 본 발명의 제5의 실시예를 도시한 회로도.
제12도는 본 발명의 제6의 실시예를 도시한 회로도.
제13도는 본 발명의 제7의 실시예를 도시한 회로도.
제14도는 본 발명의 제8의 실시예를 도시한 회로도.
제15도는 본 발명의 제9의 실시예를 도시한 회로도.
제16도 및 제17도는 본 발명의 제10의 실시예를 도시한 회로도 및 타이밍도.
제18도는 본 발명의 제11의 실시예를 도시한 회로도.
본 발명은 반도체 메모리에 관한 것으로, 특히 다이나믹 MOS 메모리의 과도 전류의 억제에 적합한 반도체 메모리에 관한 것이다.
다이나믹 MOS 메모리의 대용량화와 더불어 칩내에 흐르는 과도 전류의 크기는 칩내의 잡음을 억제한다는 점에서 설계에 있어서의 중요한 항목중의 하나로 되고 있다. 종래, 예를 들면, IEEE J. "Solid-State Circuits" pp. 585-590, Oct. 1984에 기재되어 있는 바와 같이, 프라챠지시의 데이타선을 충전할때에 흐르는 충전 전류를 억제하기 위해, 메모리 어레이를 여러개의 서브 어레이로 분할하고, 각각의 서브 어레이에서 발생하는 과도 전류(충전 전류)의 발생 시각을 어긋나게 하는 것에 의해, 실효적으로 칩 전체의 과도 전류를 저감하는 방법이 취해지고 있다.
그러나, 이 방법에서는 데이타선을 Vcc(전원 전압, 통상 5V) 레벨로 프리챠지하는 방식에 있어서, 메모리 셀에서 미소 신호 전압이 리드되고, 그것이 중폭되어 데이타선 전압이 OV 또는 5V로 된후의 증폭 동작완료후의 프리쟈치 과도 전류를 문제로 하고 있다.
즉, 메모리 셀로부터의 미소 신호 전압을 취급하고 있는 시각, 즉 증폭시의 과도 전류를 대상으로 하고 있는 것은 아니다. 그러나, 근년 메모리의 대용량화와 함께 데이타선의 충방전 전류의 증대에 따르는 소비전력의 증대가 심각하게 되어 그것을 해결하기 위해 데이타선을 Vcc/2(2.5V)로 프리챠지하는 방식과 센스 앰프로서 CMOS 센스 앰프, 즉 N채널 MOS트랜지스터로 이루어지는 센스 앰프와 P채널 MOS트랜지스터로 이루어지는 센스 앰프를 조합한 방식이 중요하게 되고 있다. 이 방식에서는 다음에 기술하는 바와 같이, 증폭시의 과도 전류가 문제로 된다. 즉, 증폭시에과도 전류가 크게 되면, 칩내에 잡음을 유기하여, 증폭시의 안정 동작이 불가능하게 된다. 이 때문에, 알루미늄 배선폭을 크게 하는 등의 대책이 취해지고 있지만, 칩 면적이 현저하게 증대하는 등이 문제가 발생하여 버린다. 한편, 이 방식에서는 Vcc프리챠지 방식과는 달리, 프리챠지시에 전류선에 흐르는 전류를 데이타선쌍내의 프리챠지로 인해, 거의 문제로 되지 않을만큼 작다.
이와 같은 Vcc/2프리챠지 방식에 종래의 Vcc프리챠지 방식에서 실행되어 온 분할 구동하는 방식을 적용하도록 하여도, 잡음이 크게 되므로, 안정 동작은 불가능하게 된다. 즉, 어떤 2조의 서브 어레이내의 각각의 워드선에 펄스가 인가되고, 메모리 셀에서 각각의 데이타선에 미소 신호 전압이 나타나고 있는 경우를 고려한다. 이 상태에서 어떤 서브 어레이내의 센스 앰프가 동작을 개시하고, 다른 서브 어레이내의 센스 엠프가 아직 비동작 상태에 있는 시간대를 고려한다. 이때, 센스 앰프가 동작하고 있는 서브 어레이내의 데이타선의 전압 변화가 크므로, 그것이 각종 기생용량을 통하여 센스 앰프가 아직 비동작 상태에 있는 서브 어레이에 잡음으로서 결합한다. 이 때문에 비동작 상태에 있는 서브 어레이는 다음 시각에 동작 상태로 들어가서 신호 전압을 증폭하도록 하여도 상기 잡음때문에 안정 동작은 불가능하게 되는 것이다.
이와 같은 이유에서 Vcc/2프리챠지 방식에서는 증폭시의 서브 어레이내의 과도 전류를 저감하는 것은 칩 면적을 작게 하기 위해서도 또 안전한 동작을 시키기 위해서도 매우 중요하다. 이들 문제점에 대하여 본 발명자등이 시험 제작한 회로를 사용하여 더욱 상세하게 기술한다.
제2a도, 제2b도 및 제3도는 시험 제작한 1M비트 다이나믹 메모리의 구성예를 도시한 것이다. 또, 이 회로는 제1a도에 도시된 K.Sato etal. "A 20ns Static Column 1Mb DRAM in CMOS Technology"ISSCC Digest of Technical Papers.pp.254. Feb., 1985나 제1도 B에 도시된 일본국 특허공개공보 소화57-198592호 등을 참고로 해서 시험 제작된 것이다.
이 회로에서는 설명을 간단히 하기 위해, 센스방식은 단순화하고 있다. 또, 어드레스신호, 각종 클럭신호 또는 어드레스 멀티플렉스방식의 경우, 이것에 특유인 각종 클럭등도 생략되고 있다.
제2a도는 256비트의 서브어레이 MA와 N채널 MOS트랜지스터로 이루어지는 센스앰프 NS와 P채널 MOS트랜지스터로 이루어지는 센스앰프 PS 또는 프리챠지회로 PC등으로 이루어지는 블럭 BLK0을 도시하고 있다. 메모리셀 MC에는 폴디드 데이타선 셀(folded data line cell)을 사용하고 있다. 이것에 대해서는, 예를 들면 K.Itoh and H.Sunami, "High Density One-device dynamic MOS memory cells" IEEPROC., Vol.130,ptl, No. 3, June 1983, pp. 127에 상세하게 기재되어 있다. 또, 하나의 워드선에 1024개의 메모리 셀이 접속되고, 그것에 대응한 1024쌍의 데이타선쌍(D0,
Figure kpo00002
0…D1023,
Figure kpo00003
1023)에는 상술한 프리챠지회로 PC, 센스앰프 PS, NS가 접속되어 있다. 이와같은 블럭 4개로 제2b도에 도시한 바와같은 1M 비트의 칩을 구성한다.
다음에, 제2a도의 블럭의 동작을 제3도의 타이밍도를 사용해서 설명한다. 제3도에 있어서는 ψp는 프리챠지 신호, W0-W256는 워드선에 인가되는 전압, ψND, ψPD는 각각 N채널 또는 P채널 MOS트랜지스터로 이루어지는 센스앰프 구동회로의 전압, iN, iP는 각각 공통 구동선 CL0, CL10에 흐르는 전류이다.
프리챠지 신호 ψP에 의해 모든 데이타선 D0-D1023및 센스앰프 NS, PS의 구동선 CL0, CL10등이 Vcc의 절반전압(Vcc/2, 통상 Vcc는 5V이므로, 2.5V)으로 프리챠지된 후, 여러개의 어드레스신호(도시하지않음)에 의해 X디코더(XDEC) 및 X드라이버(XD)가 선택된다. 그후, 클럭 ψX가 인가되고, 선택된 워드선(예를들면, W0)에 펄스가 인가된다. 이것에 의해, 워드선 W0에 접속되어 있는 1024개의 메모리셀 MC에서 용량 CS에 축적되어 있는 정보에 따라 리드신호 전압이 대응하는 데이타선으로 출력된다. 이 전압은 데이타선의 기생용량을 CD로 하면, 대략 VST·CS/DD에 비례한다. 여기서, VST는 용량 CS로의 축전전압이다. 통상, CS/CD는 작은 값이고, VST는 정보 "1"의 경우 5V, 정보 "0"의 경우 0V이므로, 리드신호 전압은 200mV정도로 된다. 제3도에서는 데이타선 D0에 접속되어 있는 메모리셀에 5V에 축적되어 있던 경우의 데이타선 D0로의 리드전압 파형만을 도시하고 있다. 데이타선쌍의 한쪽인
Figure kpo00004
0에는 메모리셀이 접속되어 있지 않으므로, 여전히 2.5V이다.
또한, 주지한 바와같이 리드시의 잡음을 상쇄하기 위해, 데이타선
Figure kpo00005
에는 더미셀을 접속하는 방법도 있지만, 본 발명의 본질에 특히 관계가 없으므로, 그것은 생략하고 있다. 다음에, ψND, ψPD가 온으로 되면, 드라이버 ND, PD가 동작한다. 그것에 대응하여 센스앰프 NS, PS가 동작하고, 데이타선쌍상의 미소한 신호전압은 도면에 도시한 바와같이 차동으로 증폭된다. 그후, 여러개의 어드레스신호에 의해 선택된 Y디코더(YDEC)와 드라이버(YD)에 의해, 예를들면 Y0가 선택되었다고 하면, 데이타선쌍 D0,
Figure kpo00006
0상의 증폭된 신호는 I/O선쌍으로 출력되어 데이타출력 D0로 된다. 라이트동작은 주지인 바와같이, 리드의 반대경로로 실행되고, 데이타입력 D1가 라이트 제어신호 WE로 제어되고, 선택된 메모리셀에 바라는 데이타가 라이트된다. 또한, 상술한 문헌등에서 명확하게 되어 있는 바와 같이, Y0-Y1023은 입체 배선으로 각 서브 어레이상에 공통 배선되어 각 서브 어레이내의 데이타선쌍과 I/O선의 데이타의 주고 받음을 제어하고 있다.
또, 제2b도에서 각 블럭 BLK3-BLK3에 속하는 I/O선쌍은 합계 4개 존재하지만, 이들이 독립적으로 칩외부와 병렬로 데이타의 주고 받음을 실행하는 구성도 있고, 또는 4개의 I/O선쌍을 어드레스신호로 디코드하여 칩외부에서 봐서 1조의 D1, D0로 하는 구성도 있을 수 있지만, 본 발명과는 직접 관계가 없으므로, 상세한 설명은 생략한다.
여기까지의 동작에서 문제로 되는 것은 하나의 블럭내에서 1024개의 센스앰프 NS, PS가 동시에 동작하므로, 공통 구동선 CL0, CL10에 흐르는 전류 IN, IP는 200-300mA로 과대한 것으로 되는 것이다. 이 과대전류에 의한 배선저항의 전압강하를 방지하여 저잡음화하기 위해서, 통상 CL0, CL10배선은 알루미늄으로 형성되지만, 그렇다러도 각각 50-100μm폭으로 하지 않을 수 없는 경우도 있다. 1M비트 메모리에서는 데이타선의 기생용량을 저감하고, 메모리셀로부터의 신호전압을 크게 하기 위해, 제2b도에 도시한 바와같이 데이타선이 4분할 되는 것이 보통이다. 또한, 그 이상으로 메모리를 대용화하는 경우에는 데이타선의 분할수는 더욱 증가하므로, 이 공통 구동선수가 증가하고, 상술한 CL0, CL10등의 배선폭의 증대는 대용량화와 함께 칩면적을 증대하므로, 중대한 문제로 된다.
본 발명의 반도체 메모리는 적어도 메모리셀 어레이와 상기 메모리셀 어레이에서 리드된 신호를 차동 증폭하는 CMOS센스앰프를 갖는 블럭을 여러개의 서브 블럭으로 분할한 반도체 메모리에 있어서, 서브 블럭사이에서의 CMOS센스앰프의 구동을 교대로 실행하는 것이다. 즉, 상기 CMOS센스앰프중의 N채널 MOS트랜지스터로 구성된 앰프의 공통 구동선과 P채널 MOS트랜지스터로 구성된 앰프의 공통 구동선을 다른서브 블럭사이에서 결선한 것에 특징이 있다.
본 발명의 목적은 상기 종래의 문제점을 개선하는 것이다.
본 발명의 다른 목적은 저잡음 특성을 유지하면서 센스앰프의 공통 구동선에 흐르는 증폭시의 전류를 반감하는 것이다.
본 발명의 또 다른 목적은 칩 면적을 증가시키지 않고 안정동작을 실행시키는 것이 가능한 반도체 메모리를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다.
[실시예 1]
제4도는 본 발명의 1실시예를 도시한 반도체 메모리의 구성도이다. 여기서는 메모리 어레이를 서브 어레이 MA0, MA1의 2분할로 하고, 한쪽 서브 어레이(예를 들면, MA0)에 속하는 MOS트랜지스터로 이루어지는 센스 앰프 NS군의 공통 구동선과 다른 서브 어레이(예를 들면, MA1)에 속하는 다른 MOS트랜지스터로 이루어지는 센스 앰프 PS군의 공통 구동선을 메모리 어레이의 분할부에서 결선하고, 또 서브 어레이 MA0에 속하는 센스 앰프 PS군의 공통 구동선과 MA1에 속하는 센스 앰프 MS군의 공통 구동선을 동일하게 결선한 경우이다. 센스 앰프 NS, PS와 메모리 어레이를 포함하는 부분에서 블럭 BLK0, BLK10을 구성한다. 이들 블럭이 여러개 접속되어, 제2도와 유사한 제5도에 도시한 바와 같이 메모리 칩을 구성한다. 또한, 간단화를 위해, 메모리 셀, 프리챠지 회로, I/O선, YDEC, YD선등은 MA1과 MA0에서 공통이므로, MA0에서는 간략 또는 생략되어 있다. 이 방식의 새로운 점은 (a) 분할된 메모리 어레이중, 한쪽 메모리 어레이에 속하는 워드선만을 선택한다. (b) 선택된 워드선에 속하는 센스 앰프군만을 공통 구동선의 수를 증가시키지 않고 활성화하는 것이다.
이와 같이, 본 실시예에 있어서는 블럭을 여러개 마련하여, 어떤 블럭내의 N채널 MOS트랜지스터로 구성된 여러개의 센스 앰프의 공통 구동선과 다른 블럭내의 P채널 MOS트랜지스터로 구성된 여러개의 센스 앰프의 공통 구동선을 서로 결선하는 것에 의해 공통 구동선의 배선수의 증대를 억제하고, 또 선택 블럭내의 센스 앰프가 동작하는 시각에 비선택 블럭내의 워드선을 비선택으로 하고 또한 센스 앰프도 비동작 상태로 하는 것에 의해, 저소비 전력화를 도모할 수 있는 블럭의 분할법과 거의 구동법 및 공통 구동선의 결선법과 그의 구동법을 제안하는 것이다.
제6도, 제7도는 각각 제4도의 동작 타이밍도로서, 제6도는 메모리 어레이 MA0을 선택한 경우, 제7도는 메모리 어레이 MA1을 선택한 경우의 각 동작을 도시한 것이다. 서브 어레이 MA0, MA1중의 어느 한쪽의 선택은 제6도의 타이밍도에 도시한 바와 같이, X디코더가 선택되고나서 클럭 ψX0, ψX1의 어느 한쪽(예를 들면 ψψX0을 온으로 하는 것에 의해, 그것에 대응한 워드선(예를 들면 W0)을 온하는 것에 의해 실행된다. 그것에 의해, 서브 어레이 MA0내의 데이타선쌍에 메모리 셀 리드 신호 전압이 출력된다. 다음에, ψND0에 펄스가 인가되면, 센스 앰프 구동 회로 ND에 의해 공통 구동선 CL0이 구동되고, 그것에 의해 센스 앰프 NS가 활성화되고, 데이타선이 방전되는 방향으로 증폭된다. 다음에, ψPD0에 펄스가 인가되면, 센스 앰프 구동회로 PD에 의해 공통 구동선 CL10이 구동된다.
이것에 의해, 센스 앰프 PS가 활성화되고, 데이타선이 충전되는 방향으로 더욱 증폭된다. 여기서, 중요한 것은 공통 구동선 CL0, CL10에 인가되는 펄스가 비선택 메모리 어레이 MA1에 속하는 센스 앰프 NS와 PS에도 인가되지만, 인가되는 극성이 항상 NS, PS를 컷 오프로 하는 방향이므로, 이들이 활성화되는 일은 없다. 이것은 비선택 메모리 어레이 MA1내의 모든 데이타선 전압이 프리챠지된 2.5V로 유지된 상태에 있는 것 및 CL0과 CL10을 메모리 어레이 분할부에서 교차시키고 있는 것을 고려하면 명확하다. 또한, 상기와는 반대로, 메모리 어레이 MA1을 선택하는 경우에는 제7도에 도시한 바와 같이, ψND1, ψPD1에 펄스를 인가하면 좋다. 또한, 메모리 셀로서는 통상의 폴디드 데이타선 셀을 사용할 수 있다. 이 경우, 워드선은 폴리실리콘이나 폴리사이드 등의 비교적 고저항 재료로 형성되고, 그의 지연 시간이 문제로 되는 경우에는 이들 워드선을 여러개의 메모리 셀 단위마다 알루미늄 배선으로 2층으로 배킹(backing) 배선하고, 고속화하는 것도 고려된다. 통상, 데이타선이 알루미늄 배선이므로, 워드선의 션트는 그 상층의 제2층째의 알루미늄 배선으로 실행하는 것이 좋다. 구동선 CL도 알루미늄배선을 사용하는 것이 바람직하다.
또한, 제4도에 있어서, 메모리 블럭을 MA0, MA1로 분할하고, MA0의 워드선만을 선택하는 경우, 비선택 메모리 블럭 MA1의 데이타선쌍 D512,
Figure kpo00007
512, D1023,
Figure kpo00008
1023에는 메모리 셀로부터의 리드 신호는 발생하지 않지만, 좌우의 메모리 블럭 MA0, MA1의 N채널 MOS트랜지스터의 센스 앰프의 소오스를 공통 구동선에 의해 접속하고, 마찬가지로 좌우의 메모리 블럭 MA0, MA1의 P채널 MOS트랜지스터의 센스 앰프의 소오스를 공통 구동선에 의해 접속한 경우에는 선택 메모리 블럭 MA0의 N채널 MOS트랜지스터의 센스 앰프와 P채널 MOS트랜지스터의 센스 앰프와 함께 비선택 메모리 블럭 MA1의 N채널 MOS트랜지스터의 센스 앰프와 P채널 MOS트랜지스터의 센스 앰프가 동작 상태로 되고, 이 비선택 메모리 블럭 MA1의 N채널 MOS트랜지스터의 센스 앰프와 P채널 MOS트랜지스터의 센스 앰프에도 과도 전류가 흐르므로, 반도체 메모리의 칩 전체의 과도 전류가 큰 것으로 된다. 이때, 비선택 메모리 블럭 MA1의 데이터선쌍 D512,
Figure kpo00009
512, D1023,
Figure kpo00010
1023은 대략 동전위로 되지만, 그의 미소한 불평형분의 비선택 메모리블럭 MA1의 N채널 MOS트랜지스터의 센스앰프와 P채널 MOS트랜지스터의 센스 앰프에 의해 크게 증폭된다.
한편, 제4도에서는 N채널 MOS트랜지스터의 센스앰프의 소오스의 공통 구동선과 P채널 MOS트랜지스터의 센스앰프의 소오스의 공통 구동선이 접속되어 있으므로, 비선택 메모리블럭 MA1의 N채널 MOS트랜지스터의 센스앰프와 P채널 MOS트랜지스터의 센스 앰프가 비동작 상태로 되고, 이 비선택의 메모리블럭 MA1의 N채널 MOS트랜지스터의 센스앰프와 P채널 MOS트랜지스터의 센스앰프에는 과도 전류가 흐르지 않으므로, 반도체 메모리칩 전체의 과도 전류는 선택 메모리블럭 MA0의 N채널 MOS트랜지스터의 센스앰프와 P채널 MOS트랜지스터의 센스앰프에 흐르는 과도 전류만으로 되어 반도체 메모리칩 전체의 과도 전류를 저감할 수 있다.
[실시예 2]
제8도는 본 발명의 제2의 실시예를 도시한 반도체 메모리의 배치도이다.
제2a도에 있어서, 본딩와이어 배선에 의해 외부에서 전원을 공급하는 어스 전원용 패드가 블럭 BLK0의 좌측에 배치되고, Vcc전원용 패드가 블럭 BLK10의 우측에 배치되는 경우에는 제8도에 도시한 바와 같이, 센스 앰프 구동 회로 ND는 BLK0의 좌측에, 구동회로 PD는 BLK10의 우측에 각각 배치하는 것이 좋다. 이와 같이 배치하지 않으면, ND, PD의 전원선을 블럭의 바깥쪽을 통하여 전원 패드까지 배선해야 하고, 그만큼 칩 면적이 증가하여 버리기 때문이다. 더우기, 제8도에 있어서, 공통 구동선 CL0에 접속되는 센스 앰프는 블럭 BLK0에서 NS, 블럭 BLK10에서 PS이고, CL0에 의해 활성화되는 센스 앰프는 항상 드라이버 ND 또는 PD에 가까운 블럭내에 있는 것이다. 한편, CL10에서는 먼 블럭내에 있는 센스 앰프가 활성화된다. 따라서, CL0의 배선폭을 CL10에 비해서 가늘게 하고, 양자의 증폭시에 있어서의 속도의 차를 작게 하는 것도 고려된다.
이와 같이, 본 실시예에 있어서는 공통 구동선 수를 증가시키지 않고, 공통 구동선에 흐르는 증가시의 과도 전류를 반감할 수 있으므로, 종래보다도 공통 구동선의 알루미늄 배선폭을 작게 할 수 있다. 이것에 의해, 저잡음 특성을 유지한 채로 칩 면적이 작은 메모리를 실현할 수 있다.
[실시예 3]
제9도는 본 발명의 제3의 실시예를 도시한 반도체 메모리의 주요부 구성도로서, 분할된 메모리 어레이에 속하는 센스 앰프군 NS, PS의 데이타선상의 배치를 각각 서로 반대로 하는 것에 의해, CL0, CL10을 메모리 어레이의 분할부에서 교차하지 않도록 한 경우에 도시하고 있다.
일반적으로, CL0, CL10에는 큰 과도 전류가 흐르므로, 제2a도에서는 교차부의 저항을 알루미늄 2층 배선등을 사용하여 매우 작게 하는 레이아웃이 이루어진다. 이 때문에, 이 교차부의 면적은 크게 되어 이 부분을 다른 회로의 레이아웃용으로서 유효하게 활용할 수 없게 된다. 본 실시예에서는 이와 같은 문제를 해결할 수 있는 이점이 있다. 또한, 제2a도등에서는 설명의 형평상, 예를 들면, 메모리 어레이 MA0내의 데이타선의 가장 끝부에 PS가 접속된 예를 도시하고 있지만, 동일 데이타선상에 접속되는 두종류의 센스 앰프의 접속을 바꾸어 가장 끝부에 NS가 접속되어도 하등문제는 없다.
[실시예 4]
제10도는 본 발명의 제4의 실시예를 도시한 반도체 메모리의 구성도로서, 워드선의 분할법에 관한 것이다. X디코더(XDEC)를 분할된 메모리 어레이의 끝부에 배치하고, X디코더 XDEC의 출력선 XS를 입체선(예를 들면, 워드선이 폴리실리콘 또는 폴리사이드, 데이타선이 제1층째의 알루미늄이면, XS는 제2층째의 알루미늄 배선)에 의해 메모리 어레이상을 통과시키고, 그 XS에 나타난 디코더 선택 출력 신호와 ψX0또는 ψX1에 의해 바라는 메모리 어레이에 워드 펄스를 인가시키도록 하고 있다. 본 실시예의 변형으로서, 2개의 드라이버 XD를 메모리 어레이의 분할부에 모아서 배치할 수도 있다. 이와 같이, X디코더 끝부에 배치하면, 도시하지 않지만, 칩 끝부에 어드레스 버퍼 회로에서 출력된 다수의 어드레스 배선을 메모리 어레이의 바깥쪽을 통하여 X디코더에 입력한다고 하는 제2a도에 있어서의 레이아웃상의 문제는 해소된다.
또한, 제2a도에 있어서 블럭내의 회로는 본 발명의 본질에 직접 관계가 없으므로, 그의 상세한 설명과 변형예를 기술하지 않지만, 상술한 문헌에 기재되어 있는 바와 같은 데이타선을 다분할로 하는 방법 또는 분할된 2조의 근접하는 데이타선과 제2도 B의 I/O선으로 공용하는 방법등에도 그대로 적용할 수 있다. 또 본 실시에에 있어서는 워드선이 분할되고, 분할된 그 일부의 워드선만이 선택되고, 펄스전압이 인가되는 방법이므로, 다이나믹 메모리에 특유인 리프레시 사이클의 균형으로 한번에 2048개의 센스앰프 NS, PS를 동작시킬 필요가 있다. 종래, 이 리프레시동작은 제2b도, 제3도에 있어서 BLK0-BLK3중의 어느것인가 2개의 블럭을 동시에 선택하는 것에 의해서 실행되고 있었다. 즉, 예를들면 BLK0과 BLK1이 동시에 선택되고, 워드선 W0, W256에 펄스가 인가되면, 그들 2개의 워드선에 접속되는 합계 2048개의 메모리셀이 리드되고, 그것에 대응한 2048개의 센스앰프쌍(NS,PS)에 의해서 증폭되는 것에 의해 리프레시 동작이 실행되고 있다. 그러나, 본 실시예에 있어서는 2048개의 센스앰프쌍을 동시에 동작시키기 위해서는 제5도의 4개의 블럭, 예를들면 BLK0, BLK1, BLK2, BLK3을 동시에 선택할 필요가 있다. 즉, 워드선 방향을 분할한 분만큼 비트선방향의 선택할 블럭수를 증가할 필요가 있으며, 이것에 의해서 비로서 종래와 동일한 리프레시 동작을 실행할 수 있게 된다.
[실시예 5]
제11도는 본 발명의 제5의 실시예를 도시한 반도체 메모리의 구성도이다. 본 실시예는 리프레시동작에 관련해서 블럭의 선택법을 변경한 경우를 도시한 것이다. 또한, 이 도면에서, NS, PS는 생략되어 있다. 제2a도에서는 예를 들면, ψX0에 의해 블럭 BLK0, BLK1, BLK2, BLK3을 동시에 선택하는 구성이지만, 제11도에서는 ψX0에 의해 선택하는 블럭을 BLK0, BLK1, BLK12, BLK13으로 하고 ψX1에 의해 나머지 블럭을 선택하는 구성으로 되어 있다. 본 실시예에 있어서는 신호 증폭시에 발생하는 칩내 잡음을 칩 내부에서 분산할 수 있다. 즉, 제2a도에서는 동시에 선택되는 블럭이 디코더 XDEC의 좌측 또는 우측중 어느 한쪽에만 있으므로, 신호 증폭시에 데이타선에서 실리콘 기판에 접합 용량을 거쳐 결합하는 잡음은 칩의 한쪽에서만 발생하고, 그부분의 잡음량을 실효적으로 크게하여 버린다. 특히, 메모리 어레이가 CMOS 구조에 있어서의 웰내에 형성되어 있는 경우, 국소적인 웰의 전위 변동이 문제로 된다. 제11도에서는 동시에 선택되는 블럭이 디코더 XDEC의 오른쪽과 왼쪽으로 분산되어 있으므로, 신호 증폭시에 발생하는 잡음을 칩 내부에서 분산시킬 수 있어 국소적인 잡음의 증대를 방지할 수 있다. 또 제11도에서는 드라이버 ND 또는 PD에서 봐서 거리적으로 가까운 블럭과 먼 블럭을 동시에 선택하므로, 가까운 블럭 또는 먼 블럭만을 선택하는 제2a도의 구성에 비해 전원의 피크 전류를 평균화할 수도 있다. 즉, 일반적으로, 드라이버 ND, PD에 먼 블럭을 선택한 경우의 피크 전류는 가까운 블럭을 선택할 경우에 비해 공통 구동선의 저항에 의해 작게 되므로, 한쪽만을 선택하는 경우, 특히 가까운 블럭만을 선택하는 경우에 비해 양쪽을 혼재시켜 선택하는 쪽이 칩 전체의 피크 전류의 크기를 평균화할 수 있어 작게 할 수 있다.
[실시예 6]
제12도는 본 발명의 제6의 실시예를 도시한 반도체 메모리의 구성도로서, 제11도를 다시 변형하여, 동시에 선택하는 블럭을 더욱 분산시키고 있다. 제12도에서는 ψX0에 의해 동시에 선택되는 블럭은 CLK0, BLK11, BLK2, BLK13으로 되고, 디코더 XDEC의 좌우의 블럭을 교대로 선택하는 구성으로 되어 있다. 이 실시예에 있어서는 제11도에 비해 더욱 칩 내부의 잡음을 분산할 수 있다.
[실시예 7]
제13도는 본 발명의 제7의 실시예를 도시한 반도체 메모리의 구성도로서, 워드선 방향으로 메모리 어레이를 4분할한 예를 도시한 것이다. 센스앰프 NS, PS는 간단화를 위해 도시하지 않았다. 4분할한 메모리 어레이중, 예를 들면, MA0과 MA1또는 MA2와 MA3이라는 조합으로 선택하고, 제2a도와 같이 CL0, CL10에 흐르는 전류를 반감시킨 예이다. 물론, 4분할한 메모리 어레이중에서 임의의 2개의 메모리 어레이를 선택하고, 그것에 대응한 CL0, CL10의 결선법을 채용할 수도 있다. 이 실시예에서는 워드선이 폴리실리콘이나 폴리사이드등의 비교적 고저항의 재질로 형성되어 있으므로, 고속화를 위해 다수로 분할해야 하는 경우에 유효하다.
[실시예 8]
제14도는 본 발명의 제8의 실시예를 도시한 반도체 메모리 구성도로서, 워드선 방향으로 메모리 어레이를 4분할하고, 공통 구동선 CL0, CL10, CL20, CL30에 드라이버 ND, PD를 마련한 구성을 도시하고 있다. 제13도와 마찬가지로, 센스앰프 NS, PS는 간단화를 위해 생략되어 있다. 이 실시예에서는 4분할한 메모리 어레이중, MA0과 MA2또는 MA1과 MA3의 조합으로 선택하고, 제13도의 실시예에 비해, 각 공통 구동선에 흐르는 전류를 더욱 반감하고 있다. 더우기, 드라이버 PD, ND에서 봐서 가까운 메모리 어레이와 먼 메모리 어레이의 조합으로 선택하므로, 칩 전체의 피크 전류의 크기를 평균화할 수 있다.
[실시예 9]
제15도는 본 발명의 제9의 실시예를 도시한 반도체 메모리의 구성도로서, 드라이버 PD, ND, 이들을 제어하는 신호를 발생하는 회로 및 입출력 회로를 포함하는 주변 회로 및 패드군을 칩 중앙부, 즉 메모리 어레이에 끼워진 부분에 배치한 경우를 나타내고 있다. 본 실시예에서는 메모리 어레이의 중앙부에 드라이버 ND, PD를 마련하여 좌우의 메모리 어레이에서 공용하고 있으므로, 제14도에 비해 드라이버의 수를 작게 할 수 있다. 또 Vcc 패드 및 어스용 패드도 중앙부에 마련하고 있으므로, 드라이버와 이들 패드를 연결하는 배선의 길이를 단축할 수 있고, 배선 저항을 작게 할 수 있다. 또한, 제15도에 있어서도 제14도와 마찬가지로, 드라이버 PD, ND에서 봐서, 가까운 메모리 어레이와 먼 메모리 어레이의 조합으로 선택하는 것에 의해, 칩 전체의 피크 전류의 크기를 평균화할 수 있다. 또, 제13도, 제14도, 제15도에 있어서, 제11도, 제12도에서 기술한 칩내 잡음의 저감이라는 관점에서 동시 선택하는 블럭을 체커판 모양으로 하는 것이 바람직하다.
[실시예 10]
이상 기술한 실시예에서는 제6도, 제7도에서 도시한 바와 같이, N채널 트랜지스터로 구성된 센스앰프 NS를 최초로 활성화한 예를 나타내었지만, NS, PS의 어느것도 센스앰프이므로, P채널 트랜지스터로 구성된 센스앰프 PS를 처음에 활성화하고 다음에 센스앰프 NS를 활성화하는 것도 가능하다. 이 경우, 제6도, 제7도에서 설명한 ψND0, ψPD0또는 ψND1, ψPD1의 위상 관계를 각각 반대로 인가하면 좋다. 이 방식에 있어서도 이상 기술한 각 실시예와 마찬가지 효과를 얻을 수 있다. 더우기, 센스앰프 NS를 최초로 활성화하는 메모리 어레이와 PS를 최초로 활성화하는 메모리 어레이를 혼재시킨 방법도 고려된다. 제16도는 그의 일예이다.
제16도는 본 발명의 제10의 실시예를 도시한 반도체 메모리의 구성도로서 메모리 어레이의 구성은 제11도의 경우와 마찬가지이지만, 메모리 어레이의 우측, 즉 Vcc 패드측에는 드라이버 PD만을, 메모리 어레이의 좌측, 즉 어스용 패드측에는 드라이버 ND만을 각 공통 구동선에 마련한 예를 도시하고 있다.
제17도는 제16도의 동작 타이밍이다. 먼저, 신호 ψX0에 의해 블럭 BLK0내의 워드선 W0및 블럭 BLK12내의 워드선 W'512에 펄스가 인가되고, 각 블럭내의 데이타선, 예를 들면 D0(0), D512(2)에 신호가 리드된다. 다음에, 블럭 BLK0내의 P채널 트랜지스터로 구성된 센스앰프 PS를 공통 구동선 CL10을 드라이버 PD에 의해 2.5V에서 5V로 상승하는 것에 의해, 활성화시킨다. 한편, 블럭 BLK12내에서는 N채널 트랜지스터로 구성되는 센스앰프 NS를 공통 구동선 CL12를 드라이버 ND에 의해 2.5V에서 0V로 하강하는 것에 의해 활성화시킨다. 그후, 블럭 BLK0내에서는 NS를 활성화하고, 블럭 BLK12내에서는 PS를 활성화하여 각각의 블럭내에 데이타선상의 리드 신호의 증폭을 완료한다. 제17도에 나타낸 동작에 있어서, 중요한 것은 각 블럭에 있어서, 2개의 센스앰프, 즉 NS, PS중 드라이버 PD, ND와의 거리가 먼쪽부터 활성화시키는 것이다. 예를 들면, 블럭 BLK0에서는 PS가 PD와의 거리가 멀어 PS를 먼저 활성화시킨다.
신호 증폭시의 잡음의 크기는 NS의 경우, 공통 구동선의 하강하는 속도(PS의 경우에는 상승하는 속도)가 늦을수록 작은 것은 알려져 있다. 따라서, 드라이버 ND(또는 PD)에서 먼 NS에 의한 증폭에 비해, 같은 신호량의 경우, 증폭시의 잡음은 작다. 즉, 공통 구동선의 하강 속도가 다르기 때문이다. 따라서, 제17도에 도시한 실시예에서는 드라이버로 부터의 거리가 먼 쪽의 센스앰프를 먼저 활성화하고, 이 센스앰프에 의해 충분히 증폭한 후, 다른 쪽의 센스앰프에 의해 최대 진폭(5V)로 증폭하는 것에 의해, 증폭시의 잡음을 저감하고 있다. 또, 블럭 BLK0과 BLK12에서, PS(또는 NS)가 활성화되는 시간이 다르므로, 각각의 블럭에서 발생하는 전원 전류의 피크 위치는 시간적으로 어긋나 있어 칩 전체에서 본 경우의 피크 전류의 크기를 작게 할 수 있다.
또 센스앰프 NS, PS도 거의 동시각에 활성화하는 것도 가능하다. 동시각에 활성화하면, 데이타선에서 실리콘 기판에 접합 용량을 거쳐 결합하는 잡음은 데이타선을 2.5V로 프리챠지하는 폴디드 데이타선 셀 방식이므로, 상쇄하는 이점이 있고 안정한 메모리 동작이 가능하게 된다.
또한 상술한 실시예는 센스앰프, 예를 들면 NS를 동작시키는 경우 1개의 드라이버 ND로 구동하는 예를 도시하였다. 그러나, 증폭시의 잡음을 저감하기 위해, ND로서 1개의 드라이버가 아니고 구동 능력이 다른 2개의 드라이버를 병렬 접속하고, 먼저 구동 능력이 약한 드라이버를 활성화하여 데이타선상의 신호 전압을 어느 정도까지 증폭하고, 계속해서 구동 능력이 강한 드라이버를 활성화하여 신호 전압을 충분히 증폭한다고 하는 소위 2단 증폭 방식도 적용가능하다.
[실시예 11]
제18도는 본 발명의 다른 실시예를 도시한 반도체 메모리의 구성도이다. 본 실시예는 제4도 및 제5도에 도시한 실시예에 메모리 어레이 전환 스위치 GC를 부가하고, 서브 어레이 MA0, MA1을 각각 다시 2분할 하여, MA0L, MA0R, MA1L, MA1R의 네개의 서브 어레이로 분할한 구성으로 되어 있다. 또한 센스앰프 NS, PS, 프리챠지 회로 PC, I/O선 등을 GC를 거쳐 분할한 서브 어레이의 중간에 배치한 구성으로 되어 있고, GC를 온 또는 오프상태로 하는 것에 의해, 서브 어레이 AM0L과 MA0R또는 MA1L, MA1R에서 센스앰프등을 공유하는 구성으로 되어 있다. 메모리 어레이 전환 스위치 GC는 제어선 SL0, SL1에 의해 제어되고, X디코더 XDEC에 의해 선택 상태로 된다. 이 구성에 있어서, 예를 들면 서브 어레이 MA0L내의 메모리 셀을 선택한 경우, 워드선을 온으로 하기 전에, SL0에 고전압을 인가하고, MA0L측의 GC를 온상태로 하여 MA0L과 센스앰프등을 접속시킨다. 한편, SL1에 0V를 인가하고, MA0R측의 GC를 오프상태로 하여 MA0R을 센스앰프등과 분리한다. GC를 이와같이 선택상태로 한 후의 동작은 제6도에서의 설명과 마찬가지이다. 즉, MA0L내의 워드선 하나가 온으로 되고, MA0L내의 데이타선상에 메모리셀 리드신호 전압이 출력되고, 그후 센스앰프에 의해 증폭된다. 한편, MA0R은 비선택상태로 되어 있으며, 서브 어레이내의 데이타선상은 프리챠지상태를 유지한다. 여기서, SL0에 인가되는 전압은 메모리셀에 충분히 정보가 라이트되는 값으로 할 필요가 있다. 즉, GC를 구성하는 트랜지스터의 스레시홀드 전압을 VT로 한 경우, Vcc+VT이상으로 할 필요가 있다.
본 실시예에 의하면, 제4도에 도시한 실시예에 비해서 센스앰프등을 증가하는 일없이 데이타선을 다시 2분할 할 수 있으므로, 1개당의 데이타선의 기생용량을 절반으로 할 수 있으며, 데이타선상에 리드되는 메모리셀 리드신호 전압을 약 2배로 할 수 있고 고 S/N으로 된다. 또, 비선택측의 서브 어레이는 프리챠지상태를 유지하고 있으므로, 센스앰프에 의한 증폭시에 충방전되는 데이타선의 기생용량을 제4도에 비해서 절반으로 할 수 있고, 소비전력 및 전원의 과도 전류의 피크값을 저감할 수 있다. 또한 I/O선도 분할한 서브 어레이의 중간에 배치한 것에 의해, 서브 어레이 MA0L과 MA0R(또는 MA1L과 MA1R)에서 리드 또는 라이트 속도에 차가 생기는 일이 없다.
이상 설명한 바와 같이 본 발명에 의하면, 저잡음 특성을 유지한 상태에서 센스앰프의 공통 구동선에 흐르는 증폭시의 전류를 반감할 수 있다. 또 그것에 따라 배선폭도 좁게 할 수 있으므로 반도체 메모리의 칩 면적을 감소시키는 것이 가능하다.
이상 본 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (10)

  1. 여러개의 워드선(W0-W255, W'0-W'255), 상기 워드선과 교차하도록 배치된 여러개의 데이타선(D0,D0-D511,
    Figure kpo00011
    511,D512,
    Figure kpo00012
    512~D1023,
    Figure kpo00013
    1023), 상기 워드선과 상기 데이타선의 교차점에 배치된 여러개의 메모리셀(MC), 상기 메모리셀(MC)의 데이타가 상기 데이타선상으로 리드될때, 상기 데이타를 증폭하는 여러개의 센스앰프(NS,PS)를 각각 갖는 적어도 제1 및 제2의 블럭(BLK0,BLK10)을 포함하고, 상기 여러개의 센스앰프는 N채널 MOS트랜지스터 센스앰프(NS)와 P채널 MOS트랜지스터 센스앰프(PS)를 포함하고, 상기 제1의 블럭(BLK0)내의 상기 N채널 MOS트랜지스터 센스앰프(NS)가 활성화전압(0V)를 받을때는 상기 제2의 블럭(BLK10)내의 상기 P채널 MOS트랜지스터 센스앰프(PS)가 활성화전압(0V)를 받을때는, 상기 제1의 블럭(BLK0)내의 상기 P채널 MOS트랜지스터 센스앰프(PS)가 비활성화전압(5V)를 받을때는 상기 제2의 블럭(BLK10)내의 상기 N채널 MOS트랜지스터 센스앰프(NS)가 활성화전압(5V)를 받으며, 상기 N채널 MOS트랜지스터 센스앰프(NS)의 활성화전압(0V)와 상기 P채널 MOS트랜지스터 센스앰프(PS)의 비활성화전압(0V)는 동일한 전압이고, 상기 N채널 MOS트랜지스터 센스앰프(NS)의 비활성화전압(5V)와 상기 P채널 MOS트랜지스터 센스앰프(PS)의 활성화전압(5V)는 동일한 전압인 반도체 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2의 블럭(BLK0,BLK10)내의 상기 워드선(W0-W255, W'0-W'255)는 제1 및 제2의 워드선 드라이버(XD,XD)에 의해 각각 구동되는 반도체 메모리.
  3. 제1항에 있어서, 상기 제2의 블럭(BLK10)은 상기 제1의 블럭(BLK0)이 리프레시동작을 실행할때는 리프레시동작을 실행하지 않고, 상기 제1의 블럭(BLK0)은 상기 제2의 블럭(BLK10)이 리프레시동작을 실행할 때는 리프레시동작을 실행하지 않는 반도체 메모리.
  4. 제1항에 있어서, 제1의 구동선(CL0)은 상기 제1의 블럭(BLK0)내의 상기 N채널 MOS트랜지스터 센스앰프(NS)의 구동선과 상기 제2의 블럭(BLK10)내의 상기 P채널 MOS트랜지스터 센스앰프(PS)의 구동선을 포함하고, 제2의 구동선(CL10)은 상기 제1의 블럭(BLK0)내의 상기 P채널 MOS트랜지스터 센스앰프(PS)의 구동선과 상기 제2의 블럭(BLK10)내의 상기 N채널 MOS트랜지스터 센스앰프(NS)의 구동선을 포함하며, 상기 제1의 블럭(BLK0)내의 상기 N채널 MOS트랜지스터 센스앰프(NS)의 상기 구동선과 상기 제2의 블럭(BLK10)내의 상기 P채널 MOS트랜지스터 센스앰프(PS)의 상기 구동선은 서로 접속되어 있고, 상기 제1의 블럭(BLK0)내의 상기 P채널 MOS트랜지스터 센스앰프(PS)의 상기 구동선과 상기 제2의 블럭(BLK10)내의 상기 N채널 MOS트랜지스터 센스앰프(NS)의 상기 구동선은 서로 접속되어 있는 반도체 메모리.
  5. 제4항에 있어서, 상기 제1 및 제2의 구동선(CL0,CL10)은 서로 교차하지 않는 반도체 메모리.
  6. 제4항에 있어서, 상기 제1의 블럭(BLK0)내에 있으며 또한 상기 P채널 MOS트랜지스터(PS)로 구성된 상기 센스앰프와 상기 제2의 블럭(BLK10)내에 있으며 또한 상기 N채널 MOS트랜지스터(NS)로 구성된 상기 센스앰프는 서로 대응하는 상기 제1 및 제2의 블럭내의 위치에 배치되고, 상기 제1의 블럭(BLK0)내에 있으며 또한 상기 N채널 MOS트랜지스터(NS)로 구성된 상기 센스앰프와 상기 제2의 블럭(BLK10)내에 있으며 또한 상기 P채널 MOS트랜지스터(PS)로 구성된 상기 센스앰프는 서로 대응하는 상기 제1 및 제2의 블럭내의 위치에 배치되며, 상기 제1 및 제2의 구동선(CL0, CL10)은 서로 평행인 반도체 메모리.
  7. 제4항에 있어서, 상기 제1 및 제2의 구동선(CL0,CL10)은 그의 제1의 끝에 N채널 MOS트랜지스터로 구성된 제1의 드라이버(ND)를 갖고, 상기 제1 및 제2의 구동선(CL0,CL10)은 그의 제2의 끝에 P채널 MOS트랜지스터로 구성된 제2의 드라이버(PD)를 각각 가지며, 상기 제1 및 제2의 드라이버(ND,PD)는 상기 메모리가 배치되어 있는 칩의 중심부근에 배치되어 있는 반도체 메모리.
  8. 제4항에 있어서, 상기 메모리셀은 데이타를 축적하는 용량(CS)와 리드 및 라이트 동작시에 상기 데이타를 액세스하는 트랜지스터를 포함하는 반도체 메모리.
  9. 제4항에 있어서, 상기 반도체 메모리는 반도체칩상에 배치되고, 상기 제1 및 제2의 구동선(CL0,CL10)은 그의 제1의 끝에 N채널 MOS트랜지스터로 구성된 제1의 드라이버(ND)를 갖고, 상기 제1 및 제2의 구동선(CL0,CL10)은 그의 제2의 끝에 P채널 MOS트랜지스터로 구성된 제2의 드라이버(PD)를 가지며, 상기 반도체 메모리 어스용 단자(GND)는 상기 제1의 드라이버(ND)가 배치되어 있는 반도체칩의 표면 부분에 배치되고, 상기 반도체 메모리로의 전원전압 인가용 단자(Vcc)는 상기 제2의 드라이버(PD)가 배치되어 있는 반도체칩의 표면의 다른 부분에 배치되는 반도체 메모리.
  10. 제9항에 있어서, 상기 센스앰프의 상기 제1 및 제2의 구동선(CL0,CL10)은 이전의 블럭에 대한 다음의 블럭의 상기 N채널 및 P채널 MOS트랜지스터로 구성된 상기 센스앰프의 위치를 반대로 하는 것에 의해 상기 블럭 사이의 경계부에서 교차하지 않는 반도체 메모리.
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