JPS62107497A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS62107497A JPS62107497A JP60247578A JP24757885A JPS62107497A JP S62107497 A JPS62107497 A JP S62107497A JP 60247578 A JP60247578 A JP 60247578A JP 24757885 A JP24757885 A JP 24757885A JP S62107497 A JPS62107497 A JP S62107497A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- line
- block
- semiconductor memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリに関し、特にダイナミックＭＯ
Ｓメモリの過渡電流の抑制に好適な半導体メモリに関す
るものである。
Ｓメモリの過渡電流の抑制に好適な半導体メモリに関す
るものである。
ダイナミックＭＯＳメモリの大容量化とともに、チップ
内に流れる過渡電流の大きさは、チップ内の雑音の抑制
という点から設計における重要な項目の１つになってい
る。従来、例えば、「ソリッド・ステート・サーキット
Ｊ （Ｉ Ｅ Ｅ Ｅ Ｊ 、 ”５ｏｌｉｄ−５
ｔ、ａｔｅ Ｃ１ｒｃｕｉｔｓ” ｐｐ、５８
５−５９０．○ｃ１１９８４ ）に記載されているよう
に、プリチャージ時のデータ線を充電する際に流れる充
電電流を抑制するために、メモリアレーを複数のサブア
レーに分割し、それぞれのサブアレーから発生する過渡
電流（充電電流）の発生時刻をずらすことにより、実効
的にチップ全体の過渡電流を低減する方法がとられてい
る。しかし、この方法では、データ線をＶｃｃ（！ｇ電
電圧１常常５Ｖレベルにプリチャージする方式において
、メモリセルから微少信号電圧が読み出され、それが増
幅されてデータ線電圧がＯｖあるいは５ｖになった後の
増幅動作完了後のプリチャージ過渡電流を問題にしてい
る。すなわちメモリセルからの微少信号電圧を扱ってい
る時刻、つまり増幅時の過渡電流を対象としているわけ
ではない。しかし、近年、メモリの大容量化とともに、
データ線の充放電電流の増大に伴う消費電力の増大が深
刻となり、これを解決するために、データ線をＶｃｃ／
２（２，５Ｖ）にプリチャージする方式と、センスアン
プとしてＣＭＯＳセンスアンプ、つまりＮチャネルＭｏ
ＳトランジスタからなるセンスアンプとＰチャネルＭＯ
Ｓトランジスタからなるセンスアンプを組み合せた方式
が重要となってきている。この方式では、後述するよう
に、増幅時の過渡電流が問題となる。すなわち、増幅時
に過渡電流が大きくなると、チップ内に雑音を誘起し、
増幅時の安定動作が不可能になる。このために、アルミ
ニウムの配線幅を大きくする等の対策がとられているが
、チップ面積が著しく増大する等の問題が生じてしまう
。一方、この方式では、ＶＣＣプリチャージ方式とは異
なり、プリチャージ時に電流線に流れる電流は、データ
対線内のプリチャージでよいために、殆んど問題になら
ないほど小さい。このようなＶｃｃ／２プリチャージ方
式に、従来のＶＣＣプリチャージ方式で行われてきた分
割駆動する方式を適用しようとしても、雑音が大きくな
るために安定動作は不可能となる。すなわち、ある２組
のサブアレー内のそれぞれのワード線にパルスが印加さ
れ。
内に流れる過渡電流の大きさは、チップ内の雑音の抑制
という点から設計における重要な項目の１つになってい
る。従来、例えば、「ソリッド・ステート・サーキット
Ｊ （Ｉ Ｅ Ｅ Ｅ Ｊ 、 ”５ｏｌｉｄ−５
ｔ、ａｔｅ Ｃ１ｒｃｕｉｔｓ” ｐｐ、５８
５−５９０．○ｃ１１９８４ ）に記載されているよう
に、プリチャージ時のデータ線を充電する際に流れる充
電電流を抑制するために、メモリアレーを複数のサブア
レーに分割し、それぞれのサブアレーから発生する過渡
電流（充電電流）の発生時刻をずらすことにより、実効
的にチップ全体の過渡電流を低減する方法がとられてい
る。しかし、この方法では、データ線をＶｃｃ（！ｇ電
電圧１常常５Ｖレベルにプリチャージする方式において
、メモリセルから微少信号電圧が読み出され、それが増
幅されてデータ線電圧がＯｖあるいは５ｖになった後の
増幅動作完了後のプリチャージ過渡電流を問題にしてい
る。すなわちメモリセルからの微少信号電圧を扱ってい
る時刻、つまり増幅時の過渡電流を対象としているわけ
ではない。しかし、近年、メモリの大容量化とともに、
データ線の充放電電流の増大に伴う消費電力の増大が深
刻となり、これを解決するために、データ線をＶｃｃ／
２（２，５Ｖ）にプリチャージする方式と、センスアン
プとしてＣＭＯＳセンスアンプ、つまりＮチャネルＭｏ
ＳトランジスタからなるセンスアンプとＰチャネルＭＯ
Ｓトランジスタからなるセンスアンプを組み合せた方式
が重要となってきている。この方式では、後述するよう
に、増幅時の過渡電流が問題となる。すなわち、増幅時
に過渡電流が大きくなると、チップ内に雑音を誘起し、
増幅時の安定動作が不可能になる。このために、アルミ
ニウムの配線幅を大きくする等の対策がとられているが
、チップ面積が著しく増大する等の問題が生じてしまう
。一方、この方式では、ＶＣＣプリチャージ方式とは異
なり、プリチャージ時に電流線に流れる電流は、データ
対線内のプリチャージでよいために、殆んど問題になら
ないほど小さい。このようなＶｃｃ／２プリチャージ方
式に、従来のＶＣＣプリチャージ方式で行われてきた分
割駆動する方式を適用しようとしても、雑音が大きくな
るために安定動作は不可能となる。すなわち、ある２組
のサブアレー内のそれぞれのワード線にパルスが印加さ
れ。
メモリセルからそれぞれのデータ線に微少信号電圧が現
われている場合を考える。その状態で、あるサブアレー
内のセンスアンプが動作を開始し、他のサブアレー内の
センスアンプがまだ非動作状態にある時間帯を考える。
われている場合を考える。その状態で、あるサブアレー
内のセンスアンプが動作を開始し、他のサブアレー内の
センスアンプがまだ非動作状態にある時間帯を考える。
この時、センスアンプが動作しているサブアレー内のデ
ータ線の電圧変化が大きいので、これが各種の寄生容量
を通して、センスアンプがまだ非動作状態にあるサブア
レーへ雑音として結合する。このために非動作状態にあ
るサブアレーは、次の時刻に動作状態に入って信号電圧
を増幅しようとしても、上記雑音のため安定動作は不可
能となるのである。
ータ線の電圧変化が大きいので、これが各種の寄生容量
を通して、センスアンプがまだ非動作状態にあるサブア
レーへ雑音として結合する。このために非動作状態にあ
るサブアレーは、次の時刻に動作状態に入って信号電圧
を増幅しようとしても、上記雑音のため安定動作は不可
能となるのである。
このような理由から、Ｖｃｃ／２プリチャージ方式では
、増幅時のサブアレー内の過渡電流を減らすごとは、チ
ップ面積を小にするためにも、また安定動作させるため
にもきわめて重要である。
、増幅時のサブアレー内の過渡電流を減らすごとは、チ
ップ面積を小にするためにも、また安定動作させるため
にもきわめて重要である。
これらの問題点について、さらに従来の回路を用いて詳
述する。
述する。
第２図、第３図、および第４図は、従来の１Ｍビットダ
イナミックメモリの構成例を示す図である。なお、この
メモリの詳細は、例えば、特願昭５６−０８１０４２号
明ｍ書、あるいはｒｃＭＯ８技術を用いた２０ナノ秒ス
タティックカラムの１メガビットダイナミックＲＡＭＪ
（Ｋ、Ｓａｔ、。
イナミックメモリの構成例を示す図である。なお、この
メモリの詳細は、例えば、特願昭５６−０８１０４２号
明ｍ書、あるいはｒｃＭＯ８技術を用いた２０ナノ秒ス
タティックカラムの１メガビットダイナミックＲＡＭＪ
（Ｋ、Ｓａｔ、。
ｅｔ、ａＱ、”Ａ ２ ０ｎｓ Ｓｔ、ａヒ
ｉｃ Ｃｏｌｕｍｎ ＩＭｂＤ ＲＡ Ｍ
ｉｎ ＣＭ ＯＳ Ｔｅｃｈｎｏｌｏｇｙ”ＩＳＳ
ＣＣＤｉｇｅｓｔ、 ｏｆ Ｔｅｃｈｎｉｃａ
ｌ Ｐａｐｅｒｓ、ｐｐ、２５４．Ｆｅｂ。
ｉｃ Ｃｏｌｕｍｎ ＩＭｂＤ ＲＡ Ｍ
ｉｎ ＣＭ ＯＳ Ｔｅｃｈｎｏｌｏｇｙ”ＩＳＳ
ＣＣＤｉｇｅｓｔ、 ｏｆ Ｔｅｃｈｎｉｃａ
ｌ Ｐａｐｅｒｓ、ｐｐ、２５４．Ｆｅｂ。
１９８５）に論じられている。ただし、説明を簡単にす
るために、センス方式は単純化している。また、アドレ
ス信号、各種クロック信号あるいはアドレスマルチプレ
ックス方式の場合に、それに特有な各種クロック等も省
略されている。
るために、センス方式は単純化している。また、アドレ
ス信号、各種クロック信号あるいはアドレスマルチプレ
ックス方式の場合に、それに特有な各種クロック等も省
略されている。
第２図は、２５６ビツ）−のサブアレーＭＡとＮチャネ
ルＭｏＳトランジスタからなるセンスアンプＮＳとＰチ
ャネルＭＯＳトランジスタからなるセンスアンプＰＳ、
あるいはプリチャージ回路ＰＣ等からなるブロックＢＬ
Ｋｏを示している。メモリセルＭＣには、フォールプツ
トデータラインセル（ｆｏｌｄｅｄ ｄａｔ、ａ
１ｉｎｅ ｃｅｌｌ）を用いてしする。
ルＭｏＳトランジスタからなるセンスアンプＮＳとＰチ
ャネルＭＯＳトランジスタからなるセンスアンプＰＳ、
あるいはプリチャージ回路ＰＣ等からなるブロックＢＬ
Ｋｏを示している。メモリセルＭＣには、フォールプツ
トデータラインセル（ｆｏｌｄｅｄ ｄａｔ、ａ
１ｉｎｅ ｃｅｌｌ）を用いてしする。
これについては、例えば、「高密度単一装置のダイナミ
ックＭＯＳメモリセルＪ （Ｋ、 Ｉｔｏｈ ａｎ
ｄＩイ 、 Ｓ ｕｎａｍｉ 、” Ｈｉｇｈ
Ｄ ｅｎｓｉ仁ｙ Ｏｎｅ −ｄｅｖｉｃ
ｅｄｙｎａｍｉｃ Ｍ ＯＳ ｍｅｍｏｒｙ ｃｅ
ｌｌｓ”ＩＥＥＰＲＯＣ，、ｖｏｌ、 １３０、ｐｔｌ
、Ｎｏ、３．Ｊｕｎｅ １９８３．ｐｐ、１２７）に
詳しく述べられている。また、１本のワード線にｌ０２
４個のメモリセルが接続され、それに対応した１０２４
対のデータ対線（Ｄｏ＋ ＤＯ’ ” ” ”＋ Ｄ１
０２３ｔＤｘｏ２３）には、前述したプリチャージ回路
ＰＣ，センスアンプＰＳ、ＮＳが接続されている。この
ようなブロックが４個で、第３図に示すような１Ｍビッ
トのチップを構成する。
ックＭＯＳメモリセルＪ （Ｋ、 Ｉｔｏｈ ａｎ
ｄＩイ 、 Ｓ ｕｎａｍｉ 、” Ｈｉｇｈ
Ｄ ｅｎｓｉ仁ｙ Ｏｎｅ −ｄｅｖｉｃ
ｅｄｙｎａｍｉｃ Ｍ ＯＳ ｍｅｍｏｒｙ ｃｅ
ｌｌｓ”ＩＥＥＰＲＯＣ，、ｖｏｌ、 １３０、ｐｔｌ
、Ｎｏ、３．Ｊｕｎｅ １９８３．ｐｐ、１２７）に
詳しく述べられている。また、１本のワード線にｌ０２
４個のメモリセルが接続され、それに対応した１０２４
対のデータ対線（Ｄｏ＋ ＤＯ’ ” ” ”＋ Ｄ１
０２３ｔＤｘｏ２３）には、前述したプリチャージ回路
ＰＣ，センスアンプＰＳ、ＮＳが接続されている。この
ようなブロックが４個で、第３図に示すような１Ｍビッ
トのチップを構成する。
次に、第２図のブロックの動作を、第４図のタイミング
チャートを用いて説明する。第４図におけるφＰはプリ
チャージ信号、ｗｏ −Ｗ２２ Ｂはワード線に印加さ
れる電圧、φＮＤ、φＰＤはそれぞれＮチャネルまたは
ＰチャネルのＭＯＳ）、ランジスタからなるセンスアン
プ駆動回路の電圧。
チャートを用いて説明する。第４図におけるφＰはプリ
チャージ信号、ｗｏ −Ｗ２２ Ｂはワード線に印加さ
れる電圧、φＮＤ、φＰＤはそれぞれＮチャネルまたは
ＰチャネルのＭＯＳ）、ランジスタからなるセンスアン
プ駆動回路の電圧。
ｊＮ＋ＩＰはそれぞれ共通駆動線ＣＬｏｏ＋ＣＬ０１に
流れる電流である。
流れる電流である。
プリチャージ信号φＰによってすべてのデータ線ＤＯ”
””Ｄ１０２３およびセンスアンプＮＳ、ＰＳの駆動ｌ
ｌＡｃＬａ ｏ ｒ ＣＬｓ ｏ等がＶＣＣの半分の電
圧（Ｖｃｃ／２．通常ＶＣＣは５ｖのため２゜５Ｖ）に
プリチャージされた後、複数のアドレス信号（図示省略
）によりＸデコーダ（ＸＤＥＣ）およびＸドライバ（Ｘ
Ｄ）が選択される。その後、クロックφＸが印加され、
選択されたワード線（例えば、Ｗｏ）にパルスが印加さ
れる。これによって、ワード線ＷＯに接続されている１
０２４個のメモリセルＭＣから容量Ｃｓに蓄積されてい
る情報に応じて読み出し信号電圧が対応するデータ線に
出力される。この電圧は、データ線の寄生容量をＣＤと
すると、はぼｖｓ’ｒ ” Ｃ８／ＣＤに比例する。
””Ｄ１０２３およびセンスアンプＮＳ、ＰＳの駆動ｌ
ｌＡｃＬａ ｏ ｒ ＣＬｓ ｏ等がＶＣＣの半分の電
圧（Ｖｃｃ／２．通常ＶＣＣは５ｖのため２゜５Ｖ）に
プリチャージされた後、複数のアドレス信号（図示省略
）によりＸデコーダ（ＸＤＥＣ）およびＸドライバ（Ｘ
Ｄ）が選択される。その後、クロックφＸが印加され、
選択されたワード線（例えば、Ｗｏ）にパルスが印加さ
れる。これによって、ワード線ＷＯに接続されている１
０２４個のメモリセルＭＣから容量Ｃｓに蓄積されてい
る情報に応じて読み出し信号電圧が対応するデータ線に
出力される。この電圧は、データ線の寄生容量をＣＤと
すると、はぼｖｓ’ｒ ” Ｃ８／ＣＤに比例する。
ここで、ＶｓＴは、容量Ｃ８へのＭ積電圧である・通常
、Ｃ８／ＣＤは小さな値であり、ｖｓＴは情報１１１１
ｊの場合５ｖ、情報ＬＩ ＯＩ＋の場合Ｏｖであるため
、読み出し信号電圧は２００ｍＶ程度となる。
、Ｃ８／ＣＤは小さな値であり、ｖｓＴは情報１１１１
ｊの場合５ｖ、情報ＬＩ ＯＩ＋の場合Ｏｖであるため
、読み出し信号電圧は２００ｍＶ程度となる。
第４図では、データ線Ｄｏに接続されているメモリセル
に５ｖが蓄積されていた場合のデータ線ＤＯへの読み出
し電圧波形のみを示している。対線の一方であるり、に
は、メモリセルが接続されていないので、２．５ｖのま
まである。なお、周知のように、読み出し時の雑音を相
殺するために、データ線りには、ダミーセルを接続する
方法もあるが１本発明の本質には特に関係がないため、
これは省略しである。次に、φＮ Ｄ ＋ φＰＤがオ
ンとなると、ドライバＮＤ、ＰＤが動作する。それに対
応してセンスアンプＮＳ、ＰＳが動作し、データ対線上
の微小な信号電圧は図に示すように差動で増幅される。
に５ｖが蓄積されていた場合のデータ線ＤＯへの読み出
し電圧波形のみを示している。対線の一方であるり、に
は、メモリセルが接続されていないので、２．５ｖのま
まである。なお、周知のように、読み出し時の雑音を相
殺するために、データ線りには、ダミーセルを接続する
方法もあるが１本発明の本質には特に関係がないため、
これは省略しである。次に、φＮ Ｄ ＋ φＰＤがオ
ンとなると、ドライバＮＤ、ＰＤが動作する。それに対
応してセンスアンプＮＳ、ＰＳが動作し、データ対線上
の微小な信号電圧は図に示すように差動で増幅される。
その後、複数のアドレス信号により選択さ九たＹデコー
ダ（ＹＤＥＣ）とドライバ（ＶＤ）により、例えばＹｏ
が選択されたとすると、データ対線ＤＯｙＤＯ上の増幅
された信号は、Ｉ１０対線に出力されてデータ出力Ｄｏ
となる。書き込み動作は、周知のように、読み出しの逆
の経路で行われ５データ入力Ｄ工が書き込み制御信号Ｗ
Ｅで制御され１選択されたメモリセルに所望のデータが
書き込まれる。なお、上述した文献等で明らかにされて
いるように、ＹＯ−’Ｙ１０２３は立体配線で各サブア
レー上に共通配線されて、各サブアレー内のデータ対線
と■／○線のデータの授受を制御している。また、第３
図で各ブロックＢ Ｌ Ｋｏ ”Ｂ Ｌ Ｋ３に属する
Ｉ１０対線は合計４個存在するが、これらが独立にチッ
プ外と並列にデータの授受を行う構成もあるし、あるい
は４個の■／○対線をアドレス信号でデコードし、チッ
プ外部からみて１組のＤ□＋ＤＯにする構成もありうる
が１本発明とは直接関係がないため、詳耐な説明は省略
する。
ダ（ＹＤＥＣ）とドライバ（ＶＤ）により、例えばＹｏ
が選択されたとすると、データ対線ＤＯｙＤＯ上の増幅
された信号は、Ｉ１０対線に出力されてデータ出力Ｄｏ
となる。書き込み動作は、周知のように、読み出しの逆
の経路で行われ５データ入力Ｄ工が書き込み制御信号Ｗ
Ｅで制御され１選択されたメモリセルに所望のデータが
書き込まれる。なお、上述した文献等で明らかにされて
いるように、ＹＯ−’Ｙ１０２３は立体配線で各サブア
レー上に共通配線されて、各サブアレー内のデータ対線
と■／○線のデータの授受を制御している。また、第３
図で各ブロックＢ Ｌ Ｋｏ ”Ｂ Ｌ Ｋ３に属する
Ｉ１０対線は合計４個存在するが、これらが独立にチッ
プ外と並列にデータの授受を行う構成もあるし、あるい
は４個の■／○対線をアドレス信号でデコードし、チッ
プ外部からみて１組のＤ□＋ＤＯにする構成もありうる
が１本発明とは直接関係がないため、詳耐な説明は省略
する。
ここまでの動作で問題となることは、１個のブロック内
で１０２４＠のセンスアンプＮＳ、ＰＳが同時に動作す
るために、共通駆動線ＣＬ ００ ｒＣＬｌｏに流れる
電流ＩＮ＋ ｉＰは２００〜３００ｍＡと過大なもの
となることである。この過大電流による配線抵抗の電圧
降下を防ぎ、低雑音化するために、通常ＣＬＯＯｙ Ｃ
Ｌｌ ０配線はアルミニウムで形成されるが、それでも
それぞれ５０〜１００μｍ幅にせざるを得ない場合もあ
る。１Ｍビットメモリでは、データ線の寄生容量を低減
し、メモリセルからの信号電圧を大きくするために、第
３図に示すように、データ線が４分割されるのが普通で
ある。さらに、それ以上にメモリを大容量化する場合に
は、データ線の分割数はさらに増加するため、この共通
駆動線数が増加し、上述のＣＬＯＯ＊ ＣＬ １０等の
配線幅の増大は大容量化とともにチップ面積を増大する
ために、重大な問題となる。
で１０２４＠のセンスアンプＮＳ、ＰＳが同時に動作す
るために、共通駆動線ＣＬ ００ ｒＣＬｌｏに流れる
電流ＩＮ＋ ｉＰは２００〜３００ｍＡと過大なもの
となることである。この過大電流による配線抵抗の電圧
降下を防ぎ、低雑音化するために、通常ＣＬＯＯｙ Ｃ
Ｌｌ ０配線はアルミニウムで形成されるが、それでも
それぞれ５０〜１００μｍ幅にせざるを得ない場合もあ
る。１Ｍビットメモリでは、データ線の寄生容量を低減
し、メモリセルからの信号電圧を大きくするために、第
３図に示すように、データ線が４分割されるのが普通で
ある。さらに、それ以上にメモリを大容量化する場合に
は、データ線の分割数はさらに増加するため、この共通
駆動線数が増加し、上述のＣＬＯＯ＊ ＣＬ １０等の
配線幅の増大は大容量化とともにチップ面積を増大する
ために、重大な問題となる。
本発明の目的は、このような従来の問題点を改善し、低
雑音特性を維持したまま、センスアンプの共通駆動線に
流れる増幅時の電流を半減でき、チップ面積を増加させ
ずに安定動作を行わせることが可能な半導体メモリを提
供することにある。
雑音特性を維持したまま、センスアンプの共通駆動線に
流れる増幅時の電流を半減でき、チップ面積を増加させ
ずに安定動作を行わせることが可能な半導体メモリを提
供することにある。
上記目的を達成するため、本発明の半導体メモリは、少
なくともメモリセルアレー該メモリセルアレーから読み
出された信号を差動増幅するセンスアンプからなるブロ
ックを、複数のサブブロックに分割した半導体メモリに
おいて、上記センスアンプのうちのＮチャネルＭＯＳト
ランジスタで構成されたアンプの共通駆動線と、Ｐチャ
ネルＭＯＳトランジスタで構成されたアンプの共通駆動
線とを、異なるサブブロック間で結線したことに特徴が
ある。
なくともメモリセルアレー該メモリセルアレーから読み
出された信号を差動増幅するセンスアンプからなるブロ
ックを、複数のサブブロックに分割した半導体メモリに
おいて、上記センスアンプのうちのＮチャネルＭＯＳト
ランジスタで構成されたアンプの共通駆動線と、Ｐチャ
ネルＭＯＳトランジスタで構成されたアンプの共通駆動
線とを、異なるサブブロック間で結線したことに特徴が
ある。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す半導体メモリの構成
図である。ここでは、メモリアレーをサブアレーＭＡＯ
、ＭＡｌの２分割とし、一方のサブアレー（例えば、Ｍ
ＡＯ）に属するＭＯＳトランジスタからなるセンスアン
プＮＳ群の共通駆動線と、他のサブアレー（例えばＭＡ
、１）に属する他のＭｏＳトランジスタからなるセンス
アンプ２８群の共通駆動線をメモリアレーの分割部で結
線し、またサブアレーＭＡｏに属するセンスアンプ２８
群の共通駆動線とＭＡｌに属するセンスアンプＮＳ群の
共通駆動線を同じように結線した場合である。センスア
ンプＮＳ、ＰＳとメモリアレーを含む部分で、ブロック
ＢＬＫ、、、ＢＬＫ。
図である。ここでは、メモリアレーをサブアレーＭＡＯ
、ＭＡｌの２分割とし、一方のサブアレー（例えば、Ｍ
ＡＯ）に属するＭＯＳトランジスタからなるセンスアン
プＮＳ群の共通駆動線と、他のサブアレー（例えばＭＡ
、１）に属する他のＭｏＳトランジスタからなるセンス
アンプ２８群の共通駆動線をメモリアレーの分割部で結
線し、またサブアレーＭＡｏに属するセンスアンプ２８
群の共通駆動線とＭＡｌに属するセンスアンプＮＳ群の
共通駆動線を同じように結線した場合である。センスア
ンプＮＳ、ＰＳとメモリアレーを含む部分で、ブロック
ＢＬＫ、、、ＢＬＫ。
０を構成する。これらのブロックが複数接続され。
第３図と類似の第５図に示すようなメモリチップを構成
する。なお、簡単のため、メモリセル、プリチャージ回
路、Ｉ１０線等は、第２図と共通であるため、図示を省
略している。この方式の新しい点は、（ａ）分割された
メモリアレーの中、一方のメモリアレーに属するワード
線のみを選択する。
する。なお、簡単のため、メモリセル、プリチャージ回
路、Ｉ１０線等は、第２図と共通であるため、図示を省
略している。この方式の新しい点は、（ａ）分割された
メモリアレーの中、一方のメモリアレーに属するワード
線のみを選択する。
（ｂ）選択されたワード線に属するセンスアンプ群のみ
を、共通駆動線の本数を増加せずに活性化することであ
る。
を、共通駆動線の本数を増加せずに活性化することであ
る。
このように、本実施例においては、ブロックを複数のサ
ブブロックに分割し、あるサブブロック内のＮチャネル
ＭｏＳトランジスタで構成された複数のセンスアンプの
共通駆動線と、異なるサブブロック内のＰチャネルＭＯ
Ｓトランジスタで構成された複数のセンスアンプの共通
駆動線とを互いに結線することにより、共通駆動線の配
線数の増大を抑え、また選択サブブロック内のセンスア
ンプが動作する時刻に、非選択サブブロック内のワード
線を非選択にし、かつセンスアンプも非動作状態にする
ことにより、低消費電力化を図ることのできるブロック
の分割法とその駆動法、および共通駆動線の結線法とそ
の駆動法を提案することである。
ブブロックに分割し、あるサブブロック内のＮチャネル
ＭｏＳトランジスタで構成された複数のセンスアンプの
共通駆動線と、異なるサブブロック内のＰチャネルＭＯ
Ｓトランジスタで構成された複数のセンスアンプの共通
駆動線とを互いに結線することにより、共通駆動線の配
線数の増大を抑え、また選択サブブロック内のセンスア
ンプが動作する時刻に、非選択サブブロック内のワード
線を非選択にし、かつセンスアンプも非動作状態にする
ことにより、低消費電力化を図ることのできるブロック
の分割法とその駆動法、および共通駆動線の結線法とそ
の駆動法を提案することである。
第６図、第７図は、それぞれ第１図の動作タイムチャー
トであって、第６図はメモリアレーＭＡＯを選択した場
合、第７図はメモリアレーＭＡ１を選択した場合の各動
作を示している。サブアレーＭＡＯ、ＭＡ、のいずれか
一方の選択は、第６図のタイミング図に示すように、Ｘ
デコーダが選択されてからタロツクφＸＣ１＋ φＸ１
のいずれか一方（例えば、φＸＯ）をオンにすることに
より、それに対応したワード線（例えば、Ｗｏ）をオン
することにより行われる。これによって、サブアレーＭ
ＡＯ内のデータ対線にメモリセル読み出し信号電圧が出
力される。次に、φＮＤＯにパルスが印加されると、セ
ンスアンプ駆動回路ＮＤにより共通駆動線ＣＬＯＯが駆
動され、これによってセンスアンプＮＳが活性化され、
データ線が放電される方向に増幅される。次に、φＰＤ
Ｏにパルスが印加されると、センスアンプ駆動回路ＰＤ
により共通駆動線ＣＬ１０が駆動される。これにより、
センスアンプＰＳが活性化され、データ線が充電される
方向にさらに増幅される。ここで重要なことは、共通駆
動線ＣＬＯＯ＋ ＣＬＩ Ｏに印加されるパルスは、非
選択メモリアレーＭＡＬに晟するセンスアンプＮＳとＰ
Ｓにも印加されるが、印加される極性が、常にＮＳ、Ｐ
Ｓをカットオフにする方向であるため、これらが活性化
されることはない。このことは、非選択メモリアレー分
割部内の全データ線電圧はプリチャージされた２、５ｖ
に保持された状態にあること、およびＣＬＯ，とＣＬ、
、をメモリアレー分割部で交叉させていることを考慮す
れば、明らかである。なお、上記とは反対に、メモリア
レーＭＡ１を選択する場合には、第７図に示すように、
φＮ Ｄ １ ｒ φＰＤＩにパルスを印加すればよい
。なお、メモリセルとしては、通常のｆ ｏｌｄｅｄ
ｄａｔａ １ｉｎｅセルを使用できる。この場合、
ワード線はポリシリコンやポリサイド等の比較的高抵抗
の材料で作られ、その遅延時間が問題となる場合には、
これらのワード線を複数のメモリセル単位ごとにアルミ
ニウム配線でシャントし、高速イビすることも考えられ
る。通常、データ線がアルミニウム配線であるため、ワ
ード線のシャントは、その上層の第２層目のアルミニウ
ム配線で行うのがよい。
トであって、第６図はメモリアレーＭＡＯを選択した場
合、第７図はメモリアレーＭＡ１を選択した場合の各動
作を示している。サブアレーＭＡＯ、ＭＡ、のいずれか
一方の選択は、第６図のタイミング図に示すように、Ｘ
デコーダが選択されてからタロツクφＸＣ１＋ φＸ１
のいずれか一方（例えば、φＸＯ）をオンにすることに
より、それに対応したワード線（例えば、Ｗｏ）をオン
することにより行われる。これによって、サブアレーＭ
ＡＯ内のデータ対線にメモリセル読み出し信号電圧が出
力される。次に、φＮＤＯにパルスが印加されると、セ
ンスアンプ駆動回路ＮＤにより共通駆動線ＣＬＯＯが駆
動され、これによってセンスアンプＮＳが活性化され、
データ線が放電される方向に増幅される。次に、φＰＤ
Ｏにパルスが印加されると、センスアンプ駆動回路ＰＤ
により共通駆動線ＣＬ１０が駆動される。これにより、
センスアンプＰＳが活性化され、データ線が充電される
方向にさらに増幅される。ここで重要なことは、共通駆
動線ＣＬＯＯ＋ ＣＬＩ Ｏに印加されるパルスは、非
選択メモリアレーＭＡＬに晟するセンスアンプＮＳとＰ
Ｓにも印加されるが、印加される極性が、常にＮＳ、Ｐ
Ｓをカットオフにする方向であるため、これらが活性化
されることはない。このことは、非選択メモリアレー分
割部内の全データ線電圧はプリチャージされた２、５ｖ
に保持された状態にあること、およびＣＬＯ，とＣＬ、
、をメモリアレー分割部で交叉させていることを考慮す
れば、明らかである。なお、上記とは反対に、メモリア
レーＭＡ１を選択する場合には、第７図に示すように、
φＮ Ｄ １ ｒ φＰＤＩにパルスを印加すればよい
。なお、メモリセルとしては、通常のｆ ｏｌｄｅｄ
ｄａｔａ １ｉｎｅセルを使用できる。この場合、
ワード線はポリシリコンやポリサイド等の比較的高抵抗
の材料で作られ、その遅延時間が問題となる場合には、
これらのワード線を複数のメモリセル単位ごとにアルミ
ニウム配線でシャントし、高速イビすることも考えられ
る。通常、データ線がアルミニウム配線であるため、ワ
ード線のシャントは、その上層の第２層目のアルミニウ
ム配線で行うのがよい。
第８図は、本発明の第２の実施例を示す半導体メモリの
配置図である。
配置図である。
第１図において、ボンディング配線により外部から電源
を供給するアース電源用パッドがブロックＢＬＫＯ，の
左側に配置され、Ｖｃｃｆｆｌ源用パッドがブロックＢ
ＬＫ１．の右側に配置される場合には、第８図に示すよ
うに、センスアンプ駆動回路ＮＤはＢＬＫＯ，の左側に
、駆動回路ＰＤはＢＬＫＩＯの右側は、それぞれ配置す
るのがよい。
を供給するアース電源用パッドがブロックＢＬＫＯ，の
左側に配置され、Ｖｃｃｆｆｌ源用パッドがブロックＢ
ＬＫ１．の右側に配置される場合には、第８図に示すよ
うに、センスアンプ駆動回路ＮＤはＢＬＫＯ，の左側に
、駆動回路ＰＤはＢＬＫＩＯの右側は、それぞれ配置す
るのがよい。
このように配置しないと、ＮＤ、ＰＤの電源線をブロッ
クの外側を通して電源パッドまで配線しなけ、ｈばなら
ず、その分だけチップ面積が増加してしまうためである
。さらに、第８図において、共通駆動１線ＣＬＯＯに接
続されるセンスアンプは、ブロックＢＬＫＯＯではＮＳ
、ブロックＢＬ、に工０ではＰＳであり、ＣＬＯＯによ
り活性化されるセンスアンプは常にドライバＮＤあるい
はＰＤに近いブロック内にあるものである。一方、ＣＬ
。
クの外側を通して電源パッドまで配線しなけ、ｈばなら
ず、その分だけチップ面積が増加してしまうためである
。さらに、第８図において、共通駆動１線ＣＬＯＯに接
続されるセンスアンプは、ブロックＢＬＫＯＯではＮＳ
、ブロックＢＬ、に工０ではＰＳであり、ＣＬＯＯによ
り活性化されるセンスアンプは常にドライバＮＤあるい
はＰＤに近いブロック内にあるものである。一方、ＣＬ
。
０では、遠いブロック内にあるセンスアンプが活性化さ
れる。従って、ＣＬａ０の配線幅をＣＬｌｏに比べて細
くし、両者の増幅時における速度の差を小さくすること
も考えられる。
れる。従って、ＣＬａ０の配線幅をＣＬｌｏに比べて細
くし、両者の増幅時における速度の差を小さくすること
も考えられる。
このように、本実施例においては、共通線駆動線数を増
加させずに、共通駆動線に流れる増加時の過渡？Ｉｉ流
を半減できるので、従来よりも共通駆動線のアルミニウ
ム配線幅を小さくできる。これによって、低雑音特性を
維持したままでチップ面積の小さなメモリを実現するこ
とができる。
加させずに、共通駆動線に流れる増加時の過渡？Ｉｉ流
を半減できるので、従来よりも共通駆動線のアルミニウ
ム配線幅を小さくできる。これによって、低雑音特性を
維持したままでチップ面積の小さなメモリを実現するこ
とができる。
第９図は、本発明の第３の実施例を示す半導体メモリの
要部構成図であって、分割されたメモリアレーに属する
センスアンプ群ＮＳ、ＰＳのデータ線上の配置を、それ
ぞれ互いに逆にすることによって、ＣＬｏ ｏ 、ＣＬ
ｌ ｏをメモリアレーの分割部で交叉しないようにした
場合を示している。
要部構成図であって、分割されたメモリアレーに属する
センスアンプ群ＮＳ、ＰＳのデータ線上の配置を、それ
ぞれ互いに逆にすることによって、ＣＬｏ ｏ 、ＣＬ
ｌ ｏをメモリアレーの分割部で交叉しないようにした
場合を示している。
一般に、ＣＬｏｏ、ＣＬｌｏには、大きな過渡電流が流
れるので、第１図では、交叉部の抵抗をアルミニウム２
ＷＪ配線等を使用して極力小さくするようなレイアウト
がなされる。このため、この交叉部の面積は大きくなっ
て、この部分を他の回路のレイアラ１〜用として有効に
活用できなくなる。
れるので、第１図では、交叉部の抵抗をアルミニウム２
ＷＪ配線等を使用して極力小さくするようなレイアウト
がなされる。このため、この交叉部の面積は大きくなっ
て、この部分を他の回路のレイアラ１〜用として有効に
活用できなくなる。
本実施例では、このような問題を解決することができる
利点がある。なお、第１図等では、説明の都合上、例え
ばメモリアレー分割部内のデータ線の最端部にＰＳが接
続された例を示しているが。
利点がある。なお、第１図等では、説明の都合上、例え
ばメモリアレー分割部内のデータ線の最端部にＰＳが接
続された例を示しているが。
同一データ線上に接続される２種のセンスアンプの接続
を変えて、最端部にＮＳが接続されても何等問題はない
。
を変えて、最端部にＮＳが接続されても何等問題はない
。
第１０図は、本発明の第４の実施例を示す半導体メモリ
の構成図であって、ワード線の分割法に関するものであ
る。Ｘデコーダ（Ｘ Ｄ Ｅ Ｃ）を分割されたメモリ
アレーの端部に配置し、ＸデコーダＸＤＥＣの出力＃Ｉ
ｘｓを立体線（例えば、ワード線がポリシリコンあるい
はポリサイド、データ線が第１７５目のアルミニウムで
あればＸＳは第２Ｆｒ１目のアルミニウム配線）により
メモリアレー上を通過させ、このＸＳに現われたデコー
ダ選択出力信号とφＸＯあるいはφＸ１とで、所望のメ
モリアレーにワードパルスを印加させるようにしている
。本実施例の変形として、２個のドライバＸＤを、メモ
リアレーの分割部にまとめて配置することもできる。こ
のように、Ｘデコーダを端部に配置すると、図示省略し
ているが、チップ端部のアドレスバッファ回路から出力
された多数のアドレス配線をメモリアレーの外側を通し
てＸデコーダに入力するという第１図におけるレイアウ
ト上の不都合は解消される。
の構成図であって、ワード線の分割法に関するものであ
る。Ｘデコーダ（Ｘ Ｄ Ｅ Ｃ）を分割されたメモリ
アレーの端部に配置し、ＸデコーダＸＤＥＣの出力＃Ｉ
ｘｓを立体線（例えば、ワード線がポリシリコンあるい
はポリサイド、データ線が第１７５目のアルミニウムで
あればＸＳは第２Ｆｒ１目のアルミニウム配線）により
メモリアレー上を通過させ、このＸＳに現われたデコー
ダ選択出力信号とφＸＯあるいはφＸ１とで、所望のメ
モリアレーにワードパルスを印加させるようにしている
。本実施例の変形として、２個のドライバＸＤを、メモ
リアレーの分割部にまとめて配置することもできる。こ
のように、Ｘデコーダを端部に配置すると、図示省略し
ているが、チップ端部のアドレスバッファ回路から出力
された多数のアドレス配線をメモリアレーの外側を通し
てＸデコーダに入力するという第１図におけるレイアウ
ト上の不都合は解消される。
なお、第１図においては、ブロック内の回路は、本発明
の本質に直接関係ないため、その詳細と変形例を述べな
かったが、前述の文献に記載されているようなデータ線
を多分割にする方法、あるいは分割された２組の近接す
るデータ線とで第２図の■／○線を共用する方法等にも
、そのまま適用可能である。また、本実施例においては
、ワード線が分割され１分割されたその一部のワード線
のみが選択され、パルス電圧が印加される方法であるた
め、ダイナミックメモリに特有なリフレッシュサイクル
の兼ね今いで、１度に２０４８個のセンスアンプＮＳ、
ＰＳを動作させる必要がある。
の本質に直接関係ないため、その詳細と変形例を述べな
かったが、前述の文献に記載されているようなデータ線
を多分割にする方法、あるいは分割された２組の近接す
るデータ線とで第２図の■／○線を共用する方法等にも
、そのまま適用可能である。また、本実施例においては
、ワード線が分割され１分割されたその一部のワード線
のみが選択され、パルス電圧が印加される方法であるた
め、ダイナミックメモリに特有なリフレッシュサイクル
の兼ね今いで、１度に２０４８個のセンスアンプＮＳ、
ＰＳを動作させる必要がある。
従来、このリフレッシュ動作は、第２図、第３図におい
て、ＢＬＫｏ−ＢＬＫ３の中のいずれか２個のブロック
を同時に選択することによって行われていた。すなわち
、例えばＢ Ｌ Ｋ ＯとＢＬＫ。
て、ＢＬＫｏ−ＢＬＫ３の中のいずれか２個のブロック
を同時に選択することによって行われていた。すなわち
、例えばＢ Ｌ Ｋ ＯとＢＬＫ。
が同時に選択され、ワード線ＷｏｙＷ２ＢＢにパルスが
印加されると、それら２本のワード線に接続される合計
２０４８個のメモリセルが読み出され、そ九に対応した
２０４８個のセンスアンプ対（ＮＳ、ＰＳ）によって増
幅されることにより、リフレッシュ動作が行われている
。しかし、本実施例においては、２０４８個のセンスア
ンプ対を同時に動作させるには、第５図の４個のブロッ
ク、例えばＢＬＫＯ、、ＢＬＫＯ、、ＢＬＫ、２ 、Ｂ
ＬＫＯ３を同時に選択する必要がある。すなわち、ワー
ド線方向を分割した分だけ、ビット線方向の選択すべき
ブロック数を増加する必要があり、これによって初めて
従来と同じリフレッシュ動作が行えることになる。
印加されると、それら２本のワード線に接続される合計
２０４８個のメモリセルが読み出され、そ九に対応した
２０４８個のセンスアンプ対（ＮＳ、ＰＳ）によって増
幅されることにより、リフレッシュ動作が行われている
。しかし、本実施例においては、２０４８個のセンスア
ンプ対を同時に動作させるには、第５図の４個のブロッ
ク、例えばＢＬＫＯ、、ＢＬＫＯ、、ＢＬＫ、２ 、Ｂ
ＬＫＯ３を同時に選択する必要がある。すなわち、ワー
ド線方向を分割した分だけ、ビット線方向の選択すべき
ブロック数を増加する必要があり、これによって初めて
従来と同じリフレッシュ動作が行えることになる。
第１１図は、本発明の第５の実施例を示す半導体メモリ
の構成図であって、リフレッシュ動作に関連し、ブロッ
クの選択法を変えた場合を示す。
の構成図であって、リフレッシュ動作に関連し、ブロッ
クの選択法を変えた場合を示す。
なお、この図では、ＮＳ、ＰＳは図示省略されている。
第１図では、例えば、φＸＯによりブロックＢＬＫｏ
Ｏ、ＢＬＫＯ、、ＢＬＫＯ２、ＢＬＫＯ３を同時に選択
する構成であるが、第１１図では、φＸＯにより選択す
るブロックをＢＬＫＯｏ。
Ｏ、ＢＬＫＯ、、ＢＬＫＯ２、ＢＬＫＯ３を同時に選択
する構成であるが、第１１図では、φＸＯにより選択す
るブロックをＢＬＫＯｏ。
ＢＬＫｏ ｌ 、ＢＬＫＩ ２ 、ＢＬＫｉ ３とし、
φＸ１により残りのブロックを選択する構成となってい
る。本実施例においては、信号増幅時に発生するチップ
内雑音をチップ内部で分散することができる。すなわち
、第１図では、同時に選択されるブロックがデコーダＸ
ＤＥＣの左側、あるいは右側のいずれか片側だけである
ため、信号増幅時にデータ線からシリコン基板に接合容
量を介して結合する雑音は、チップの片側だけで発生し
、その部分の雑音量を実効的に大きくしてしまう。特に
、メモリアレーがＣＭＯ３構造におけるウェル内に形成
されている場合、局所的なウェルの電位変動が問題とな
る。第１１図では、同時に選択されるブロックがデコー
ダＸＤＥＣの右と左に分散させているため、信号増幅時
に発生する雑音をチップ内部で分散させることができ、
局所的な雑音の増大を防ぐことができる。また、第１１
図では、ドライバＮＤあるいはＰＤから児て距岨的に近
いブロックと遠いブロックを同時に選択するため、近い
ブロックあるいは遠いブロックばかりを選択する第１図
の構成に比べて、電源のピーク電流を平均化することも
できる。すなわち、一般的に、ドライバＮＤ、ＰＤに遠
いブロックを選択した場合のピーク電流は、近いブロッ
クを選択した場合に比べ、共通駆動線の抵抗により小さ
くなるため、一方のみを選択する場合、特に近いブロッ
クのみを選択する場合に比べて１両方を混在させて選択
する方がチップ全体のピーク電流の大きさを平均化でき
、小さくできる。
φＸ１により残りのブロックを選択する構成となってい
る。本実施例においては、信号増幅時に発生するチップ
内雑音をチップ内部で分散することができる。すなわち
、第１図では、同時に選択されるブロックがデコーダＸ
ＤＥＣの左側、あるいは右側のいずれか片側だけである
ため、信号増幅時にデータ線からシリコン基板に接合容
量を介して結合する雑音は、チップの片側だけで発生し
、その部分の雑音量を実効的に大きくしてしまう。特に
、メモリアレーがＣＭＯ３構造におけるウェル内に形成
されている場合、局所的なウェルの電位変動が問題とな
る。第１１図では、同時に選択されるブロックがデコー
ダＸＤＥＣの右と左に分散させているため、信号増幅時
に発生する雑音をチップ内部で分散させることができ、
局所的な雑音の増大を防ぐことができる。また、第１１
図では、ドライバＮＤあるいはＰＤから児て距岨的に近
いブロックと遠いブロックを同時に選択するため、近い
ブロックあるいは遠いブロックばかりを選択する第１図
の構成に比べて、電源のピーク電流を平均化することも
できる。すなわち、一般的に、ドライバＮＤ、ＰＤに遠
いブロックを選択した場合のピーク電流は、近いブロッ
クを選択した場合に比べ、共通駆動線の抵抗により小さ
くなるため、一方のみを選択する場合、特に近いブロッ
クのみを選択する場合に比べて１両方を混在させて選択
する方がチップ全体のピーク電流の大きさを平均化でき
、小さくできる。
第１２図は、本発明の第６の実施例を示す半導体メモリ
の構成図であって、第１１図をさらに変形し、同時に選
択するブロックをさらに分散させている。第１２図では
、φＸＯにより同時に選択されるブロックは、ＢＬＫ、
、、ＢＬＫ、、、ｌ３ＬＫＯ２、ＢＬＫｌ ３となり、
デコーダＸＤＥＣの左右のブロックを交互に選択する構
成となっている。この実施例においては、第１１図に比
べて、さらにチップ内部の雑音を分散することができる
。
の構成図であって、第１１図をさらに変形し、同時に選
択するブロックをさらに分散させている。第１２図では
、φＸＯにより同時に選択されるブロックは、ＢＬＫ、
、、ＢＬＫ、、、ｌ３ＬＫＯ２、ＢＬＫｌ ３となり、
デコーダＸＤＥＣの左右のブロックを交互に選択する構
成となっている。この実施例においては、第１１図に比
べて、さらにチップ内部の雑音を分散することができる
。
第１３図は、本発明の第７の実施例を示す半導体メモリ
の構成図であって、ワード線方向にメモリアレーを４分
割した例を示す、センスアンプＮｓ、ｐｓは簡単のため
、図示を省略しである。４分割したメモリアレーの中、
例えばＭＡ、とＭＡｌ、あるいはＭＡ２とＭＡ３という
組合せで選択し、第１図のようにＣＬＯＯｔ ＣＬｌ
０に流れる電流を半減させた例である。勿論、４分割し
たメモリアレーの中から任意の２個のメモリアレーを選
択し、それに対応したＣＬＯＯ，＋ ＣＬｌ ０の結線
法を採用することもできる。この実施例では。
の構成図であって、ワード線方向にメモリアレーを４分
割した例を示す、センスアンプＮｓ、ｐｓは簡単のため
、図示を省略しである。４分割したメモリアレーの中、
例えばＭＡ、とＭＡｌ、あるいはＭＡ２とＭＡ３という
組合せで選択し、第１図のようにＣＬＯＯｔ ＣＬｌ
０に流れる電流を半減させた例である。勿論、４分割し
たメモリアレーの中から任意の２個のメモリアレーを選
択し、それに対応したＣＬＯＯ，＋ ＣＬｌ ０の結線
法を採用することもできる。この実施例では。
ワード線がポリシリコンやポリサイド等の比較的高抵抗
の材質で形成されているために、高速化のため多数に分
割せざるを得ない場合に有効である。
の材質で形成されているために、高速化のため多数に分
割せざるを得ない場合に有効である。
第１４図は、本発明の第８の実施例を示す半導体メモリ
の構成図であって、ワード線方向にメモリアレーを４分
割にし、共通駆動線ＣＬｏｏ、ＣＬＸ ｏ ｒ （Ｌ：
Ｌ２０’＋ ＣＬＯｏにドライバＮＤ、ＰＤを設けた構
成を示している。第１３図と同じように、センスアンプ
ＮＳ、ＰＳは簡単のため省略しである。この実施例では
、４分割したメモリアレーの中、ＭＡＯとＭＡ２．ある
いはＭＡＬとＭＡ３の組合せで選択し、第１３図の実施
例に比べ。
の構成図であって、ワード線方向にメモリアレーを４分
割にし、共通駆動線ＣＬｏｏ、ＣＬＸ ｏ ｒ （Ｌ：
Ｌ２０’＋ ＣＬＯｏにドライバＮＤ、ＰＤを設けた構
成を示している。第１３図と同じように、センスアンプ
ＮＳ、ＰＳは簡単のため省略しである。この実施例では
、４分割したメモリアレーの中、ＭＡＯとＭＡ２．ある
いはＭＡＬとＭＡ３の組合せで選択し、第１３図の実施
例に比べ。
各共通駆動線に流れる電流をさらに半減している。
さらに、ドライバＰＤ、ＮＤから見て近いメモリアレー
と遠いメモリアレーとの組合せで選択するため、チップ
全体のピー特電流の大きさを平均化することができる。
と遠いメモリアレーとの組合せで選択するため、チップ
全体のピー特電流の大きさを平均化することができる。
第１５図は、本発明の第９の実施例を示す半導体メモリ
の構成図であって、ドライバＰＤ、ＮＤ。
の構成図であって、ドライバＰＤ、ＮＤ。
これらを制御する信号を発生する回路、および入出力回
路を含む周辺回路、ならびにパッド群をチップ中央部す
なわちメモリアレーに挟まれた部分に配置した場合を示
している。本実施例では、メモリアレーの中央部にドラ
イバＮＤ、ＰＤを設け、左右のメモリアレーで共用して
いるため、第１４図に比べてドライバの数を少なくする
ことができる。また、ＶＣＣパッドおよびアース用パッ
ドも中央部に設けているため、ドライバどこれらのパッ
ドとを結ぶ配線の長さを短くでき、配／ａ抵抗を小さく
できる。なお、第１５図においても、第１４図と同じよ
うに、ドライバＰＤ、ＮＤから見て、近いメモリアレー
と遠いメモリアレーとの組合せで選択することにより、
チップ全体のピークｆｌｔｉｆＥの大きさを平均化でき
る。また、第１３図、第１４図、第１５図において、第
１１図、第１２図で述べたチップ内雑音の低減という観
点から、同時選択するブロックを市松模様にすることが
望ましい。
路を含む周辺回路、ならびにパッド群をチップ中央部す
なわちメモリアレーに挟まれた部分に配置した場合を示
している。本実施例では、メモリアレーの中央部にドラ
イバＮＤ、ＰＤを設け、左右のメモリアレーで共用して
いるため、第１４図に比べてドライバの数を少なくする
ことができる。また、ＶＣＣパッドおよびアース用パッ
ドも中央部に設けているため、ドライバどこれらのパッ
ドとを結ぶ配線の長さを短くでき、配／ａ抵抗を小さく
できる。なお、第１５図においても、第１４図と同じよ
うに、ドライバＰＤ、ＮＤから見て、近いメモリアレー
と遠いメモリアレーとの組合せで選択することにより、
チップ全体のピークｆｌｔｉｆＥの大きさを平均化でき
る。また、第１３図、第１４図、第１５図において、第
１１図、第１２図で述べたチップ内雑音の低減という観
点から、同時選択するブロックを市松模様にすることが
望ましい。
以上述べた実施例では、第６図、第７図で示したように
、Ｎチャネル１−ランジスタで構成されたセンスアンプ
ＮＳを最初に活性化した例を示したが、ＮＳ、ＰＳのい
ずれもセンスアンプであるため、Ｐチャネルトランジス
タで構成されたセンスアンプＰＳを初めに活性化し、次
にセンスアンプＮＳを活性化することも可能である。そ
の場合、第６図、第７図で説明したφＮＤＯ＋ φＰＤ
ＯあるいはφＮＤｉ＋ φＰＤＩの位相関係をそれぞれ
反対に印加すればよい。この方式においても、以上述べ
た各実施例と同じような効果を得ることができる。また
、さらに、センスアンプＮＳを最初に活性化するメモリ
アレーと、ＰＳを最初に活性化するメモリアレーを混在
させる方法も考えられる。第１６図は、その−例である
。
、Ｎチャネル１−ランジスタで構成されたセンスアンプ
ＮＳを最初に活性化した例を示したが、ＮＳ、ＰＳのい
ずれもセンスアンプであるため、Ｐチャネルトランジス
タで構成されたセンスアンプＰＳを初めに活性化し、次
にセンスアンプＮＳを活性化することも可能である。そ
の場合、第６図、第７図で説明したφＮＤＯ＋ φＰＤ
ＯあるいはφＮＤｉ＋ φＰＤＩの位相関係をそれぞれ
反対に印加すればよい。この方式においても、以上述べ
た各実施例と同じような効果を得ることができる。また
、さらに、センスアンプＮＳを最初に活性化するメモリ
アレーと、ＰＳを最初に活性化するメモリアレーを混在
させる方法も考えられる。第１６図は、その−例である
。
第１６図は、本発明の第１０の実施例を示す半導体メモ
リの構成図であって、メモリアレーの構成は第１１図の
場合と同じであるが、メモリアレ−の右側つまりＶＣＣ
パッド側には、ドライバＰＤだけを、メモリアレーの左
側つまりアース用パッド側にはドライバＮＤだけを、各
共通駆動線に設けた例を示している。
リの構成図であって、メモリアレーの構成は第１１図の
場合と同じであるが、メモリアレ−の右側つまりＶＣＣ
パッド側には、ドライバＰＤだけを、メモリアレーの左
側つまりアース用パッド側にはドライバＮＤだけを、各
共通駆動線に設けた例を示している。
第１７図は、第１６図の動作タイムチャートである。先
ず、信号φＸＯによりブロックＢＬＫＯ８内のワードＨ
ｚ Ｗ ｏおよびブロックＢＬＫＬ２内のワード線Ｗ５
１２ ’ にパルスが印加され、各ブロック内のデータ
線、例えばＤｏ （０）＋ Ｄｅ １２（２）に信号が
読み出される。次に、ブロックＢＬＫＯＯ内のＰチャネ
ルトランジスタで構成されたセンスアンプＰＳを、共゛
適圧動線ＣＬ１０をドライバＰＤにより２．５ｖから５
ｖに立ち上げることにより、活性化させる。一方、ブロ
ックＢＬＫ１２内では、Ｎチャネルトランジスタで構成
されるセンスアンプＮＳを、共通駆動線ＣＬ１２をドラ
イバＮＤにより２．５ｖからＯｖに立ち下げることによ
り、活性化させる。その後、ブロックＢＬＫＯ，内では
、ＮＳを活性化し、ブロックＢＬＫ１２内では、ＰＳを
活性化し、各々のブロック内にデータ線上の読み出し信
号の増幅を完了する。
ず、信号φＸＯによりブロックＢＬＫＯ８内のワードＨ
ｚ Ｗ ｏおよびブロックＢＬＫＬ２内のワード線Ｗ５
１２ ’ にパルスが印加され、各ブロック内のデータ
線、例えばＤｏ （０）＋ Ｄｅ １２（２）に信号が
読み出される。次に、ブロックＢＬＫＯＯ内のＰチャネ
ルトランジスタで構成されたセンスアンプＰＳを、共゛
適圧動線ＣＬ１０をドライバＰＤにより２．５ｖから５
ｖに立ち上げることにより、活性化させる。一方、ブロ
ックＢＬＫ１２内では、Ｎチャネルトランジスタで構成
されるセンスアンプＮＳを、共通駆動線ＣＬ１２をドラ
イバＮＤにより２．５ｖからＯｖに立ち下げることによ
り、活性化させる。その後、ブロックＢＬＫＯ，内では
、ＮＳを活性化し、ブロックＢＬＫ１２内では、ＰＳを
活性化し、各々のブロック内にデータ線上の読み出し信
号の増幅を完了する。
第１７図で示した動作において、ｆｆ要なことは、各ブ
ロックにおいて、２つあるセンスアンプつまりＰＳ、Ｎ
Ｓのうち、ドライバＰＤ、ＮＤとの距離が遠い方から活
性化させることである。例えば、ブロックＢＬＫｏｏで
は、ＰＳがＰＤとの距離が遠く、ＰＳを先に活性化させ
る。
ロックにおいて、２つあるセンスアンプつまりＰＳ、Ｎ
Ｓのうち、ドライバＰＤ、ＮＤとの距離が遠い方から活
性化させることである。例えば、ブロックＢＬＫｏｏで
は、ＰＳがＰＤとの距離が遠く、ＰＳを先に活性化させ
る。
ｒ５Ｖ単独６４にダイナミックＲＡＭの高Ｓ／Ｎ設計Ｊ
（Ｈ，Ｍａｓｕｄａ ｅｔ ａｌ”Ａ
５Ｖ −〇ｎ１ｙ６４Ｋ Ｄｙｎａｍｉｃ Ｒ
ＡＭ Ｂａ５ｅｄ ｏｎ ＨｉｇｈＳ／Ｎ
Ｄｅｓｉｇｎ”ＩＥＥＥ Ｊ、 ５ｏｌｉｄ−
５ｔｌ：ｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５ｃ−１
５，Ｎｏ、５．Ｏｃｔ、１９８０．Ｐ、８４６）に記載
されているように、信号増幅時の雑音の大きさは、ＮＳ
の場合、共通駆動線の立ち下げる速度（ＰＳの場合には
立ち上げる速度）が遅い程、小さいことが知られている
。従って、ドライバＮＤ（あるいはＰＤ）から遠いＮＳ
による増幅に比べ、同じ信号量の場合、増幅時の雑音は
小さい。すなわち、共通駆動線の立ち下がり速度が異な
るからである。
（Ｈ，Ｍａｓｕｄａ ｅｔ ａｌ”Ａ
５Ｖ −〇ｎ１ｙ６４Ｋ Ｄｙｎａｍｉｃ Ｒ
ＡＭ Ｂａ５ｅｄ ｏｎ ＨｉｇｈＳ／Ｎ
Ｄｅｓｉｇｎ”ＩＥＥＥ Ｊ、 ５ｏｌｉｄ−
５ｔｌ：ｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５ｃ−１
５，Ｎｏ、５．Ｏｃｔ、１９８０．Ｐ、８４６）に記載
されているように、信号増幅時の雑音の大きさは、ＮＳ
の場合、共通駆動線の立ち下げる速度（ＰＳの場合には
立ち上げる速度）が遅い程、小さいことが知られている
。従って、ドライバＮＤ（あるいはＰＤ）から遠いＮＳ
による増幅に比べ、同じ信号量の場合、増幅時の雑音は
小さい。すなわち、共通駆動線の立ち下がり速度が異な
るからである。
従って、第１７図で示した実施例では、ドライバからの
距離が遠い方のセンスアンプを先ず活性化し、このセン
スアンプにより充分に増幅した後、他方のセンスアンプ
により最大振幅（５ｖ）に増幅することにより、増幅時
の雑音を低減している。
距離が遠い方のセンスアンプを先ず活性化し、このセン
スアンプにより充分に増幅した後、他方のセンスアンプ
により最大振幅（５ｖ）に増幅することにより、増幅時
の雑音を低減している。
また、ブロックＢＬＫＯＯとＢＬＫＬ２とで、ＰＳ（あ
るいはＮＳ）が活性化される時間が異なるため、各々の
ブロックで発生する電源電流のピーク位置は時間的にず
れており、チップ全体で見た場合のピーク電流の大きさ
を小さくすることができる。
るいはＮＳ）が活性化される時間が異なるため、各々の
ブロックで発生する電源電流のピーク位置は時間的にず
れており、チップ全体で見た場合のピーク電流の大きさ
を小さくすることができる。
また、センスアンプＮＳ、ＰＳとも、はぼ同時刻に活性
化することも可能である。同時刻に活性化すると、デー
タ線からシリコン扶仮に接合容量を介して結合する雑音
は、データ線を２．５ｖにプリチャージするｆ ａｄｄ
ｅｄ ｄａｔａ １ｉｎｅセル方式であるため、相
殺される利点があり、安定なメモリ動作が可能になる。
化することも可能である。同時刻に活性化すると、デー
タ線からシリコン扶仮に接合容量を介して結合する雑音
は、データ線を２．５ｖにプリチャージするｆ ａｄｄ
ｅｄ ｄａｔａ １ｉｎｅセル方式であるため、相
殺される利点があり、安定なメモリ動作が可能になる。
さらに、上述の実施例は、センスアンプ、例えばＮＳを
動作させる場合、１個のドライバＮＤで駆動する例を示
した。しかし、増幅時の雑音を減らすために、ＮＤとし
て１個のドライバではなく、駆動能力の異なる２個のド
ライバを並列接続し、先ず駆動能力の弱いドライバを活
性化して、データ線上の信号電圧をある程度まで増幅し
、続いて駆動能力の強いドライバを活性化して信号電圧
を充分に増幅するという従来から知られている２段増幅
方式も適用可能である。
動作させる場合、１個のドライバＮＤで駆動する例を示
した。しかし、増幅時の雑音を減らすために、ＮＤとし
て１個のドライバではなく、駆動能力の異なる２個のド
ライバを並列接続し、先ず駆動能力の弱いドライバを活
性化して、データ線上の信号電圧をある程度まで増幅し
、続いて駆動能力の強いドライバを活性化して信号電圧
を充分に増幅するという従来から知られている２段増幅
方式も適用可能である。
以上説明したように、本発明によれば、低雑音特性を維
持したままで、センスアンプの共通駆動線に流れる増幅
時の電流を半減でき、それに応じて配線幅も細くできる
ので、半導体メモリのチップ面積を減４＼させることが
可能である。
持したままで、センスアンプの共通駆動線に流れる増幅
時の電流を半減でき、それに応じて配線幅も細くできる
ので、半導体メモリのチップ面積を減４＼させることが
可能である。
第１図は本発明の第１の実施例を示す半導体メモリの構
成図、第２図、第３図は従来のダイナミックメモリの回
路構成図、第４図は第２図における動作タイムチャー１
−１第５図は本発明の第１の実施例の全体を示す半導体
メモリ群の構成図、第６図、第７図はそれぞれ第１図に
おける動作タイムチヤード、第８図〜第１６図はそれぞ
れ本発明の第２〜第１０の実施例を示す半導体メモリの
（ｎ成因、第１７図は第１６図における動作タイムチャ
ートである。 ＰＣニブリチャージ回路、ＮＳ、ＰＳ：Ｎチャネル、ま
たはＰチャネルＭＯ５＋−ランジスタで構成されるセン
スアンプ、ＣＬ、）９３６０．ＣＬｌｏ：センスアンプ
の共通駆動線、ＮＤ、ＰＤ ： Ｎチャネル、Ｐチャネ
ルＭＯＳトランジスタから構成されるセンスアンプ駆動
回路。 特許出願人 株式会社日立製作所 、γ（−ｐ・・°・ 代 理 人 弁理士 磯 村 雅 俊−′〜、・１１ｆ
。 第 ２ 図 第３図 第 ４ 図 第５図 第 ６ 図 第 ７ 図 も外ト 第 ９ 図 第 １１ 図 φｘｏφア、 第 １２ 図 第 １３ 図 第 １４ 図 第１５図 第 １７ 図 φｘ。
成図、第２図、第３図は従来のダイナミックメモリの回
路構成図、第４図は第２図における動作タイムチャー１
−１第５図は本発明の第１の実施例の全体を示す半導体
メモリ群の構成図、第６図、第７図はそれぞれ第１図に
おける動作タイムチヤード、第８図〜第１６図はそれぞ
れ本発明の第２〜第１０の実施例を示す半導体メモリの
（ｎ成因、第１７図は第１６図における動作タイムチャ
ートである。 ＰＣニブリチャージ回路、ＮＳ、ＰＳ：Ｎチャネル、ま
たはＰチャネルＭＯ５＋−ランジスタで構成されるセン
スアンプ、ＣＬ、）９３６０．ＣＬｌｏ：センスアンプ
の共通駆動線、ＮＤ、ＰＤ ： Ｎチャネル、Ｐチャネ
ルＭＯＳトランジスタから構成されるセンスアンプ駆動
回路。 特許出願人 株式会社日立製作所 、γ（−ｐ・・°・ 代 理 人 弁理士 磯 村 雅 俊−′〜、・１１ｆ
。 第 ２ 図 第３図 第 ４ 図 第５図 第 ６ 図 第 ７ 図 も外ト 第 ９ 図 第 １１ 図 φｘｏφア、 第 １２ 図 第 １３ 図 第 １４ 図 第１５図 第 １７ 図 φｘ。
Claims (4)
- （１）少なくともメモリセルアレーと該メモリセルアレ
ーから読み出された信号を差動増幅するセンスアンプか
らなるブロックを、複数のサブブロックに分割した半導
体メモリにおいて、上記センスアンプのうちのＮチャネ
ルＭＯＳトランジスタで構成されたアンプの共通駆動線
と、ＰチャネルＭＯＳトランジスタで構成されたアンプ
の共通駆動線とを、異なるサブブロック間で結線したこ
とを特徴とする半導体メモリ。 - （２）上記センスアンプは、分割されたメモリセルアレ
ーのうち、一方のメモリセルアレーに属するワード線の
みが選択され、選択されたワード線に属するセンスアン
プ群のみが活性化されることを特徴とする特許請求の範
囲第１項記載の半導体メモリ。 - （３）上記センスアンプの駆動回路は、ボンディング配
線により外部から電源を供給するアース電源用パッドが
第１ブロックの左側に配置され、またＶｃｃ電源用パッ
ドが第２ブロックの右側に配置されている場合には、Ｎ
チャネルＭＯＳトランジスタで構成された駆動回路を第
１ブロックの左側に、ＰチャネルＭＯＳトランジスタで
構成された駆動回路を第２ブロックの右側に、それぞれ
配置することを特徴とする特許請求の範囲第１項または
第２項記載の半導体メモリ。 - （４）上記センスアンプ群は、分割されたメモリセルア
レーに属するＮチャネルおよびＰチャネルＭＯＳトラン
ジスタのセンスアンプのデータ線上の配置を、それぞれ
互いに逆にすることにより、共通駆動線をメモリセルア
レーの分割部で交叉しないようにすることを特徴とする
特許請求の範囲第１項、第２項または第３項記載の半導
体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247578A JPH0778993B2 (ja) | 1985-11-05 | 1985-11-05 | 半導体メモリ |
| KR1019860009106A KR940002856B1 (ko) | 1985-11-05 | 1986-10-30 | Cmos센스 앰프를 가진 반도체 메모리 |
| US06/927,144 US4796234A (en) | 1985-11-05 | 1986-11-05 | Semiconductor memory having selectively activated blocks including CMOS sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247578A JPH0778993B2 (ja) | 1985-11-05 | 1985-11-05 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62107497A true JPS62107497A (ja) | 1987-05-18 |
| JPH0778993B2 JPH0778993B2 (ja) | 1995-08-23 |
Family
ID=17165579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247578A Expired - Lifetime JPH0778993B2 (ja) | 1985-11-05 | 1985-11-05 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4796234A (ja) |
| JP (1) | JPH0778993B2 (ja) |
| KR (1) | KR940002856B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177360A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体メモリ |
| US5280450A (en) * | 1990-05-14 | 1994-01-18 | Hitachi, Ltd. | High-speed semicondustor memory integrated circuit arrangement having power and signal lines with reduced resistance |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172335A (en) * | 1987-02-23 | 1992-12-15 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
| US4935901A (en) * | 1987-02-23 | 1990-06-19 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| DE3884859T2 (de) * | 1987-06-04 | 1994-02-03 | Nec Corp | Dynamische Speicherschaltung mit einem Abfühlschema. |
| JPS6488662A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Semiconductor memory |
| JPH0197016A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体集積回路装置 |
| US5426607A (en) * | 1988-04-27 | 1995-06-20 | Sharp Kabushiki Kaisha | Redundant circuit for memory having redundant block operatively connected to special one of normal blocks |
| US5343406A (en) * | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| JPH03235290A (ja) * | 1990-02-09 | 1991-10-21 | Mitsubishi Electric Corp | 階層的な行選択線を有する半導体記憶装置 |
| JP3361825B2 (ja) * | 1990-08-22 | 2003-01-07 | テキサス インスツルメンツ インコーポレイテツド | メモリ・アレイ・アーキテクチャ |
| US5333121A (en) * | 1990-09-20 | 1994-07-26 | Siemens Aktiengesellschaft | Dynamic semiconductor memory having local read amplifier driver circuits which are optimized with respect to their drive function |
| TW212852B (ja) * | 1990-09-20 | 1993-09-11 | Siemens Ag | |
| JP3109750B2 (ja) * | 1991-06-27 | 2000-11-20 | 株式会社東芝 | 半導体記憶装置 |
| JPH04278288A (ja) * | 1991-03-07 | 1992-10-02 | Toshiba Corp | 半導体記憶装置 |
| JP3096314B2 (ja) * | 1991-04-10 | 2000-10-10 | 沖電気工業株式会社 | 半導体記憶装置 |
| FR2700402B1 (fr) * | 1993-01-13 | 1995-04-07 | Sgs Thomson Microelectronics | Microcontrôleur à mémoire électriquement programmable multimode. |
| US5745420A (en) * | 1995-07-31 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Integrated memory circuit with sequenced bitlines for stress test |
| US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| KR100869870B1 (ko) * | 2000-07-07 | 2008-11-24 | 모사이드 테크놀로지스, 인코포레이티드 | 메모리 소자에서의 읽기 명령 수행 방법 및 ｄｒａｍ액세스 방법 |
| US7386749B2 (en) * | 2005-03-04 | 2008-06-10 | Intel Corporation | Controlling sequence of clock distribution to clock distribution domains |
| US7525866B2 (en) * | 2006-04-19 | 2009-04-28 | Freescale Semiconductor, Inc. | Memory circuit |
| JP2011008858A (ja) * | 2009-06-25 | 2011-01-13 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222112A (en) * | 1979-02-09 | 1980-09-09 | Bell Telephone Laboratories, Incorporated | Dynamic RAM organization for reducing peak current |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| EP0166642A3 (en) * | 1984-05-30 | 1989-02-22 | Fujitsu Limited | Block-divided semiconductor memory device having divided bit lines |
-
1985
- 1985-11-05 JP JP60247578A patent/JPH0778993B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-30 KR KR1019860009106A patent/KR940002856B1/ko not_active IP Right Cessation
- 1986-11-05 US US06/927,144 patent/US4796234A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177360A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体メモリ |
| JPH0756885B2 (ja) * | 1988-12-27 | 1995-06-14 | 日本電気株式会社 | 半導体メモリ |
| US5280450A (en) * | 1990-05-14 | 1994-01-18 | Hitachi, Ltd. | High-speed semicondustor memory integrated circuit arrangement having power and signal lines with reduced resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| US4796234A (en) | 1989-01-03 |
| JPH0778993B2 (ja) | 1995-08-23 |
| KR870005472A (ko) | 1987-06-09 |
| KR940002856B1 (ko) | 1994-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62107497A (ja) | 半導体メモリ | |
| JP2812099B2 (ja) | 半導体メモリ | |
| US4748591A (en) | Semiconductor memory | |
| US6341088B2 (en) | Dynamic random access memory in switch MOSFETs between sense amplifiers and bit lines | |
| US5970006A (en) | Semiconductor memory device having cell array divided into a plurality of cell blocks | |
| JP2758504B2 (ja) | 半導体記憶装置 | |
| JP2000200489A (ja) | 半導体記憶装置 | |
| JPH0373080B2 (ja) | ||
| JP2001102464A (ja) | グローバルビット線を有するスタティックランダムアクセスメモリ | |
| US5715209A (en) | Integrated circuit memory devices including a dual transistor column selection switch and related methods | |
| JPH11111943A (ja) | 半導体記憶装置 | |
| US6954398B2 (en) | Semiconductor memory device including subword drivers | |
| KR19980080620A (ko) | 다이나믹형 ｒａｍ | |
| JP2000058785A (ja) | ダイナミック型ｒａｍ | |
| US6301143B1 (en) | Semiconductor memory device with chip layout for enabling high speed operation | |
| US7403408B2 (en) | Semiconductor memory device and semiconductor device | |
| JP2617510B2 (ja) | ディジタル処理装置 | |
| JPH0831270B2 (ja) | 半導体メモリ | |
| JPH04315888A (ja) | 半導体記憶装置 | |
| JP2641471B2 (ja) | 半導体メモリ | |
| JPH05128855A (ja) | 半導体装置 | |
| US6061288A (en) | Semiconductor device | |
| JPH01241094A (ja) | 半導体メモリ装置 | |
| JP3621250B2 (ja) | 半導体記憶装置 | |
| JPH01144293A (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |