JPH0831270B2

JPH0831270B2 - 半導体メモリ

Info

Publication number: JPH0831270B2
Application number: JP61179924A
Authority: JP
Inventors: 潤衛藤; 勝▲高▼ 木村; 勝博下東; 一幸宮沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-01
Filing date: 1986-08-01
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPS6339196A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体メモリに関し、特にダイナミツクMO
Sメモリの過渡電流の抑制に好適な半導体メモリに関す
るものである。

〔従来の技術〕

ダイナミツクMOSメモリの大容量化とともに、チツプ
内に流れる過渡電流の大きさは、チツプ内の雑音の抑制
という点から設計における重要な項目の１つになつてい
る。従来、例えば、「ソリツド・ステート・サーキツ
ト」（IEEE J.“Solid−State Circuits"pp.585〜590,O
ct.1984）に記載されているように、プリチヤージ時の
データ線を充電する際に流れる充電電流を抑制するため
に、メモリアレーを複数のサブアレーに分割し、それぞ
れのサブアレーから発生する過渡電流（充電電流）の発
生時刻をずらすことにより、実効的にチツプ全体の過渡
電流を低減する方法がとられている。しかし、この方法
では、データ線をVcc（電源電圧，通常5V）レベルにプ
リチヤージする方式において、メモリセルから微少信号
電圧が読み出され、それが増幅されてデータ線電圧が0V
あるいは5Vになつた後の増幅動作完了後のプリチヤージ
過渡電流を問題にしている。すなわちメモリセルからの
微少信号電圧を扱つている時刻、つまり増幅時の過渡電
流を対象としているわけではない。しかし、近年、メモ
リの大容量化とともに、データ線の充放電電流の増大に
伴う消費電力の増大が深刻となり、これを解決するため
に、データ線をVcc/2（2.5V）にプリチヤージする方式
と、センスアンプとしてCMOSセンスアンプ、つまりＮチ
ャネルMOSトランジスタからなるセンスアンプとＰチャ
ネルMOSトランジスタかなるセンスアンプを組み合せた
方式が重要となつてきている。この方式では、後述する
ように、増幅時の過渡電流が問題となる。すなわち、増
幅時に過渡電流が大きくなると、チツプ内に雑音を誘起
し、増幅時の安定動作が不可能になる。このため、アル
ミニウムの配線幅を大きくする等の対策がとられている
が、チツプ面積が著しく増大する等の問題が生じてしま
う。一方、この方式では、Vccプリチヤージ方式とは異
なり、プリチヤージ時に電流線に流れる電流は、データ
対線内のプリチヤージでよいために、殆んど問題になら
ないほど小さい。このようなVcc/2プリチヤージ方式
に、従来のVccプリチヤージ方式で行われてきた分割駆
動する方式を適用しようとしても、雑音が大きくなるた
めに安定動作は不可能となる。すなわち、ある２組のサ
ブアレー内のそれぞれのワード線にパルスが印加され、
メモリセルからそれぞれのデータ線に微少信号電圧が現
われている場合を考える。その状態で、あるサブアレー
内のセンスアンプが動作を開始し、他のサブアレー内の
センスアンプがまだ非動作状態にある時間帯を考える。
この時、センスアンプが動作しているサブアレー内のデ
ータ線の電圧変化が大きいので、これが各種の寄生容量
を通して、センスアンプがまだ非動作状態にあるサブア
レーへ雑音として結合する。このために非動作状態にあ
るサブアレーは、次の時刻に動作状態に入つて信号電圧
を増幅しようとしても、上記雑音のため安定動作は不可
能となるのである。

このような理由から、Vcc/2プリチヤージ方式では、
増幅時のサブアレー内の過渡電流を減らすことは、チツ
プ面積を小にするためにも、また安定動作させるために
もきわめて重要である。これらの問題点について、さら
に従来の回路を用いて詳述する。

第２図，第３図，および第４図は、従来の1Mビツトダ
イナミツクメモリの構成例を示す図である。なお、この
メモリの詳細は、例えば、特願昭56−081042号明細書、
あるいは「CMOS技術を用いた20ナノ秒スタテイツクカラ
ムの１メガビツトダイナミツクRAM」（K.Sato et al.
“A20ns Static Column 1Mb DRAM in CMOS Technology"
ISSCC Digest of Technical Papers,pp.254,Feb.,198
5）に論じられている。ただし、説明を簡単にするため
に、センス方式は単純化している。また、アドレス信
号、各種クロツク信号あるいはアドレスマルチプレツク
ス方式の場合に、それに特有な各種クロツク等も省略さ
れている。

第２図は、256ビツトのサブアレーMAとＮチヤネルMOS
トランジスタからなるセンスアンプNSとＰチヤネルMOS
トランジスタからなるセンスアンプPS、あるはプリチヤ
ージ回路PC等からなるブロツクBLK₀を示している。メモ
リセルMCには、フオールデツトデータラインセル（fold
ed data line cell）を用いている。これについては、
例えば、「高密度単一装置のダイナミツクMOSメモリセ
ル」（K.Itoh and H.Sunami,“High Density One−devi
ce dynamic MOS memory cells"IEEPROC.,vol.130,ptl,N
o.3,June 1983,pp.127）に詳しく述べられている。ま
た、１本のワード線に1024個のメモリセルが接続され、
それに対応した1024対のデータ対線（Do，₀・・・，D
₁₀₂₃，₁₀₂₃）には、前述したプリチヤージ回路PC、セ
ンスアンプPS,NSが接続されている。このようなブロツ
クが４個で、第３図に示すような1Mビツトのチツプを構
成する。

次に、第２図のブロツクの動作を、第４図のタイミン
グチヤートを用いて説明する。第４図におけるφ_Pはプ
リチヤージ信号、W₀〜W₂₂₅はワード線に印加される電
圧、φ_ND，φ_PDはそれぞれＮチヤネルまたはＰチヤネル
のMOSトランジスタからなるセンスアンプ駆動回路の電
圧、i_N，i_Pはそれぞれ共通駆動線CL₀₀，CL₀₁に流れる電
流である。

プリチヤージ信号φ_Pによつてすべてのデータ線D₀〜D
₁₀₂₃およびセンスアンプNS,PSの駆動線CL₀₀，CL₁₀等がV
ccの半分の電圧（Vcc/2,通常Vccは5Vのため2.5）にプリ
チヤージされた後、複数のアドレス信号（図示省略）に
よりＸデコーダ（XDEC）およびＸドライバ（XD）が選択
される。その後、クロツクφ_Xが印加され、選択された
ワード線（例えば、W₀）にパルスが印加される。これに
よつて、ワード線W₀に接続されている1024個のメモリセ
ルMCから容量C_Sに蓄積されている情報に応じて読み出し
信号電圧が対応するデータ線に出力される。この電圧
は、データ線の寄生容量をC_Dとすると、ほぼV_ST・C_S／C
_Dに比例する。ここで、V_STは、容量C_Sへの蓄積電圧であ
る。通常、C_S／C_Dは小さな値であり、V_STは情報“1"の
場合5V、情報“0"の場合OVであるため、読み出し信号電
圧は200mV程度となる。第４図では、データ線D₀に接続
されているメモリセルに5Vが蓄積されていた場合のデー
タ線D₀への読み出し電圧波形のみを示している。対線の
一方である₀には、メモリセルが接続されていないの
で、2.5Vのままである。なお、周知のように、読み出し
時の雑音を相殺するために、データ線には、ダミーセ
ルを接続する方法もあるが、本発明の本質には特に関係
がないため、これは省略してある。次に、φ_ND，φ_PDが
オンとなると、ドライバND,PDが動作する。それに対応
してセンスアンプNS,PSが動作し、データ対線上の微小
な信号電圧は図に示すように差動で増幅される。その
後、複数のアドレス信号により選択されたＹデコーダ
（YDEC）とドライバ（YD）により、例えばY₀が選択され
たとすると、データ対線D₀，₀上の増幅された信号
は、I/O対線に出力されてデータ出力D₀となる。書き込
み動作は、周知のように、読み出しの逆の経路で行わ
れ、データ入力D₁が書き込み制御信号WEで制御され、選
択されたメモリセルに所望のデータが書き込まれる。な
お、上述した文献等で明らかにされているように、Y₀〜
Y₁₀₂₃は立体配線で各サブアレー上に共通配線されて、
各サブアレー内のデータ対線とI/O線のデータの授受を
制御している。また、第３図で各ブロツクBLK₀〜BLK₃に
属するI/O対線は合計４個存在するが、これらが独立に
チツプ外と並列にデータの授受を行う構成もあるし、あ
るいは４個のI/O対線をアドレス信号でデコードし、チ
ツプ外部からみて１組のD₁，D₀にする構成もありうる
が、本発明とは直接関係がないため、詳細な説明は省略
する。

〔発明が解決しようとする問題点〕

ここまでの動作で問題となることは、１個のブロツク
内で1024個のセンスアンプNS,PSが同時に動作するため
に、共通駆動線CL₀₀，CL₁₀に流れる電流i_N，i_Pは200〜3
00mAと過大なものとなることである。この過大電流によ
る配線抵抗の電圧降下を防ぎ、低雑音化するために、通
常CL₀₀，CL₁₀配線はアルミニウムで形成されるが、それ
でもそれぞれ50〜100μｍ幅にせざるを得ない場合もあ
る。1Mビツトメモリでは、データ線の寄生容量を低減
し、メモリセルからの信号電圧を大きくするために、第
３図に示すように、データ線が４分割されるのが普通で
ある。さらに、それ以上にメモリを大容量化する場合に
は、データ線の分割数はさらに増加するため、この共通
駆動線数が増加し、上述のCL₀₀，CL₁₀等の配線幅の増大
は大容量化とともにチツプ面積を増大するために、重大
な問題となる。

本発明の目的は、このような従来の問題点を改善し、
低雑音特性を維持したまま、センスアンプの共通駆動線
に流れる増幅時の電流を半減でき、チツプ面積を増加さ
せずに安定動作を行わせることが可能な半導体メモリを
提供することにある。

〔問題点を解決する為の手段〕

本発明の代表的な実施例により本発明を説明すると、
複数のワード線（W₀〜W₂₅₅，W′₀〜W′₂₅₅）と、該複数
のワード線（W₀〜W₂₅₅，W′₀〜W′₂₅₅）と交叉する第１
と第２のデータ線対（D₀，D₀ ^-，D₅₁₂，D₅₁₂ ^-）と、上記
複数のワード線（W₀〜W₂₅₅，W′₀〜W′₂₅₅）と上記第１
と第２のデータ線対（D₀，D₀ ^-，D₅₁₂，D₅₁₂ ^-）との任意
の交点に設けられた複数のメモリセル（MC）と、上記第
１のデータ線対（D₀，D₀ ^-）をプリチャージする第１の
プリチャージ回路（PC）と、上記第２のデータ線対（D
₅₁₂，D₅₁₂ ^-）をプリチャージする第２のプリチャージ回
路（PC）と、上記第１のデータ線対（（D₀，D₀ ^-）に現
われた信号を増幅する第１のセンスアンプ（NS,PS）
と、上記第２のデータ線対（D₅₁₂，D₅₁₂ ^-）に現われた
信号を増幅する第２のセンスアンプ（NS,PS）と、上記
第１のセンスアンプ（NS,PS）に接続された第１と第２
の駆動線（CL₀₀，CL₁₀）と、上記第２のセンスアンプ
（NS,PS）に接続された第３と第４の駆動線（CL₀₀，CL
₁₀）とを具備してなり、上記第１のセンスアンプ（NS,PS）と上記第２のセン
スアンプ（NS,PS）のそれぞれはＮチャネルMOSトランジ
スタで構成されたアンプ（NS）とＰチャネルMOSトラン
ジスタで構成されたアンプ（PS）を有するとともに、上
記第１のセンスアンプ（NS,PS）のＮチャネルMOSトラン
ジスタで構成された上記アンプ（NS）には上記第１の駆
動線（CL₀₀）が接続され、上記第１のセンスアンプ（N
S,PS）のＰチャネルMOSトランジスタで構成された上記
アンプ（PS）には上記第２の駆動線（CL₁₀）が接続さ
れ、上記第２のセンスアンプ（NS,PS）のＮチャネルMOS
トランジスタで構成された上記アンプ（NS）には上記第
３の駆動線（CL₀₀）が接続され、上記第２のセンスアン
プ（NS,PS）のＰチャネルMOSトランジスタで構成された
上記アンプ（PS）には上記第４の駆動線（CL₁₀）が接続
され、上記第１の駆動線（CL₀₀）と上記第４の駆動線（C
L₁₀）とは略同一の電圧が印加され、上記第２の駆動線
（CL₁₀）と上記第３の駆動線（CL₀₀）とは略同一の電圧
が印加され、上記第１のセンスアンプ（NS,PS）が活性化されてい
る間は上記第１のプリチャージ回路（PC）は非活性とさ
れるとともに上記第２のプリチャージ回路（PC）は活性
化され、上記第２のセンスアンプ（NS,PS）が活性化されてい
る間は上記第２のプリチャージ回路（PC）は非活性とさ
れるとともに上記第１のプリチャージ回路（PC）は活性
化されることを特徴としている（第18図及び第19図参
照）。

〔作用〕

非選択となるメモリーアレーのサブブロツクをプリチ
ヤージ状態に保つことにより、耐雑音特性を向上するこ
とができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。第１図は、本発明の一実施例を示す半導体メモリの
構成図である。ここでは、メモリアレーをサブアレーMA
₀，MA₁の２分割とし、一方のサブアレー（例えば、M
A₀）に属するMOSトランジスタからなるセンスアンプNS
群の共通駆動線と、他のサブアレー（例えば、MA₁）に
属する他のMOSトランジスタからなるセンスアンプPS群
の共通駆動線をメモリアレーの分割部で結線し、またサ
ブアレーMA₀に属するセンスアンプPS群の共通駆動線とM
A₁に属するセンスアンプNS群の共通駆動線を同じように
結線した場合である。センスアンプNS,PSメモリアレー
を含む部分で、ブロツクBLK₀₀，BLK₁₀を構成する。これ
らのブロツクが複数接続され、第３図と類似の第５図に
示すようなメモリチツプを構成する。なお、簡単のた
め、メモリセル，プリチヤージ回路、I/O線等は、第２
図と共通であるため、図示を省略している。この方式の
新しい点は、（ａ）分割されたメモリアレーの中、一方
のメモリアレーに属するワード線のみを選択する。
（ｂ）選択されたワード線に属するセンスアンプ群のみ
を、共通駆動線の本数を増加せずに活性化することであ
る。

このように、本実施例においては、ブロツクを複数の
サブブロツクに分割し、あるサブブロツク内のＮチヤネ
ルMOSトランジスタで構成された複数のセンスアンプの
共通駆動線と、異なるサブブロツク内のＰチヤネルMOS
トランジスタで構成された複数のセンスアンプの共通駆
動線とを互いに結線することにより、共通駆動線の配線
数の増大を抑え、また選択サブブロツク内のセンスアン
プが動作する時刻に、非選択サブブロツク内のワード線
を非選択にし、かつセンスアンプも非動作状態にするこ
とにより、低消費電力化を図ることのできるブロツクの
分割法とその駆動法、および共通駆動線の結線法とその
駆動法を提案することである。

第６図，第７図は、それぞれ第１図の動作タイムチヤ
ートであつて、第６図はメモリアレーMA₀を選択した場
合、第７図はメモリアレーMA₁を選択した場合の各動作
を示している。サブアレーMA₀，MA₁のいずれか一方の選
択は、第６図のタイミング図に示すように、Ｘデコーダ
が選択されてからクロツクφ_X0，φ_X1のいずれか一方
（例えば、φ_X0）をオンにすることにより、それに対応
したワード線（例えば、W₀）をオンすることにより行わ
れる。これによつて、サブアレーMA₀内のデータ対線に
メモリセル読み出し信号電圧が出力される。次に、φ
_ND0にパルスが印加されると、センスアンプ駆動回路ND
により共通駆動線CL₀₀が駆動され、これによつてセンス
アンプNSが活性化され、データ線が放電される方向に増
幅される。次に、φ_PD0にパルスが印加されると、セン
スアンプ駆動回路PDにより共通駆動線CL₁₀が駆動され
る。これにより、センスアンプPSが活性化され、データ
線が充電される方向にさらに増幅される。ここで重要な
ことは、共通駆動線CL₀₀，CL₁₀に印加されるパルスは、
非選択メモリアレーMA₁に属するセンスアンプNSとPSに
も印加されるが、印加される極性が、常にNS,PSをカツ
トオフにする方向であるため、これらが活性化されるこ
とはない。このことは、非選択メモリアレーMA₁内の全
データ線電圧はプリチヤージされた2.5Vに保持された状
態にあること、およびCL₀₀とCL₁₀をメモリアレー分割部
で交叉させていることを考慮すれば、明らかである。な
お、上記とは反対に、メモリアレーMA₁を選択する場合
には、第７図に示すように、φ_ND1，φ_PD1にパルスを印
加すればよい。なお、メモリセルとしては、通常のfold
ed data lineセルを使用できる。この場合、ワード線は
ポリシリコンやポリサイド等の比較的高抵抗の材料で作
られ、その遅延時間が問題となる場合には、これらのワ
ード線を複数のメモリセル単位ごとにアルミニウム配線
でシヤントし、高速化することも考えられる。通常、デ
ータ線がアルミニウム配線であるため、ワード線のシヤ
ントは、その上層の第２層目のアルミニウム配線で行う
のがよい。

第８図は、本発明の第２の実施例を示す半導体メモリ
の配置図である。

第１図において、ボンデイング配線により外部から電
源を供給するアース電源用パツドがブロツクBLK₀₀の左
側に配置され、Vcc電源用パツドがブロツクBLK₁₀の右側
に配置される場合には、第８図に示すように、センスア
ンプ駆動回路NDはBLK₀₀の左側に、駆動回路PDはBSK₁₀の
右側は、それぞれ配置するのがよい。このように配置し
ないと、ND,PDの電源線をブロツクの外側を通して電源
パツドまで配線しなければならず、その分だけチツプ面
積が増加してしまうためである。さらに、第８図におい
て、共通駆動線CL₀₀に接続されるセンスアンプは、ブロ
ックBLK₀₀ではNS、ブロツクBLK₁₀ではPSであり、CL₀₀に
より活性化されるセンスアンプは常にドライバNDあるい
はPDに近いブロツク内にあるものである。一方、CL₁₀で
は、遠いブロツク内にあるセンスアンプが活性化され
る。従つて、CL₀₀の配線幅をCL₁₀に比べて細くし、両者
の増幅時における速度の差を小さくすることも考えられ
る。

このように、本実施例においては、共通線駆動線数を
増加させずに、共通駆動線に流れる増加時の過渡電流を
半減できるので、従来よりも共通駆動線のアルミニウム
配線幅を小さくできる。これによつて、低雑音特性を維
持したままでチツプ面積の小さなメモリを実現すること
ができる。

第９図は、本発明の第３の実施例を示す半導体メモリ
の要部構成図であつて、分割されたメモリアレーに属す
るセンスアンプ群NS,PSのデータ線上の配置を、それぞ
れ互いに逆にすることによつて、CL₀₀，CL₁₀をメモリア
レーの分割部で交叉しないようにした場合を示してい
る。

一般に、CL₀₀，CL₁₀には、大きな過渡電流が流れるの
で、第１図では、交叉部の抵抗をアルミニウム２層配線
等を使用して極力小さくするようなレイアウトがなされ
る。このため、この交叉部の面積は大きくなつて、この
部分を他の回路のレイアウト用として有効に活用できな
くなる。本実施例では、このような問題を解決すること
ができる利点がある。なお、第１図等では、説明の都合
上、例えばメモリアレーMA₀内のデータ線の最端部にPS
が接続された例を示しているが、同一データ線上に接続
される２種のセンスアンプの接続を変えて、最端部にNS
が接続されても何等問題はない。

第10図は、本発明の第４の実施例を示す半導体メモリ
の構成図であつて、ワード線の分割法に関するものであ
る。Ｘデコーダ（XDEC）を分割されたメモリアレーの端
部に配置し、ＸデコーダXDECの出力線XSを立体線（例え
ば、ワード線がポリシリコンあるいはポリサイド、デー
タ線が第１層目のアルミニウムであればXSは第２層目の
アルミニウム配線）によりメモリアレー上を通過させ、
このXSに現われたデコーダ選択出力信号とφ_X0あるいは
φ_X1とで、所望のメモリアレーにワードパルスを印加さ
せるようにしている。本実施例の変形として、２個のド
ライバXDを、メモリアレーの分割部にまとめて配置する
こともできる。このように、Ｘデコーダを端部に配置す
ると、図示省略しているが、チツプ端部のアドレスバツ
フア回路から出力された多数のアドレス配線をメモリア
レーの外側を通してＸデコーダに入力するという第１図
におけるレイアウト上の不都合は解消される。

なお、第１図においては、ブロツク内の回路は、本発
明の本質に直接関係ないため、その詳細と変形例を述べ
なかつたが、前述の文献に記載されているようなデータ
線を多分割にする方法、あるいは分割された２組の近接
するデータ線とで第２図のI/O線を共用する方法等に
も、そのまま適用可能である。また、本実施例において
は、ワード線が分割され、分割されたその一部のワード
線のみが選択され、パルス電圧が印加される方法である
ため、ダイナミツクメモリに特有なリフレツシユサイク
ルの兼ね合いで、１度に2048個のセンスアンプNS,PSを
動作させる必要がある。従来、このリフレツシユ動作
は、第２図，第３図において、BLK₀〜BLK₃の中のいずれ
か２個のブロツクを同時に選択することによつて行われ
ていた。すなわち、例えばBLK₀とBLK₁が同時に選択さ
れ、ワード線W₀，W₂₅₆にパルスが印加されると、それら
２本のワード線に接続される合計2048個のメモリセルが
読み出され、それに対応した2048個のセンスアンプ対
（NS,PS）によつて増幅されることにより、リフレツシ
ユ動作が行われている。しかし、本実施例においては、
2048個のセンスアンプ対を同時に動作させるには、第５
図の４個のブロツク、例えばBLK₀₀，BLK₀₁，BLK₀₂，BLK
₀₃を同時に選択する必要がある。すなわち、ワード線方
向を分割した分だけ、ビツト線方向の選択すべきブロツ
ク数を増加する必要があり、これによつて初めて従来と
同じリフレツシユ動作が行えることになる。

第11図は、本発明の第５の実施例を示す半導体メモリ
の構成図であつて、リフレツシユ動作に関連し、ブロツ
クの選択法を変えた場合を示す。なお、この図では、N
S,PSは図示省略されている。第１図では、例えば、φ_X0
によりブロツクBLK₀₀，BLK₀₁，BLK₀₂，BLK₀₃を同時に選
択する構成であるが、第11図では、φ_X0により選択する
ブロツクをBLK₀₀，BLK₀₁，BLK₁₂，BLK₁₃とし、φ_X1によ
り残りのブロツクを選択する構成となつている。本実施
例においては、信号増幅時に発生するチツプ内雑音をチ
ツプ内部で分散することができる。すなわち、第１図で
は、同時に選択されるブロツクがデコーダXDECの左側、
あるいは右側のいずれか片側だけであるため、信号増幅
時にデータ線からシリコン基板に接合容量を介して結合
する雑音は、チツプの片側だけで発生し、その部分の雑
音量を実効的に大きくしてしまう。特に、メモリアレー
がCMCS構造におけるウエル内に形成されている場合、局
所的なウエルの電位変動が問題となる。第11図では、同
時に選択されるブロツクがデコーダXDECの右と左に分散
させているため、信号増幅時に発生する雑音をチツプ内
部で分散させることができ、局所的な雑音の増大を防ぐ
ことができる。また、第11図では、ドライバNDあるいは
PDから見て距離的に近いブロツクと遠いブロツクを同時
に選択するため、近いブロツクあるいは遠いブロツクば
かりを選択する第１図の構成に比べて、電源のピーク電
流を平均化することもできる。すなわち、一般的に、ド
ライバND,PDに遠いブロツクを選択した場合のピーク電
流は、近いブロツクを選択した場合に比べ、共通駆動線
の抵抗により小さくなるため、一方のみを選択する場
合、特に近いブロツクのみを選択する場合に比べて、両
方を混在させて選択する方がチツプ全体のピーク電流の
大きさを平均化でき、小さくできる。

第12図は、本発明の第６の実施例を示す半導体メモリ
の構成図であつて、第11図をさらに変形し、同時に選択
するブロツクをさらに分散させている。第12図では、φ
_X0により同時に選択されるブロツクは、BLK₀₀，BLK₁₁，
BLK₀₂，BLK₁₃となり、デコーダXDECの左右のブロツクを
交互に選択する構成となつている。この実施例において
は、第11図に比べて、さらにチツプ内部の雑音を分散す
ることができる。

第13図は、本発明の第７の実施例を示す半導体メモリ
の構成図であつて、ワード線方向にメモリアレーを４分
割した例を示す。センスアンプNS,PSは簡単のため、図
示を省略してある。４分割したメモリアレーの中、例え
ばMA₀とMA₁、あるいはMA₂とMA₃という組合せで選択し、
第１図のようにCL₀₀，CL₁₀に流れる電流を半減させた例
である。勿論、４分割したメモリアレーの中から任意の
２個のメモリアレーを選択し、それに対応したCL₀₀，CL
₁₀の結線法を採用することもできる。この実施例では、
ワード線がポリシリコンやポリサイド等の比較的高抵抗
の材質で形成されているために、高速化のため多数に分
割せざるを得ない場合に有効である。

第14図は、本発明の第８の実施例を示す半導体メモリ
の構成図であつて、ワード線方向にメモリアレーを４分
割にし、共通駆動線CL₀₀，CL₁₀，CL₂₀，CL₃₀にドライバ
ND,PDを設けた構成を示している。第13図と同じよう
に、センスアンプNS,PSは簡単のため省略してある。こ
の実施例では、４分割したメモリアレーの中、MA₀とM
A₂、あるいはMA₁とMA₃の組合せで選択し、第13図の実施
例に比べ、各共通駆動線に流れる電流をさらに半減して
いる。さらに、ドライバPD,NDから見て近いメモリアレ
ーと遠いメモリアレーとの組合せで選択するため、チツ
プ全体のピー特電流の大きさを平均化することができ
る。

第15図は、本発明の第９の実施例を示す半導体メモリ
の構成図であつて、ドライバPD,ND,これらを制御する信
号を発生する回路、および入出力回路を含む周辺回路、
ならびにパツド群をチツプ中央部すなわちメモリアレー
に挟まれた部分に配置した場合を示している。本実施例
では、メモリアレーの中央部にドライバND,PDを設け、
左右のメモリアレーで共用しているため、第14図に比べ
てドライバの数を少なくすることができる。また、Vcc
パツドおよびアース用パツドも中央部に設けているた
め、ドライバとこれらのパツドとを結ぶ配線の長さを短
くでき、配線抵抗を小さくできる。なお、第15図におい
ても、第14図と同じように、ドライバPD,NDから見て、
近いメモリアレーと遠いメモリアレーとの組合せで選択
することにより、チツプ全体のピーク電流の大きさを平
均化できる。また、第13図、第14図、第15図において、
第11図、第12図で述べたチツプ内雑音の低減という観点
から、同時選択するブロツクを市松模様にすることが望
ましい。

以上述べた実施例では、第６図，第７図で示したよう
に、Ｎチヤネルトランジスタで構成されたセンスアンプ
NSを最初に活性化した例を示したが、NS,PSのいずれも
センスアンプであるため、Ｐチヤネルトランジスタで構
成されたセンスアンプPSを初めに活性化し、次にセンス
アンプNSを活性化することも可能である。その場合、第
６図，第７図で説明したφ_ND0，φ_PD0あるいはφ_ND1，
φ_PD1の位相関係をそれぞれ反対に印加すればよい。こ
の方式においても、以上述べた各実施例と同じような効
果を得ることができる。また、さらに、センスアンプNS
を最初に活性化するメモリアレーと、PSを最初に活性化
するメモリアレーを混在させる方法も考えられる。第16
図は、その一例である。

第16図は、本発明の第10の実施例を示す半導体メモリ
の構成図であつて、メモリアレーの構成は第11図の場合
と同じであるが、メモリアレーの右側つまりVccパツド
側には、ドライバPDだけを、メモリアレーの左側つまり
アース用パツド側にはドライバNDだけを、各共通駆動線
に設けた例を示している。

第17図は、第16図の動作タイムチヤートである。先
ず、信号φ_X0によりブロツクBLK₀₀内のワード線W₀およ
びブロツクBLK₁₂内のワード線W₅₁₂′にパルスが印加さ
れ、各ブロツク内のデータ線、例えばD₀（０），D
₅₁₂（２）に信号が読み出される。次に、ブロツクBLK₀₀
内のＰチヤネルトランジスタで構成されたセンスアンプ
PSを共通駆動線CL₁₀をドライバPDにより2.5Vから5Vに立
ち上げることにより、活性化される。一方、ブロツクBL
K₁₂内では、Ｎチヤネルトランジスタで構成されるセン
スアンプNSを、共通駆動線CL₁₂をドライバNDにより2.5V
から0Vに立ち下げることにより、活性化させる。その
後、ブロツクBLK₀₀内では、NSを活性化し、ブロツクBLK
₁₂内では、PSを活性化し、各々のブロツク内にデータ線
上の読み出し信号の増幅を完了する。第17図で示した動
作において、重要なことは、各ブロツクにおいて、２つ
あるセンスアンプつまりPS,NSのうち、ドライバPD,NDと
の距離が遠い方から活性化させることである。例えば、
ブロツクBLK₀₀では、PSがPDとの距離が遠く、PSを先に
活性化させる。

「5V単独64KダイナミツクRAMの高S/N設計」（H.Masud
a et al“A 5V−Only 64K Dynamic RAM Based on High
S/N Design"IEEE J.Solid−State Circuits,vol.sc−1
5,No.5,Oct.1980,P.846）に記載されているように、信
号増幅時の雑音の大きさは、NSの場合、共通駆動線の立
ち下げる速度（PSの場合には立ち上げる速度）が遅い
程、小さいことが知られている。従つて、ドライバND
（あるいはPD）から遠いNSによる増幅に比べ、同じ信号
量の場合、増幅時の雑音は小さい。すなわち、共通駆動
線の立ち下がり速度が異なるからである。従つて、第17
図で示した実施例では、ドライバからの距離が遠い方の
センスアンプを先ず活性化し、このセンスアンプにより
充分に増幅した後、他方のセンスアンプにより最大振幅
（5V）に増幅することにより、増幅時の雑音を低減して
いる。また、ブロツクBLK₀₀とBLK₁₂とで、PS（あるいは
NS）が活性化される時間が異なるため、各々のブロツク
で発生する電源電流のピーク位置は時間的にずれてお
り、チツプ全体で見た場合のピーク電流の大きさを小さ
くすることができる。

また、センスアンプNS,PSとも、ほぼ同時刻に活性化
することも可能である。同時刻に活性化すると、データ
線からシリコン基板に接合容量を介して結合する雑音
は、データ線を2.5Vにプリチヤージするfolded data li
neセル方式であるため、相殺される利点があり、安定な
メモリ動作が可能になる。

さらに、上述の実施例は、センスアンプ、例えばNSを
動作させる場合、１個のドライバNDで駆動する例を示し
た。しかし、増幅時の雑音を減らすために、NDとして１
個のドライバではなく、駆動能力の異なる２個のドライ
バを並列接続し、先ず駆動能力の弱いドライバを活性化
して、データ線上の信号電圧をある程度まで増幅し、続
いて駆動能力の強いドライバを活性化して信号電圧を充
分に増幅するという従来から知られている２段増幅方式
も適用可能である。

第18図は本発明の第11の実施例である。本実施例は第
１の実施例とデータ線D₀，₀〜D₁₀₂₃，₁₀₂₃およびセ
ンスアンプ共通駆動線CL₀₀，CL₁₀のプリチヤージ回路の
動作が異なる他は第１の実施例と回路構成、動作は同じ
である。すなわち、本実施例ではブロツクBLK₀₀に属す
るデータ線は、データ線プリチヤージ信号φ_P0で、ブロ
ックBLK₁₀に属するデータ線はデータ線プリチヤージ信
号φ_P1で、センスアンプ共通駆動線はプリチヤージ信号
φ_PPによつて各々電源電圧（Vcc）の半分の電圧にプリチヤージする。

本実施例の動作を第19図，第20図の動作タイムチヤー
トを用いて説明する。まずブロツクBLK₀₀に属するメモ
リセルが選択される場合について第19図を用いて説明す
る。待機時Highレベル（例えばVcc＝5V）レベルであつ
たデータ線プリチヤージ信号φ_P0が0Vになり、センスア
ンプ共通駆動線プリチヤージ信号φ_PPも0Vになる。一
方、データ線プリチヤージ信号φ_P1はHighレベルを保持
する。次にＸデコーダが選択されてからクロツクφ_X0が
0VからHighレベル（例えばVccを越える電圧）となる。
これにより対応するワード線がHighレベル（例えばVcc
を越える電圧）となる。ここではワード線W₀がHighレベ
ルになるとする。一方、クロツクφ_X1は0Vのままであ
る。したがつて、ワード線W₀′は0Vの状態を保持する。
これにより、ブロツクBLK₀₀内のデータ線にメモリセル
読み出し信号電圧が出力される。次に、センスアンプ共
通駆動線CL₀₀につながるセンスアンプ駆動回路NDが動作
し、CL₀₀のレベルをのプリチヤージレベルから0Vにする。これによつてブロ
ツクBLK₀₀に属するセンスアンプNSが活性化され、デー
タ線が放電される方向に増幅される。次にセンスアンプ
共通駆動線CL₁₀につながるセンスアンプ駆動回路PDが動
作し、CL₁₀のレベルを2.5Vのプリチヤージレベルから5V
にする。これにより、ブロツクBLK₀₀に属するセンスア
ンプPSが活性化されデータ線が充電される方向にさらに
増幅される。なお、この時ブロツクBLK₁₀に属するセン
スアンプ共通駆動線電位も変位するが、第１の実施例で
述べたようにその動作は常にブロツクBLK₁₀に属するセ
ンスアンプNS,PSをカツトオフにする方向であるため、
これらが活性化されることはない。この後、選択された
Ｙデコーダ出力線がHighレベルとなり、増幅されたメモ
リセル読み出し信号電圧は、データ入出力線I/O,▲
▼を通して読み出され、さらに増幅され、出力データ
D₀となる。以上の動作が終了すると、クロツクφ_X0がHi
ghレベルから0Vとなり、それに対応して、ワード線W₀が
0Vとなる。これによりメモリセルMCに再び情報が蓄積さ
れる。その後、データ線プリチヤージ信号φ_P0、センス
アンプ共通駆動線プリチヤージ信号φ_PPがHighレベルと
なり、データ線、センスアンプ共通駆動線をにプリチヤージし、待機状態となる。次に、上記とは反
対に、ブロツクBLK₁₀に属するメモリセルが選択される
場合について第20図を用いて説明する。この場合まずデ
ータ線プリチヤージ信号φ_P1、センスアンプ共通駆動線
プリチヤージ信号φ_PPがHighレベルから0Vになる。一
方、データ線プリチヤージ信号φ_P0はHighレベルを保持
する。次にＸデコーダが選択されてからクロツクφ_X1が
0VからHighレベルとなる。これにより対応するワード線
がHighレベルとなる。ここではワード線W₀′がHighレベ
ルになるとする。一方、クロツクφ_X0は0Vのままであ
る。したがつて、ワード線W₀は0Vの状態を保持する。こ
れにより、ブロツクBLK₁₀内のデータ線にメモリセル読
み出し信号電圧が出力される。次に、センスアンプ共通
駆動線CL₁₀につながるセンスアンプ駆動回路NDが動作
し、CL₁₀のレベルを2.5Vのプリチヤージレベルから0Vに
する。これによつてブロツクBLK₁₀に属するセンスアン
プNSが活性化され、データ線が放電される方向に増幅さ
れる。次にセンスアンプ共通駆動線CL₀₀につながるセン
スアンプ駆動回路PDが動作し、CL₀₀のレベルを2.5Vのプ
リチヤージレベルから5Vにする。これによりブロツクBL
K₁₀に属するセンスアンプPSが活性化され、データ線が
充電される方向にさらに増幅される。なお、この時ブロ
ツクBLK₀₀に属するセンスアンプNS,PSは前述と同様に活
性化されることはない。この後、前述と同様に選択され
たＹデコーダ出力線がHighレベルとなり、増幅されたメ
モリセル読み出し信号電圧は、データ入出力線I/O,▲
▼を通して読み出され、さらに増幅され出力データ
D₀となる。

さて、通常データ線とセンスアンプ共通駆動線との間
には結合容量が存在する。これにより、センスアンプの
動作しない側（メモリセルの選択されないブロツク）に
データ線では、センスアンプ共通駆動線のレベルが変化
すると上記結合容量によりレベル変動を生じ、プリチヤ
ージレベルが変化するおそれがある。特にデータ線毎に
結合容量が異なると対となるデータ線のプリチヤージレ
ベルが異なり、S/Nを低下させるおそれがある。しか
し、本実施例ではメモリセルの選択されないブロツクの
データ線は、センスアンプ共通駆動線が駆動されている
間もデータ線プリチヤージ信号によつてプリチヤージ状
態にある。これにより対となるデータ線は短絡状態であ
るため対となるデータ線のプリチヤージレベルは常に同
一である。したがつて、メモリセルの選択されないブロ
ツクの耐雑音特性を向上でき、S/Nの向上が図れる。

〔発明の効果〕

以上説明したように、本発明によれば、低雑音特性を
維持したままで、センスアンプの共通駆動線に流れる増
幅時の電流を半減でき、それに応じて配線幅も細くでき
るので、半導体メモリのチツプ面積を減小させることが
可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体メモリの構
成図、第２図，第３図は従来のダイナミツクメモリの回
路構成図、第４図は第２図における動作タイムチヤー
ト、第５図は本発明の第１の実施例の全体を示す半導体
メモリ群の構成図、第６図，第７図はそれぞれ第１図に
おける動作タイムチヤート、第８図〜第16図はそれぞれ
本発明の第２〜第10の実施例を示す半導体メモリの構成
図、第17図は第16図における動作タイムチヤート、第18
図は本発明の第11の実施例を示す半導体メモリの構成
図、第19図，第20図は第18図における動作タイムチヤー
トである。 PC…プリチヤージ回路、NS,PS…Ｎチヤネル、またはＰ
チヤネルMOSトランジスタで構成されるセンスアンプ、C
L₀9360，CL₁₀…センスアンプの共通駆動線、ND,PD…Ｎ
チヤネル,PチヤネルMOSトランジスタから構成されるセ
ンスアンプ駆動回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮沢一幸東京都小平市上水本町1450番地株式会社日立製作所コンピュータ事業本部デバイス開発センター内 (56)参考文献特開昭62−107497（ＪＰ，Ａ) 電子情報通信学会半導体・材料部門全国大会講演論文集、1987〔１〕（1987）Ｐ. １．161 日立評論、69［７］（1987−７）Ｐ．63 −66

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、該複数のワード線と交
叉する第１と第２のデータ線対と、上記複数のワード線
と上記第１と第２のデータ線対との任意の交点に設けら
れた複数のメモリセルと、上記第１のデータ線対をプリ
チャージする第１のプリチャージ回路と、上記第２のデ
ータ線対をプリチャージする第２のプリチャージ回路
と、上記第１のデータ線対に現われた信号を増幅する第
１のセンスアンプと、上記第２のデータ線対に現われた
信号を増幅する第２のセンスアンプと、上記第１のセン
スアンプに接続された第１と第２の駆動線と、上記第２
のセンスアンプに接続された第３と第４の駆動線とを具
備してなり、上記第１のセンスアンプと上記第２のセンスアンプのそ
れぞれはＮチャネルMOSトランジスタで構成されたアン
プとＰチャネルMOSトランジスタで構成されたアンプを
有するとともに、上記第１のセンスアンプのＮチャネル
MOSトランジスタで構成された上記アンプには上記第１
の駆動線が接続され、上記第１のセンスアンプのＰチャ
ネルMOSトランジスタで構成された上記アンプには上記
第２の駆動線が接続され、上記第２のセンスアンプのＮ
チャネルMOSトランジスタで構成された上記アンプには
上記第３の駆動線が接続され、上記第２のセンスアンプ
のＰチャネルMOSトランジスタで構成された上記アンプ
には上記第４の駆動線が接続され、上記第１の駆動線と上記第４の駆動線とは略同一の電圧
が印加され、上記第２の駆動線と上記第３の駆動線とは
略同一の電圧が印加され、上記第１のセンスアンプが活性化されている間は上記第
１のプリチャージ回路は非活性とされるとともに上記第
２のプリチャージ回路は活性化され、上記第２のセンスアンプが活性化されている間は上記第
２のプリチャージ回路は非活性とされるとともに上記第
１のプリチャージ回路は活性化されることを特徴とする
半導体メモリ。
【請求項２】上記複数のワード線のうち上記第１のデー
タ線対に交叉するワード線が選択される時は上記第２の
データ線対に交叉するワード線は選択されないことを特
徴とする特許請求の範囲第１項記載の半導体メモリ。
【請求項３】上記第１の駆動線又は上記第２の駆動線と
接続される第１の電源線と上記第３の駆動線又は上記第
４の駆動線と接続される第２の電源線とは、上記第１の
データ線対と上記第２のデータ線対を挟んで互いに反対
側に配置されることを特徴とする特許請求の範囲第１項
記載の半導体メモリ。
【請求項４】上記第１のデータ線対と上記第２のデータ
線対とは互いに対向して平行に配置され、上記第１のデータ線対の長手方向に沿った第１の方向に
上記第１のセンスアンプのＮチャネルMOSトランジスタ
で構成された上記アンプ、上記第１のセンスアンプのＰ
チャネルMOSトランジスタで構成された上記アンプの順
に配置される一方、上記第１の方向に上記第２のセンス
アンプのＰチャネルMOSトランジスタで構成された上記
アンプ、上記第２のセンスアンプのＮチャネルMOSトラ
ンジスタで構成された上記アンプの順に配置されること
を特徴とする特許請求の範囲第２項記載の半導体メモ
リ。
【請求項５】上記第１の駆動線は第１のスイッチ手段を
介して上記第１の電源線と接続され、上記第２の駆動線
は第２のスイッチ手段を介して上記第１の電源線と接続
され、上記第３の駆動線は第３のスイッチ手段を介して
上記第２の電源線と接続され、上記第４の駆動線は第４
のスイッチ手段を介して上記第２の電源線と接続される
ことを特徴とする特許請求の範囲第３項記載の半導体メ
モリ。
【請求項６】上記複数のメモリセルのそれぞれは、１つ
のトランジスタと１つのキャパシタを有することを特徴
とする特許請求の範囲第１項乃至第５項のいずれかに記
載の半導体メモリ。
【請求項７】上記第１のデータ線対と上記第２のデータ
線対のそれぞれは、互いに対向して平行に配置された２
本のデータ線からなることを特徴とする特許請求の範囲
第１項乃至第６項のいずれかに記載の半導体メモリ。
【請求項８】上記第１の駆動線は上記第４の駆動線と接
続され、上記第２の駆動線は上記第３の駆動線と接続さ
れることを特徴とする特許請求の範囲第１項乃至第７項
のいずれかに記載の半導体メモリ。