JP2680007B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP2680007B2 JP62305638A JP30563887A JP2680007B2 JP 2680007 B2 JP2680007 B2 JP 2680007B2 JP 62305638 A JP62305638 A JP 62305638A JP 30563887 A JP30563887 A JP 30563887A JP 2680007 B2 JP2680007 B2 JP 2680007B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はDRAMにおいて、あらかじめ決めたデータを全
メモリセルに書き込み全メモリセルの記憶データを消去
する、いわゆるクリアモードの動作時間を短縮するのに
好適な回路方式に関する。 〔従来の技術〕 近年DRAMの用途が広がり、グラフイツク処理関係にも
使われるようになつている。このような用途のメモリで
は、あらかじめ決めたデータを全メモリセルに書き込ん
で全メモリセルの記憶データを消去する、いわゆるクリ
アモード動作が頻繁に行なわれる。しかし従来のメモリ
ではデータの読み出し，書き込みは１ビツト毎に行つて
いる。現在、DRAMではこの種のものが主流となつてい
る。この様なメモリではクリアモード動作の要求があつ
た場合、１ビツト毎にあらかじめ決めたデータを書き込
む必要が有り、クリアモード動作に多大な時間が必要と
なる。たとえば、1Mb DRAMの場合、クリアモード動作
時間は、サイクル時間を200nsとすると約0.2秒となる。
このように従来のメモリではクリアモード動作の時間を
短縮するための配慮がなされていなかつた。なお、この
種の装置として関連するものには例えば、アイ・イー・
イー・イー・ジヤーナル・ソリツド ステート サーキ
ツト，ボリユウム，エスシー−19,No.5（1984）pp619−
623（IEEE J.Solid−State Circuits,vol.SC−19,No.5
（1984）pp619−623）等が挙げられる。 〔発明が解決しようとする問題点〕 前述したように、クリアモード動作の要求に対して、
従来のメモリでは１ビツト毎にあらかじめ決めたデータ
を書き込む必要があるため、クリアモード動作に多大の
時間を要し、システムの性能を低下させるという欠点が
あつた。 この様な問題は、特開昭62−6490号公報において、ワ
ード線及びデータ線を多重選択することで解決されてい
る。しかし、この場合のワード線電圧がVCCであると、
メモリセルにHighレベルのデータの書き込む際、メモリ
セルにはVCC−VTH（VTHはメモリセルを構成するMOS−FE
Tのしきい値電圧）の電圧しか書き込まれず、消去時デ
ータの信頼性にかけていた。 本発明の目的はクリアモード動作の時間を短縮したメ
モリを提供することにある。 〔問題点を解決するための手段〕 上記目的は、クリアモード動作の期間、ワード線を多
重選択する回路と、データ線を多重選択する回路と、メ
モリセルを構成するコンデンサの一端の電圧を制御する
回路を設けることにより達成される。 〔作用〕 ワード線の多重選択回路は全ワード線を駆動し、全メ
モリセルを選択状態にする。データ線の多重選択回路は
全データ線を選択し、これらのデータ線を介して一度に
全メモリセルにあらかじめ決めたデータを書き込めるよ
うにする。メモリセルを構成するコンデンサの一端の電
圧制御回路は、データ線を介して書き込まれた電圧の
内、高電圧側を昇圧し、書き込みレベルを補償する。こ
れによつて１度に全メモリセルの記憶データを書き替る
ことができるので、クリアモード動作の時間を著しく短
縮できる。 〔実施例〕 以下、本発明の第１の実施例を第１図により説明す
る。第１図（ａ）は本発明のメモリの主要回路を示して
いる。ここで矢印のついたMOS−FETはＰチヤネルMOS−F
ET、矢印のないものはＮチヤネルMOS−FETを表わす。メ
モリセルアレーMAはワード線W0,W1、データ線D0,▲
▼,D1,▲▼、メモリセルMCから成つている。メモリ
セルを構成するコンデンサの一端であるプレートＰは、
メモリセルアレー外に取り出され、プレート電圧制御回
路PLに接続されている。ワード線の一端はＸデコーダXD
ECに、他端はワード線多重選択回路WMに接続されてい
る。通常動作ではＸデコーダが一本のワード線を駆動
し、クリアモード動作ではワード線多重選択回路が全ワ
ード線を駆動する。各データ線対にはセンスアンプSAが
接続され、メモリセル信号を増幅する。ＹデコーダYDEC
の出力端子は、データ線とデータ入出力線I/O,▲
▼間のトランスフアゲートに接続される。通常動作では
Ｙデコーダは１対のデータ線を選択し、クリアモード動
作では全データ線対を選択する。このようなＹデコーダ
は、たとえば第１図（ｃ）に示すような回路で構成でき
る。同図で、クリアモードにはいるとクリアモード制御
信号▲▼がLowレベルとなり、Ｙアドレス信号ay0
（▲▼）〜ay2（▲▼）に無関係にＹデコ
ーダ出力信号Y0〜Y7をすべてHighレベルとする。これに
よりデータ線が多重選択される。なお、通常動作では▲
▼はHighレベルとなつており、Ｙデコーダ出力信
号Y0〜Y7は、Ｙアドレス信号に対応して１個のみHighレ
ベルとなる。 データ入出力線には各々トランスフアゲートを介し
て、データ出力アンプOPA、データ入力バフツアDiBが接
続されている。クリアモード動作ではデータ入出力線と
データ出力アンプが切りはなされ、データ入力バツフア
が接続される。これにより全メモリセルに書き込むデー
タが取り込まれる。 第１図（ａ）に示す回路の動作を第１図（ｂ）の動作
波形を用いて説明する。クリアモードにはいるとクリア
モード制御信号▲▼がLowレベルとなる。▲
▼はクリアモード間のLowレベルとなつている。セン
スアンプ駆動信号▲▼，φＰは、▲▼がLow
レベルの間、各々Highレベル、Lowレベルとなり、セン
スアンプをOFF状態にする。▲▼がLowレベルとな
ることにより、プレート電圧制御信号▲▼がLow
レベルとなり、プレート電圧制御回路PLは、出力電圧V
PLを1/2VCCから0Vまで低下させる。これによりプレート
Ｐの電圧は0Vとなる。次に▲▼がLowレベルとな
ることによりワード線多重選択制御信号▲▼が
Lowレベル，ワードクリア信号▲▼がHighレベル
となり、ワード線多重選択回路WMは、全ワード線W0,W1
を0VからVCC−VTのレベルに駆動する。これにより全メ
モリセルが選択される。なお、通常動作でのWMは、▲
▼がHighレベルを保持し、▲▼がメモリの
待機時Highレベル、動作時Lowレベルとなり、待機時に
ワード線電位をLowレベルにおさえる働きをする。Ｙデ
コーダは、先述したように▲▼がLowレベルの
間、すべての出力信号Y0,Y1をHighレベルとし、全デー
タ線D0,▲▼,D1,▲▼とデータ入出力線I/O,▲
▼を接続する。また、▲▼はデータ入出力
線I/O,▲▼とデータ入力バツフアDiBを接続す
る。したがつて、全メモリセルに書き込むデータDiはデ
ータ入力バツフアDiB、データ入出力線I/O,▲
▼、データD0,▲▼,D1,▲▼を通して全メモリ
セルに書き込まれる。この時、ワード線W0,W1の電圧VW
はVCC〜VT（〜4V）となつているため、メモリセルに書
き込まれるHighレベルのデータはVW〜VT（〜3V）、Low
レベルのデータは0Vとなる。この後、▲▼をHigh
レベルにすると、プレート電圧制御回路PLは、出力電圧
を0Vから1/2VCCまで上昇させる。これによりプレートＰ
の電圧は0Vから1/2VCCへ変化する。したがつて、Highレ
ベルを書き込まれたメモリセルの蓄積ノード1,3の電圧
は〜3V〜〜5Vまで上昇する。一方Lowレベルを書き込ま
れたメモリセルの蓄積ノード2,4は、データ線▲
▼，▲▼とつながつているのでその電圧は0Vのまま
である。この後▲▼がHighレベルとなり、全ワ
ード線W0,W1はLowレベルとなる。これにより全メモリセ
ルへのデータの書き込みが終了する。したがつて、メモ
リセルにはHighレベルデータとして〜5V、Lowレベルデ
ータとして0Vが蓄積される。この後、クリアモードが終
了となると▲▼がHighレベルになる。これにより
Ｙデコーダの多重選択はなくなり、Y0,Y1はLowレベルと
なる。また、メモリは待機状態となり、データ入出力線
I/O,▲▼、データ線D0,▲▼,D1,▲▼は
プリチヤージ状態になる。以上述べた動作により、全メ
モリセルにあらかじめ決めたデータが書き込まれ、全記
憶データの消去が完了する。 ところで、本発明の回路方式では１度に全メモリセル
にデータを書き込めるが、数百pF程度の大きなキヤパシ
タンスをもつプレートＰの電圧を変化させるために過渡
電流等を考慮すると数μｓ〜数十μｓの時間が必要であ
る。これは通常のメモリの動作サイクル時間（〜200n
s）を考慮すると、クリアモード動作には数十サイクル
以上のサイクル数を必要とすることを意味する。したが
つてクリアモード制御信号▲▼は、いくつかのサ
イクルにわたる信号となる。この信号は、たとえば▲
▼ before ▲▼リフレツシユモードのよう
に、メモリの外部制御信号▲▼，▲▼，▲
▼とアドレス信号Aiの組み合せによつて作ることが
できる。すなわち、上記信号の組み合せによつてセツト
信号，リセツト信号を作れば、数サイクルにわたつてLo
w（High）レベルを持つ信号を作ることができる。上記
セツト，リセツト信号のタイミングは、たとえば▲
▼信号の遷移のタイミングで決めることができる。ま
た、▲▼を受けて作られるプレート電圧制御信号
▲▼やワード線多重選択制御信号▲▼も
いくつかのサイクルにわたる信号となり、これはたとえ
ば第１図（ｄ）に示すような回路で作ることができる。
同図は▲▼の発生回路で、▲▼信号によつ
て作られるチツプ内クロツク信号▲▼をカウントす
るカウンタCONと、その入出力信号を制御する論理ゲー
トで構成している。この回路の動作を第１図（ｅ）の動
作波形を用いて説明する。▲▼がLowレベルとな
ると出力▲▼はLowレベルとなり、カウンタCONは
▲▼信号のカウントを開始する。あらかじめ決めた
カウント数に達すると、カウンタの出力φCOはLowレベ
ルとなり、▲▼はHighレベルとなる。その後、▲
▼がHighレベルとなるとカウンタはリセツトさ
れ、φCOをHighレベルとし、▲▼は▲▼に
よつてHighレベルを保持する。このように第１図（ｄ）
の回路を用いることにより、▲▼，▲▼
信号も容易に作ることができる。 以上述べたように本実施例によれば、一度に全メモリ
セルにあらかじめ決めたデータを書き込めるため、従来
数百ms（1Mb DRAMの場合）必要であつたクリアモード
動作の時間を数μｓ〜数十μｓまで短縮できる。したが
つて、本メモリを使つたシステムの性能を向上できる。
また、クリアモード時、全メモリセルに書き込むデータ
は、データ入力バツフアを通して入力できるので、任意
のデータを書き込むことができる。したがつて、システ
ム設計の自由度が増加する。さらに、データ入力バツフ
ア、データ入出力線を通してデータを書き込むので、メ
モリセルには論理的に“1"もしくは“0"のデータを書き
込むことができる。ワード線を多重選択する回路は、本
来ワード線を待機時Lowレベルに保つ回路を利用するの
でほぼレイアウト面積の増加なしに作ることができる。 本発明の第２の実施例を第２図を用いて説明する。本
実施例は、クリアモード時のメモリセルへの書き込みデ
ータをチツプ内に設けたデータセツト回路で作る点が第
１の実施例と異なり、その他は第１の実施例と同一であ
る。したがつて、第２図に示す回路構成は、第１図に示
す第１の実施例の回路構成と、クリアモード時の書き込
みデータを作るデータセツト回路SETがデータ入出力線I
/O,▲▼に接続されていること以外は同一であ
る。また、その動作もデータセツト回路およびデータ入
出力線I/O,▲▼とデータ出力アンプOPA、データ
入力バツフアDiB間のトランスフアゲートの制御以外は
同一である。 以下、本実施例をデータセツト回路SETの回路構成、
動作を中心に説明する。データセツト回路はφCL信号と
▲▼信号により、チツプ外部からみて全ビツト
“1"（ロジカル“1"）もしくは全ビツト“0"（ロジカル
“0"）のデータを作る。また、φCL信号と▲▼
信号により、メモリセルの蓄積ノードでみて全ビツト
“1"（フイジカル“1"）もしくは全ビツト“0"（フイジ
カル“0"）のデータを作る。次にこの回路の動作を説明
する。クリアモードにはいることによりクリアモード制
御信号▲▼がLowレベルになると、第１の実施例
で述べたように全センスアンプがOFF状態、メモリ
セルのプレートＰの電圧が0V、全ワード線W0,W1がHig
hレベル（VCC−VT）、全Ｙデコーダ出力線Y0,Y1がHig
hレベルとなり、全メモリセルへデータが書き込める状
態となる。ここでデータ入出力線I/O,▲▼とデー
タ出力アンプOPA、データ入力バツフアDiBの関係をみる
と、▲▼がLowレベルになることにより、いずれ
の回路もデータ入出力線から分離される。したがつて、
▲▼もしくは▲▼信号がLowレベルと
なることによつてデータセツト回路SETからのデータが
メモリセルに書き込まれる。ここで、▲▼信号
をHighレベル、▲▼信号をLowレベル、φCL信
号をLowレベルとすると、全ビツトにロジカル“0"デー
タ（Lowレベルを“0"データとした場合）が書き込まれ
る。また、▲▼信号をLowレベル、▲
▼信号をHighレベル、φCL信号をLowレベルとすると全
ビツトにフイジカル“0"データが書き込まれる。以上の
動作によつてメモリセルにデータを書き込んだ後は第１
の実施例と同様の動作にてクリアモードを終了する。さ
て、本実施例ではクリアモード時にメモリセルに書き込
むデータは▲▼，▲▼，φCL信号の論
理和組み合せによつて決まる。この信号のレベルは、た
とえば▲▼信号と同じようにメモリの外部制御信
号▲▼，▲▼，▲▼とアドレス信号Ai
の組み合せによつて作ることができる。 以上述べたように本実施例によれば、クリアモードで
の動作時間を短縮できるとともに、クリアモード時に書
き込むデータ（ロジカルデータ，フイジカルデータ）を
自由に選択することができるのでユーザーのシステム設
計上の自由度を増すことができる。さらに、本実施例の
回路方式を使えば容易にフイジカルデータを書き込める
のでメモリのテスト時間を短縮することができる。 本発明の第３の実施例を第３図を用いて説明する。本
実施例は、クリアモード時のメモリセルへの書き込みデ
ータを専用のデータ入力配線CDi,▲▼を通してメ
モリセルに書き込む点が第１の実施例と異なり、その他
の回路構成、その動作は第１の実施例と同一である。 以下、本実施例を専用のデータ入力配線CDi,▲
▼の構成，動作を中心に説明する。CDi,▲▼は▲
▼信号によつて制御されるトランスフアゲート
を介してデータ線に接続する。クリアモードにはいり、
クリアモード制御信号▲▼がLowレベルになる
と、第１の実施例で述べたようにセンスアンプがOFF
状態、メモリセルのプレートＰの電圧が0V、全ワー
ド線W0,W1が、Highレベル（VCC−TT）となる。この時、
データ入出力線I/O,▲▼とデータ出力アンプOP
A、データ入力バツフアDiBは分離されている。この後、
▲▼信号をLowレベルにするとメモリセルには
φCLに応じたデータが書き込まれる。メモリセルにデー
タが書き込まれた後は第１の実施例と同様の動作にてク
リアモードを終了する。さて、上記説明ではメモリセル
への書き込みデータはφCL信号であつたが、専用のデー
タ入力配線CDi,▲▼とデータ入力バツフアつなぐ
ことによりデータ入力バツフアで取り込んだデータを用
いることができる。 以上述べたように本実施例によれば、クリアモードで
の動作時間を短縮でき、本メモリを使つたシステムの性
能を向上できる。また、専用のデータ入力配線を用いる
ので、Ｙデコーダを多重選択する必要がなくなり、メモ
リ回路の設計が簡単になる。 本発明の第４の実施例を第４図を用いて説明する。本
実施例はワード線多重選択回路をバイポーラトランジス
タとMOS−FETを用いて構成したもので、その他の回路構
成、その動作は第１の実施例と同一である。本ワード線
多重選択回路は次のように動作する。クリアモードはい
ると、第１の実施例で述べたように▲▼信号はHi
ghレベルとなり、▲▼信号はLowレベルとな
る。▲▼信号がLowレベルになると、トランジ
スタQ1がON、Q2がOFF、M1がON、M2がOFFとなる。これに
より、トランジスタQ1とM1によりワード線W0,W1がHigh
レベル（VCC−VT）まで充電される。その後、第１の実
施例で述べたようにメモリセルのHighレベルがプレート
Ｐの電圧変化により昇圧された後、▲▼信号は
Highレベルとなる。▲▼信号がHighレベルとな
ると、トランジスタQ1がOFF、Q2がON、M1がOFF、M2がON
となる。これによりワード線W0,W1はLowレベル（0V）ま
で放電され、書き込む動作が終了する。 以上述べたように本実施例では、ワード線の多重選択
回路を駆動能力の高いバイポーラトランジスタを用いて
構成するので、MOS−FETだけで構成した場合に比べ、そ
のレイアウト面積を小さくできる。したがつてチツプサ
イズの増加をおさえることができる。 本発明の第５の実施例を第５図を用いて説明する。本
実施例はプレート電圧制御回路の別の実施例である。第
１の実施例で示したプレート電圧制御回路PLは、プレー
ト電圧制御信号▲▼によつて制御するMOS−FETが
出力ノードに設けられている。このため、通常動作では
（出力電圧VPL＝1/2VCCの場合）上記MOS−FETが抵抗と
して働きプレートＰの電圧変動が大きくなる。本実施例
では▲▼信号は出力段のトランジスタM3,M4を制
御するため上記問題はなくなる。すなわち、通常動作で
▲▼がHighレベルの場合、トランジスタM6,M7はO
FFのため出力電圧VPL＝1/2VCCとなる。クリアモードに
はいり▲▼がLowレベルとなつた場合、トランジ
スタM6,M7はONとなるためトランジスタM3がOFF,M4はON,
M5がONとなり、出力電圧VPLは0Vとなる。その後▲
▼がHighレベルにもどると出力電圧VPLは1/2VCCにも
どる。以上述べたように本実施例ではVPLを出力段トラ
ンジスタM3,M4で制御するためプレート電圧の変動をお
さえることができる。 本発明の第６の実施例を第６図を用いて説明する。本
実施例はプレート電圧制御回路の別の実施例である。こ
の回路はバイポーラトランジスタとMOS−FETの組み合せ
で作つている。通常動作で▲▼がHighレベルの場
合、トランジスタM8がON,M9がOFF,Q6がOFFとなり、抵抗
R1,R2、トランジスタQ3,Q4,Q5により出力電圧VPLは1/2V
CCとなる。クリアモードにはいり▲▼がLowレベ
ルとなつた場合、トランジスタM8がOFF,M9がON,Q6がON
となるため出力電圧VPLは0Vとなる。その後▲▼
がHighレベルにもどると出力電圧VPLは1/2VCCにもど
る。このように本実施例では駆動能力の大きなバイポー
ラトランジスタを使つて出力電圧VPLを制御するので、
プレート電圧を変化させる時間を短縮できる。したがつ
て、クリアモード動作の時間を短縮でき、本メモリを使
つたシステムの性能を向上させることができる。 本発明の第７の実施例を第７図を用いて説明する。本
実施例はプレート電圧制御回路の別の実施例である。こ
のプレート電圧制御回路はMOS−FETで構成したプレート
電圧制御回路C1とバイポーラトランジスタおよびMOS−F
ETで構成したプレート電圧制御回路C2から成る。これら
の回路は、通常動作ではC1の回路がプレート電圧を供給
し、クリアモード動作時はC2の回路がプレート電圧を供
給するように動作する。この回路の動作を第７図（ｂ）
の動作波形を用いて説明する。通常動作でクリアモード
制御信号▲▼がHighレベル、プレート電圧制御信
号▲▼がHighレベルの場合、トランジスタM18
がON,M19がOFFとなる。したがつて、プレート電圧VPLは
C1の回路により1/2VCCとなる。この時、▲▼が
HighレベルであるためC2の回路ではトランジスタM12がO
FF、M13がONとなり出力ノードＡはLowレベルとなつてい
る。この後クリアモードにはいり、▲▼がLowレ
ベルとなると、トランジスタM18がOFF,M19がONとなる。
したがつて、プレートの電荷はトランジスタM13,Q10を
通して放電し、プレート電圧VPLは0Vとなる。次に▲
▼がLowレベルとなるとトランジスタM12がON,M13
がOFF,Q10がOFFとなり、プレート電圧VPLは1/2VCCに上
昇する。クリアモードが終了となり、▲▼がHigH
レベルとなるとトランジスタM18がON,M19がOFFとなる。
したがつて、プレート電圧VPLはC1の回路により1/2VCC
の電圧を保持する。その後▲▼がHighとなりノ
ードＡを0Vにする。 以上述べたように本実施例では、クリアモード動作で
はプレート電圧をバイポーラトランジスタとMOS−FETで
構成した回路C2が供給するのでプレート電圧を変化させ
る時間を短縮できる。したがつて、クリアモードの動作
時間を短縮でき、システムの性能を向上させることがで
きる。また、通常動作ではプレート電圧をMOS−FETで構
成した回路C1で供給し、C2の回路はOFF状態とするので
トランジスタM12,Q7,Q8、抵抗R4,R5を通しての貫通電流
をなくすことができる。したがつて、メモリの消費電力
を低減できる。 本発明の第８の実施例を第８図を用いて説明する。第
８図はデータ入力バツフアを示している。この回路は通
常動作では入力データDiに対応して内部データdi,▲
▼を作る。クリアモードではクリアモード制御信号▲
▼がLowレベルに遷移するときの入力データDiを
ラツチし、内部データdi,▲▼とする。これは▲
▼がLowレベルの間保持する。本実施例によれば▲
▼がLowレベルに遷移するときのデータをラツチ
するので、クリアモードの動作の期間、チツプ外部から
の入力データを一定に保つ必要はない。したがつて、シ
ステムの設計の自由度を増すことができる。 〔発明の効果〕 本発明によれば、１度に全メモリセルにあらかじめ決
めたデータを書き込めるので、従来数百ms必要であつた
クリアモードの動作時間を数μｓ〜数十μｓまで短縮で
きる。また、メモリセルにHighレベルのデータを書き込
む際、ワード線電圧がVCCであってもメモリセルにはVCC
までの電圧が書き込まれるので、書き込みデータの信頼
性を確保できる。更に、クリアモード時のメモリセルへ
の書き込みデータをデータセット回路で作ることによ
り、クリアモード時に書き込むデータを自由に設定でき
るので、システムの自由度を増すことができる。したが
つて、本メモリを使つたシステムの性能を向上できる。
【図面の簡単な説明】 第１図（ａ）は本発明の第１の実施例の回路図、第１図
（ｂ）は第１の実施例の動作波形、第１図（ｃ）は第１
の実施例のＹデコーダ、第１図（ｄ）は第１の実施例の
タイミングパルス発生回路、第１図（ｅ）はタイミング
パルス発生回路の動作波形、第２図は本発明の第２の実
施例の回路図、第３図は本発明の第３の実施例の回路
図、第４図は本発明の第４の実施例の回路図、第５図は
本発明の第５の実施例の回路図、第６図は本発明の第６
の実施例の回路図、第７図（ａ）は本発明の第７の実施
例の回路図，第７図（ｂ）は第７図（ａ）に示す回路の
動作波形、第８図は本発明の第８の実施例の回路図であ
る。 MA……メモリセルアレー、W0,W1……ワード線、D0,▲
▼,D1,▲▼……データ線、MC……メモリセル、Ｐ
……プレート、WM……ワード線多重選択回路、PL……プ
レート電圧制御回路、XDEC……Ｘデコーダ、YDEC……Ｙ
デコーダ、SA……センスアンプ、DiB……データ入力バ
ツフア。
フロントページの続き (72)発明者 堀 陵一 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭62−264495（ＪＰ，Ａ) 特開 昭63−25882（ＪＰ，Ａ) 特開 昭62−6490（ＪＰ，Ａ)

Claims (1)

  1. (57)【特許請求の範囲】 １．それぞれが１個のMOS−FETと１個のコンデンサとを
    有しマトリックス状に配置された複数のメモリセルと、
    上記複数のメモリセルに接続された複数のワード線と、
    上記複数のワード線と交差するとともに上記複数のメモ
    リセルに接続された複数のデータ線とを有し、所定の動
    作電圧を受けることにより動作する半導体メモリにおい
    て、 上記複数のデータ線を多重選択し、該多重選択された複
    数のデータ線が共通に接続された第１の配線を通して上
    記複数のデータ線にロウレベルデータを書き込むための
    接地電位またはハイレベルデータを書き込むための第１
    電位のいずれかを一斉に印加するためのデータ線多重選
    択手段と、 上記複数のワード線を多重選択して、該多重選択された
    複数のワード線に上記第１電位を一斉に印加するための
    ワード線多重選択手段と、 上記複数のメモリセルの各メモリセルを構成するコンデ
    ンサのプレートに共通に接続された共通プレートを、上
    記所定の動作電圧の略1/2の電圧である第２電位または
    該第２電位よりも電圧の低い第３電位のいずれかに制御
    するプレート電圧制御手段とを更に備え、 上記複数のメモリセルに所定のデータを一斉に書き込む
    際に、上記ワード線多重選択手段及び上記データ線多重
    選択手段を動作状態とし、上記プレート電圧制御手段
    は、上記共通プレートを第２電位から上記第３電位とし
    た後、再び上記第２電位とすることを特徴とする半導体
    メモリ。 ２．上記第１の配線には上記複数のメモリセルに記憶さ
    せるべき記憶データを出力するデータセット回路が接続
    され、上記データセット回路は外部からの信号の組合せ
    により上記記憶データの内容を設定することを特徴とす
    る特許請求の範囲第１項に記載の半導体メモリ。 ３．上記第３電位は、上記接地電位であることを特徴と
    する特許請求の範囲第１項記載の半導体メモリ。
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