JPS59121691A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
- Publication number
- JPS59121691A JPS59121691A JP57211146A JP21114682A JPS59121691A JP S59121691 A JPS59121691 A JP S59121691A JP 57211146 A JP57211146 A JP 57211146A JP 21114682 A JP21114682 A JP 21114682A JP S59121691 A JPS59121691 A JP S59121691A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ｌトランジスタ１キヤパシタ型のダイナミッ
クメモリセルの対向電極を電源電圧と接地電位の中間電
位とする分圧回路を備えた半導体記憶装置に関し、特に
該分圧回路の分圧比をアクティブ時とスタンバイ時で異
ならせることにより、サイクルタイムが変化しても誤動
作しないようにしたものである。
クメモリセルの対向電極を電源電圧と接地電位の中間電
位とする分圧回路を備えた半導体記憶装置に関し、特に
該分圧回路の分圧比をアクティブ時とスタンバイ時で異
ならせることにより、サイクルタイムが変化しても誤動
作しないようにしたものである。
技術の背景
ｌトランジスタ１キヤパシタ型のダイナミックＲＡＭで
は、当初セルの対向電極を電源電圧Ｖｃｃまたは接地電
位Ｖｓｓに設定してたが、最近ではＶｃｃ／２に設定す
る傾向にある。これは、高密度化に伴ない面積が縮小さ
れるセルの容量を、ゲート絶縁膜を薄くして増大しよう
とするために、該絶縁膜の耐圧が低下するからである。
は、当初セルの対向電極を電源電圧Ｖｃｃまたは接地電
位Ｖｓｓに設定してたが、最近ではＶｃｃ／２に設定す
る傾向にある。これは、高密度化に伴ない面積が縮小さ
れるセルの容量を、ゲート絶縁膜を薄くして増大しよう
とするために、該絶縁膜の耐圧が低下するからである。
従来技術と問題点
第１図はセルの対向電極ＯＰをνｃｃ／２に設定する分
圧回路１を備えた従来のダイナミックＲＡＭで、ＷＬは
ワード線、ＢＬ、ＢＬはビット線対、ＳＡはセンスアン
プ、２はＭＯＳトランジスタＱ＋およびキャパシタＣ１
からなるメモリセルである。
圧回路１を備えた従来のダイナミックＲＡＭで、ＷＬは
ワード線、ＢＬ、ＢＬはビット線対、ＳＡはセンスアン
プ、２はＭＯＳトランジスタＱ＋およびキャパシタＣ１
からなるメモリセルである。
分圧回路１は抵抗値の等しい２つの抵抗Ｒ１，Ｒ２をＶ
ｃｃとＶｓｓ間に直列に接続して、その中間接続点を対
向電極ＯＰに接続したものである。対向電極ＯＰは多数
のセルに共通であるため大面積であり、これと交叉する
ビット線、ＢＬ、ＢＬとの間に大きな浮遊容量ＣｐＩ、
ＣＩ）２を持つ。従って、対向電極ＯＰの電位をＶｃｃ
／ ２に保つにはこれらの浮−遊容量と分圧回路ｌ内
の抵抗との時定数が問題となる。勿論、この時定数は小
さいほど良い。
ｃｃとＶｓｓ間に直列に接続して、その中間接続点を対
向電極ＯＰに接続したものである。対向電極ＯＰは多数
のセルに共通であるため大面積であり、これと交叉する
ビット線、ＢＬ、ＢＬとの間に大きな浮遊容量ＣｐＩ、
ＣＩ）２を持つ。従って、対向電極ＯＰの電位をＶｃｃ
／ ２に保つにはこれらの浮−遊容量と分圧回路ｌ内
の抵抗との時定数が問題となる。勿論、この時定数は小
さいほど良い。
しかし、抵抗Ｒ１，Ｒ２に流れる電流はスタンノ＼イ時
にも流れる電流であるからＲ１，Ｒ２を小さくすると消
費電流が増大する。このため従来はＲＩＲ２を高抵抗に
して消費電力の増大を避け、上述した時定数は犠牲にし
ている。
にも流れる電流であるからＲ１，Ｒ２を小さくすると消
費電流が増大する。このため従来はＲＩＲ２を高抵抗に
して消費電力の増大を避け、上述した時定数は犠牲にし
ている。
第２図、第３図は第１図の各部動作波形を示し、対向電
極の電位供給回路の時定数が大きいとどのような問題が
生しるかを示すものである。なお第１図のビット線口に
はダミーセルが接続されるが図示してない。ＲＡＳはロ
ー（ＲＯＷ）アドレスストローブで、これがＬ（ロー）
レベルになるとアクティブになり、選択ワード線ＷＬの
電位が上昇してトランジスタＱ１がオンする。ビット線
Ｂ Ｌ 、 １Ｌは共に初期状態はＶｃｃであるが、
キャパシタＣ１内の電荷の有無によるビ・ノド線ＢＬ。
極の電位供給回路の時定数が大きいとどのような問題が
生しるかを示すものである。なお第１図のビット線口に
はダミーセルが接続されるが図示してない。ＲＡＳはロ
ー（ＲＯＷ）アドレスストローブで、これがＬ（ロー）
レベルになるとアクティブになり、選択ワード線ＷＬの
電位が上昇してトランジスタＱ１がオンする。ビット線
Ｂ Ｌ 、 １Ｌは共に初期状態はＶｃｃであるが、
キャパシタＣ１内の電荷の有無によるビ・ノド線ＢＬ。
１〒の電位変化がセンスアンプＳＡで検出され増幅され
ると一方がＶｃｃ 、そして他方がＶｓｓになる。
ると一方がＶｃｃ 、そして他方がＶｓｓになる。
このとき対向電極ＯＰの電位はＶｓｓに低下したビット
線（この場合「工）に寄生する浮遊容量ＣＩ）２を通し
てＶｃｃ ／ ２より低い電位に引込まれる。このとき
ＣＩ）２はＯＰ側を正に充電し直される。スタンバイ期
間になるとＢ Ｌ −Ｂ Ｌ ＝ Ｖｃｃに戻るからこ
のとき、充電された該浮遊容量による突き上げが行なわ
れ、対向電極ＯＰの電位はＶｃｃ ／ ２以上に増加す
る。アクティブ期間に入って低下した対向電極電位とＶ
ｃｃ ／ ２との電位差をΔＶＯＰＬとするとＢＬ、Ｂ
Ｌが共にＶｃｃであるリセ・ノド期間の対向電極ＯＰの
電位はＶｃｃ ／ ２よりΔＶＯＰＨだけ高い電位に引
き上げられ、アクティブ期間とスタンバイ期間かは−同
じ周期で交互に生じる場合はΔＶＯＰＨ＝ΔＶＯＰＬと
なり、平均電位はＶｃｃ ／２に保たれる。第２図（Ｂ
）はこれを長期的に示し外ものである。
線（この場合「工）に寄生する浮遊容量ＣＩ）２を通し
てＶｃｃ ／ ２より低い電位に引込まれる。このとき
ＣＩ）２はＯＰ側を正に充電し直される。スタンバイ期
間になるとＢ Ｌ −Ｂ Ｌ ＝ Ｖｃｃに戻るからこ
のとき、充電された該浮遊容量による突き上げが行なわ
れ、対向電極ＯＰの電位はＶｃｃ ／ ２以上に増加す
る。アクティブ期間に入って低下した対向電極電位とＶ
ｃｃ ／ ２との電位差をΔＶＯＰＬとするとＢＬ、Ｂ
Ｌが共にＶｃｃであるリセ・ノド期間の対向電極ＯＰの
電位はＶｃｃ ／ ２よりΔＶＯＰＨだけ高い電位に引
き上げられ、アクティブ期間とスタンバイ期間かは−同
じ周期で交互に生じる場合はΔＶＯＰＨ＝ΔＶＯＰＬと
なり、平均電位はＶｃｃ ／２に保たれる。第２図（Ｂ
）はこれを長期的に示し外ものである。
ところが、このＲＡＳのサイクルタイムが変化すると第
３図のようになる。同図（Ａ）はりセント期間が長びい
たケースを示している。この場合は対向電極ＯＰの電位
はやがてΔＶＯＰＨ＝Ｏ１つまりＶｃｃ ／ ２まで低
下してしまう。第３図（Ｂ）はこの状態から次のアクテ
ィブ期間に移行した場合の波形図で、破線のＯＰ’ 、
ＢＬ’は対比するために示した第２図の場合の波形であ
る。対向電極ＯＰの電位がＶｃｃ’ ／ ２＋ΔＶＯＰ
Ｈではな（Ｖｃｃ／２より開始したセンス動作では、第
２図（Ａ）のケースに比しセル２内のノードＮ□（第１
図）の電位が低くなるのでハイレベル側のピッ１−ＩＪ
ＩＢＬも若干放電して低くなり、期間Ｔで示す、センス
アンプＳＡによるセンス時のビット線ＩＬＬ、ＢＬ間電
位差が小さく、誤動作の可能性が強くなる。
３図のようになる。同図（Ａ）はりセント期間が長びい
たケースを示している。この場合は対向電極ＯＰの電位
はやがてΔＶＯＰＨ＝Ｏ１つまりＶｃｃ ／ ２まで低
下してしまう。第３図（Ｂ）はこの状態から次のアクテ
ィブ期間に移行した場合の波形図で、破線のＯＰ’ 、
ＢＬ’は対比するために示した第２図の場合の波形であ
る。対向電極ＯＰの電位がＶｃｃ’ ／ ２＋ΔＶＯＰ
Ｈではな（Ｖｃｃ／２より開始したセンス動作では、第
２図（Ａ）のケースに比しセル２内のノードＮ□（第１
図）の電位が低くなるのでハイレベル側のピッ１−ＩＪ
ＩＢＬも若干放電して低くなり、期間Ｔで示す、センス
アンプＳＡによるセンス時のビット線ＩＬＬ、ＢＬ間電
位差が小さく、誤動作の可能性が強くなる。
第３図（Ｂ）では僅かにＢＬ＞ＢＬの関係が保たれてい
るので増幅によりＢ Ｌ ＃ Ｖｃｃ 、 Ｂ Ｌ ＝
Ｖｓｓとなっているが、増幅前にＢＬ＜ＢＬと判定さ
れれば両者の関係は逆転する。
るので増幅によりＢ Ｌ ＃ Ｖｃｃ 、 Ｂ Ｌ ＝
Ｖｓｓとなっているが、増幅前にＢＬ＜ＢＬと判定さ
れれば両者の関係は逆転する。
発明の目的
本発明は、分圧回路の設定値をＶｃｃ ／ ２に固定せ
ず、リセット（スタンバイ）期間にはそれよりΔＶＯＰ
Ｈ高い値に設定し、またアクティブ期間にはそれよりΔ
ＶＯＰＬ低い値に設定するように構成することで、上述
した問題点を解決しようとするものである。
ず、リセット（スタンバイ）期間にはそれよりΔＶＯＰ
Ｈ高い値に設定し、またアクティブ期間にはそれよりΔ
ＶＯＰＬ低い値に設定するように構成することで、上述
した問題点を解決しようとするものである。
発明の構成
本発明は、１トラシジスタ１キヤパシタ型のダイナミッ
ク型メモリセルの対向電極の電位を、電源電圧と接地電
位の中間電位に設定する分圧回路を備えたダイナミック
型半導体記憶装置において、該分圧回路により設定され
る分圧比を内部クロックにより切り換え可能な構成とし
たことを特徴とするが、以下図示の実施例を参照しなが
らこれを詳細に説明する。
ク型メモリセルの対向電極の電位を、電源電圧と接地電
位の中間電位に設定する分圧回路を備えたダイナミック
型半導体記憶装置において、該分圧回路により設定され
る分圧比を内部クロックにより切り換え可能な構成とし
たことを特徴とするが、以下図示の実施例を参照しなが
らこれを詳細に説明する。
発明の実施例
第４図は本発明の一実施例を示す回路図で、分圧回路１
に抵抗Ｒ３とＭＯＳ）ランシスタＱ２を追加した点、お
よび抵抗Ｒ１〜Ｒ３の値を下式の様に設定した点が第１
図と異なる。トランジスタＱ２はアクティブ期間にＨ１
スタンバイ期間にＬとなるクロックφＡで制御される。
に抵抗Ｒ３とＭＯＳ）ランシスタＱ２を追加した点、お
よび抵抗Ｒ１〜Ｒ３の値を下式の様に設定した点が第１
図と異なる。トランジスタＱ２はアクティブ期間にＨ１
スタンバイ期間にＬとなるクロックφＡで制御される。
従って、トランジスタＱ２がオフのとき（リセット時）
は抵抗Ｒ＋。
は抵抗Ｒ＋。
Ｒ２だけで対向電極ＯＰの電位が決定されるので、とな
るようにＲ１，Ｒ２の値を設定する。またトランジスタ
Ｑ２がオンのときくアクティブ時）は抵抗Ｒ１〜Ｒ３で
対向電極ＯＰの電位が決定されるので、 となる様にＲ３の値を設定する。（１）式から明らかな
ように本例ではＲ２＞Ｒ１であり（第１図ではＲ１＝Ｒ
２）、また（２）式からＲ４〈Ｒ１である。
るようにＲ１，Ｒ２の値を設定する。またトランジスタ
Ｑ２がオンのときくアクティブ時）は抵抗Ｒ１〜Ｒ３で
対向電極ＯＰの電位が決定されるので、 となる様にＲ３の値を設定する。（１）式から明らかな
ように本例ではＲ２＞Ｒ１であり（第１図ではＲ１＝Ｒ
２）、また（２）式からＲ４〈Ｒ１である。
第５図は動作波形図で、（Ａ）はりセント期間が長い場
合、そして（Ｂ）はアクティブ期間が長い場合である。
合、そして（Ｂ）はアクティブ期間が長い場合である。
本例の分圧回路１はリセット期間にはＶ ｃ ｃ ／
２＋ΔＶ ＯＰ Ｈの分圧値を持ち、またアクティブ期
間にはＶ ｃ ｃ ／ ２ΔＶＯＰＬの分圧値を持つの
で、これらの期間が長くとも対向電極ＯＰの電位がＶ
ｃ ｃ ／ ２に向って下降し、または上昇することは
ない。破線で示すＯＰ”は第１図の回路によるものであ
る。尚、本発明の分圧回路を用いてもアクティブ、リセ
ット各期間かは＼゛同じ周期で交互にやってくる場合は
第５図の左側の如（なり、第２図と同樺になって支障は
ない。対向電極ＯＰの平均電位はＶｃｃ／２になり、耐
圧不足の問題も生じない。上記例では、リセット期間中
、対向電極ＯＰが１ ／ ２ Ｖｃｃより高（アクティ
ブ期間中１ ／ ２ Ｖｃｃより低くなる場合について
の分圧回路について述べたが、本発明の目的はこの限り
でない。
２＋ΔＶ ＯＰ Ｈの分圧値を持ち、またアクティブ期
間にはＶ ｃ ｃ ／ ２ΔＶＯＰＬの分圧値を持つの
で、これらの期間が長くとも対向電極ＯＰの電位がＶ
ｃ ｃ ／ ２に向って下降し、または上昇することは
ない。破線で示すＯＰ”は第１図の回路によるものであ
る。尚、本発明の分圧回路を用いてもアクティブ、リセ
ット各期間かは＼゛同じ周期で交互にやってくる場合は
第５図の左側の如（なり、第２図と同樺になって支障は
ない。対向電極ＯＰの平均電位はＶｃｃ／２になり、耐
圧不足の問題も生じない。上記例では、リセット期間中
、対向電極ＯＰが１ ／ ２ Ｖｃｃより高（アクティ
ブ期間中１ ／ ２ Ｖｃｃより低くなる場合について
の分圧回路について述べたが、本発明の目的はこの限り
でない。
即ち、対向電極ＯＰはビット線以外のノードにも多くの
容量をもち、これらのノードの動きにも伴い対向電極Ｏ
Ｐも変化するか、この対向電極０Ｐ（７）変化に一致す
るように分圧比を変える事が本発明の特徴である。これ
により第２図Ａに示されたようなメモリの誤動作の原因
となるような対向電極の変動は防げる。
容量をもち、これらのノードの動きにも伴い対向電極Ｏ
Ｐも変化するか、この対向電極０Ｐ（７）変化に一致す
るように分圧比を変える事が本発明の特徴である。これ
により第２図Ａに示されたようなメモリの誤動作の原因
となるような対向電極の変動は防げる。
発明の効果
以上述べたように本発明によれば、セルの対向電極の電
位をＶｃｃとＶｓｓＯ間に設定する分圧回路を備えたグ
イナミソク型半導体記憶装置において、該分圧回路の分
圧比を対向電極ＯＰの変化に伴い切り換えることができ
るようにしたので、耐圧不足の問題を避けながらサイク
ルタイムが変動しても誤動作することがない利点がある
。
位をＶｃｃとＶｓｓＯ間に設定する分圧回路を備えたグ
イナミソク型半導体記憶装置において、該分圧回路の分
圧比を対向電極ＯＰの変化に伴い切り換えることができ
るようにしたので、耐圧不足の問題を避けながらサイク
ルタイムが変動しても誤動作することがない利点がある
。
第１図は従来のグイナミソクＲＡＭの要部回路図、第２
図は一定したサイクルタイムでの動作波形図、第３図は
サイクルタイムに変動がある場合の動作波形図、第４図
は本発明の一実施例を示す要部回路図、第５図はその動
作波形図である。 図中、１は分圧回路、２はメモリセル、ＯＰはその対向
電極である。 出願人 冨士通株式会社 代理人弁理士 青 柳 稔 第４図 ＥＩＬ 配 手続補正書（自発） １．事件の表示 昭和５７年特許願第２１１１４６号 ２、発明の名称 ダイナミック型半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 八Ｆ 神奈川県用崎市中原区士不田中１０１５番
地名称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ ５、補正命令の日付 な し ６、補正により増加する発明の数 な し７、補正の
対象 明細書の特許請求の範囲の欄、発明の詳細な説明
の欄 ８、補正の内容 別紙のとおシ 別 紙 （１）明細書第１頁５行〜１１行の特許請求の範囲を次
の様に補正する。 ｒ １）ランラスタ１キヤパシタ型のダイナミツ対の
ウチ、セルトランジスタに接続された側とは反対側の電
極の電位を、電源電圧と接地電位の中間電位に設定する
分圧回路を備え、該分圧ｐ換える構成としたことを特徴
とするダイナミック型半導体記憶装置。」 （２）同第６頁４行〜９行の「１トランジスタ〜可能な
」を次の様に補正する。 「１トランジスタｌキヤパシタ型のダイナミック型メモ
リセルにおけるキャパシタの対向電極対のうち、セルト
ランジスタに接続された側とは反対側の電極の電位を、
電源電圧と接地電位の中間電位に設定する分圧回路を備
え、該分圧回路の分圧比をアクティブ状態とスタンバイ
状態の切シ換えに応じて異なる値となるように切シ換え
る」
図は一定したサイクルタイムでの動作波形図、第３図は
サイクルタイムに変動がある場合の動作波形図、第４図
は本発明の一実施例を示す要部回路図、第５図はその動
作波形図である。 図中、１は分圧回路、２はメモリセル、ＯＰはその対向
電極である。 出願人 冨士通株式会社 代理人弁理士 青 柳 稔 第４図 ＥＩＬ 配 手続補正書（自発） １．事件の表示 昭和５７年特許願第２１１１４６号 ２、発明の名称 ダイナミック型半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 八Ｆ 神奈川県用崎市中原区士不田中１０１５番
地名称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４、代理人 〒１０１ ５、補正命令の日付 な し ６、補正により増加する発明の数 な し７、補正の
対象 明細書の特許請求の範囲の欄、発明の詳細な説明
の欄 ８、補正の内容 別紙のとおシ 別 紙 （１）明細書第１頁５行〜１１行の特許請求の範囲を次
の様に補正する。 ｒ １）ランラスタ１キヤパシタ型のダイナミツ対の
ウチ、セルトランジスタに接続された側とは反対側の電
極の電位を、電源電圧と接地電位の中間電位に設定する
分圧回路を備え、該分圧ｐ換える構成としたことを特徴
とするダイナミック型半導体記憶装置。」 （２）同第６頁４行〜９行の「１トランジスタ〜可能な
」を次の様に補正する。 「１トランジスタｌキヤパシタ型のダイナミック型メモ
リセルにおけるキャパシタの対向電極対のうち、セルト
ランジスタに接続された側とは反対側の電極の電位を、
電源電圧と接地電位の中間電位に設定する分圧回路を備
え、該分圧回路の分圧比をアクティブ状態とスタンバイ
状態の切シ換えに応じて異なる値となるように切シ換え
る」
Claims (1)
- １トランジスタ１キヤパシタ型のダイナミック型メモリ
セルの対向電極の電位を、電源電圧と接地電位の中間電
位に設定する分圧回路を備えたダイナミック型半導体記
憶装置において、該分圧回″路により設定される分圧比
を内部クロックにより切り換え可能な構成としたことを
特徴とするダイナミック型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211146A JPS59121691A (ja) | 1982-12-01 | 1982-12-01 | ダイナミツク型半導体記憶装置 |
| US06/555,891 US4578776A (en) | 1982-12-01 | 1983-11-28 | Dynamic semiconductor memory device |
| DE8383307270T DE3379520D1 (en) | 1982-12-01 | 1983-11-29 | A dynamic semiconductor memory device |
| EP83307270A EP0113187B1 (en) | 1982-12-01 | 1983-11-29 | A dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211146A JPS59121691A (ja) | 1982-12-01 | 1982-12-01 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121691A true JPS59121691A (ja) | 1984-07-13 |
| JPH0219558B2 JPH0219558B2 (ja) | 1990-05-02 |
Family
ID=16601138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211146A Granted JPS59121691A (ja) | 1982-12-01 | 1982-12-01 | ダイナミツク型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4578776A (ja) |
| EP (1) | EP0113187B1 (ja) |
| JP (1) | JPS59121691A (ja) |
| DE (1) | DE3379520D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284490A (ja) * | 1985-10-09 | 1987-04-17 | Toshiba Corp | 半導体記憶装置 |
| JPS6450296A (en) * | 1987-08-21 | 1989-02-27 | Toshiba Corp | Semiconductor integrated circuit device |
| JPH01149297A (ja) * | 1987-12-04 | 1989-06-12 | Hitachi Ltd | 半導体メモリ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61178795A (ja) * | 1985-02-01 | 1986-08-11 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
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| US4698812A (en) * | 1986-03-03 | 1987-10-06 | Unisys Corporation | Memory system employing a zero DC power gate array for error correction |
| JPS6376192A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
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| KR100248205B1 (ko) * | 1997-06-25 | 2000-03-15 | 김영환 | 반도체 메모리 디바이스 및 그 형성방법 |
| JP5539916B2 (ja) | 2011-03-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20170323239A1 (en) | 2016-05-06 | 2017-11-09 | General Electric Company | Constrained time computing control system to simulate and optimize aircraft operations with dynamic thermodynamic state and asset utilization attainment |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1983-11-29 DE DE8383307270T patent/DE3379520D1/de not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3379520D1 (en) | 1989-05-03 |
| EP0113187B1 (en) | 1989-03-29 |
| JPH0219558B2 (ja) | 1990-05-02 |
| EP0113187A2 (en) | 1984-07-11 |
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| US4578776A (en) | 1986-03-25 |
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