JPS6284490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6284490A JPS6284490A JP60225353A JP22535385A JPS6284490A JP S6284490 A JPS6284490 A JP S6284490A JP 60225353 A JP60225353 A JP 60225353A JP 22535385 A JP22535385 A JP 22535385A JP S6284490 A JPS6284490 A JP S6284490A
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、情報電荷を蓄積するキャパシタを持つメモリ
セルが複数個マトリクス状に配列形成されてメモリアレ
イを構成する半導体記憶装置に関する。
セルが複数個マトリクス状に配列形成されてメモリアレ
イを構成する半導体記憶装置に関する。
半導体記憶装置は近年、高集積化と素子の微細化が急速
に進んでいる。特に情報を電荷の形で蓄積するキャパシ
タとスイッチングＭ ＯＳ Ｆ Ｅ Ｔにより１メモリ
セルを構成するダイナミックＲＡＭ（ｄＲＡＭ）の高集
積化は目覚ましいものがある。
に進んでいる。特に情報を電荷の形で蓄積するキャパシ
タとスイッチングＭ ＯＳ Ｆ Ｅ Ｔにより１メモリ
セルを構成するダイナミックＲＡＭ（ｄＲＡＭ）の高集
積化は目覚ましいものがある。
高集積化ｄＲＡＭでは、メモリセルの占有面積縮小にと
もなってソフトエラーが大きい問題となっている。耐ソ
フトエラーを十分なものとし、且つセンス感度を十分大
きく保つためには、キャパシタの蓄積電荷量は余り小さ
くすることはできない。
もなってソフトエラーが大きい問題となっている。耐ソ
フトエラーを十分なものとし、且つセンス感度を十分大
きく保つためには、キャパシタの蓄積電荷量は余り小さ
くすることはできない。
占有面積を大きくすることなく、メモリセルのキャパシ
タの容量を大きく保つための一つの方法は、キャパシタ
絶縁膜を薄くすることである。例えば、１ＭビットｄＲ
ＡＭでは、キャパシタ絶縁膜として１００〜１５０人の
ＳｉＯ２膜が用いられる。
タの容量を大きく保つための一つの方法は、キャパシタ
絶縁膜を薄くすることである。例えば、１ＭビットｄＲ
ＡＭでは、キャパシタ絶縁膜として１００〜１５０人の
ＳｉＯ２膜が用いられる。
この様な薄いキャパシタ絶縁膜を用いた場合、複数のキ
ャパシタの共通電極である所謂セルプレートを接地電位
（Ｖｓｓ）または電源電位（Ｖｃａ）に設定すると、キ
ャパシタ絶縁膜の絶縁耐圧が問題となる。キャパシタ絶
縁膜厚が１（’）０人であって、セルプレート電位をＶ
ｃｏ＝５ＶまたはＶｓｓ−ＯＶに設定した場合には、キ
ャパシタ絶縁膜にかかる最大電稈は５ Ｍ Ｖ ／ ｃ
ｔｔｒにｂ達するからである。そのためこの様な薄いキ
ャパシタ絶縁膜を用いる場合には、セルプレー１〜にＶ
ｃｃとＶｓｓの中間の電位（１／２）Ｖｏｃを与える方
式が採用される。
ャパシタの共通電極である所謂セルプレートを接地電位
（Ｖｓｓ）または電源電位（Ｖｃａ）に設定すると、キ
ャパシタ絶縁膜の絶縁耐圧が問題となる。キャパシタ絶
縁膜厚が１（’）０人であって、セルプレート電位をＶ
ｃｏ＝５ＶまたはＶｓｓ−ＯＶに設定した場合には、キ
ャパシタ絶縁膜にかかる最大電稈は５ Ｍ Ｖ ／ ｃ
ｔｔｒにｂ達するからである。そのためこの様な薄いキ
ャパシタ絶縁膜を用いる場合には、セルプレー１〜にＶ
ｃｃとＶｓｓの中間の電位（１／２）Ｖｏｃを与える方
式が採用される。
しかしながら、セルプレー１・電位を（１／２）Ｖｃｃ
に設定する方式を採用すると、別の問題が生じる。セル
プレー１・電位を（１／２）Ｖｃｏに設定するためのセ
ルプレーＩ・電位設定回路として、基本的にはＶｃｃと
ＶＢＢの間に抵抗を歯列接続した抵抗分割を利用する。
に設定する方式を採用すると、別の問題が生じる。セル
プレー１・電位を（１／２）Ｖｃｏに設定するためのセ
ルプレーＩ・電位設定回路として、基本的にはＶｃｃと
ＶＢＢの間に抵抗を歯列接続した抵抗分割を利用する。
この場合、ワード線の電位変動やセルノードの電位変動
のによるカップリング・ノイズの影響でセルプレート電
位が変動するのをできるだけ抑制することが必要である
。
のによるカップリング・ノイズの影響でセルプレート電
位が変動するのをできるだけ抑制することが必要である
。
そのためには分割抵抗の値を低くしてセルプレート電位
変動の回復力を大きくすることが望ましい。
変動の回復力を大きくすることが望ましい。
ところが分割抵抗を余り小さくすると、この分割抵抗を
通してＶｃｃからＶｓｓに流れる貫通電流が大きくなり
、ｄＲＡＭの消費電力が大きくなる。
通してＶｃｃからＶｓｓに流れる貫通電流が大きくなり
、ｄＲＡＭの消費電力が大きくなる。
従って分割抵抗値を小さくすることには限界がある。
本発明は上記した点に鑑みなされたもので、消費電力を
大きくすることなくセルプレート電位の安定化を図った
信頼性の＾い半導体記憶装置を提供することを目的とす
る。
大きくすることなくセルプレート電位の安定化を図った
信頼性の＾い半導体記憶装置を提供することを目的とす
る。
本発明は、セルプレートに電源電位と接地電位の中間の
所定電位を与えるセルプレート電位設定回路を有する方
式のｄＲＡＭにおいて、セルプレート電位設定回路とし
て、メモリアレイ（またはメモリアレイを複数領域に分
割する方式の場合はメモリアレイ・ブロック）の動作時
（アクティブ時）と待機時（プリチャージ時）に応じて
その出力インピーダンスが可変制御されるｂのを用いた
ことを特徴とする。
所定電位を与えるセルプレート電位設定回路を有する方
式のｄＲＡＭにおいて、セルプレート電位設定回路とし
て、メモリアレイ（またはメモリアレイを複数領域に分
割する方式の場合はメモリアレイ・ブロック）の動作時
（アクティブ時）と待機時（プリチャージ時）に応じて
その出力インピーダンスが可変制御されるｂのを用いた
ことを特徴とする。
本発明によれば、メモリアレイまたはメモリアレイ・ブ
ロックが動作時にはセルプレート電位設定回路の出力イ
ンピーダンスを低くし、待機時には出力インピーダンス
を高くすることによって、動作時のセルプレートの電位
を安定に保ち、且つ待機時の無用な貫通電流を少なくす
ることができる。これにより、消費電力が小さく信頼性
の高いｄＲＡＭを実現することができる。
ロックが動作時にはセルプレート電位設定回路の出力イ
ンピーダンスを低くし、待機時には出力インピーダンス
を高くすることによって、動作時のセルプレートの電位
を安定に保ち、且つ待機時の無用な貫通電流を少なくす
ることができる。これにより、消費電力が小さく信頼性
の高いｄＲＡＭを実現することができる。
（発明の実施例）
以下本発明の詳細な説明する。
第１図は一実施例のｄＲＡＭの概略構成を示す。
メモリアレイＭＡは、周知の方法で半導体Ｍ板にキャパ
シタとＭＯＳＦＥＴからなるメモリアレイをマトリクス
状に配列形成して構成されている。
シタとＭＯＳＦＥＴからなるメモリアレイをマトリクス
状に配列形成して構成されている。
ＷＬｌ、・・・、ＷＬｎはメモリセルを選択駆動する＝
６− ワード線であり、ＢＬｌ、ＢＬＩ 、Ｂ１．−１ ’
。
６− ワード線であり、ＢＬｌ、ＢＬＩ 、Ｂ１．−１ ’
。
１３Ｌｔ’、・・・はメモリセルと情報電荷のやりとり
を行うビット線である。この実施例は所謂フォールデッ
ド・ピッｌ−線構成の場合を示している。
を行うビット線である。この実施例は所謂フォールデッ
ド・ピッｌ−線構成の場合を示している。
ＳＡはセンスアンプ、ＲＤｔ 、ＲＤ２はロウ・デコー
ダである。ＣＰは全メモリセルのキャパシタの共通電極
として配設されたセルプレートを示している。ＣＰＧは
このセルプレートＣＰに所定電位を与えるセルプレート
電位設定回路である。
ダである。ＣＰは全メモリセルのキャパシタの共通電極
として配設されたセルプレートを示している。ＣＰＧは
このセルプレートＣＰに所定電位を与えるセルプレート
電位設定回路である。
第２図はセルプレート電位設定回路ＣＰＧの具体的構成
を示す。セルプレートＣＰと電源電位Ｖｏｃの間に接続
された第１の抵抗Ｒ＋およびセルプレーｔ−ｃ ｐと接
地電位Ｖｓｓの間に接続された第２の抵抗Ｒ２がこの電
位設定回路ＣＰＧの出力電位を定める基本部分である。
を示す。セルプレートＣＰと電源電位Ｖｏｃの間に接続
された第１の抵抗Ｒ＋およびセルプレーｔ−ｃ ｐと接
地電位Ｖｓｓの間に接続された第２の抵抗Ｒ２がこの電
位設定回路ＣＰＧの出力電位を定める基本部分である。
この実施例ではＲ１とＲ２の抵抗値が等しく１０にΩに
設定されており、従ってセルプレート電位は（１／２）
Ｖｃｃとなる。これらの抵抗Ｒｔ 、Ｒ２とそれぞれ並
列に、この電位設定回路ＣＰＧの出力インピーダンスを
可変するための第１および第２のＭＯＳＦＥＴ−Ｔ＋お
よびＴ２が設けられている。
設定されており、従ってセルプレート電位は（１／２）
Ｖｃｃとなる。これらの抵抗Ｒｔ 、Ｒ２とそれぞれ並
列に、この電位設定回路ＣＰＧの出力インピーダンスを
可変するための第１および第２のＭＯＳＦＥＴ−Ｔ＋お
よびＴ２が設けられている。
Ｔ１およびＴ２は、ゲートが共通にＭ ＯＳ Ｆ Ｅ
Ｔ−Ｔ３〜Ｔ５からなる制御回路により制御されて、導
通度が可変されるようになっている。
Ｔ−Ｔ３〜Ｔ５からなる制御回路により制御されて、導
通度が可変されるようになっている。
ＭＯＳＦＥＴ−Ｔ６〜Ｔ１ｔおよびキャパシタＣの部分
は、このセルプレ−１〜電位設定回路の出力インピーダ
ンスが所定時間低インピーダンス状態に保たれた場合に
これを自動的に高インピーダンス状態に戻すためのタイ
マ回路を構成している。
は、このセルプレ−１〜電位設定回路の出力インピーダ
ンスが所定時間低インピーダンス状態に保たれた場合に
これを自動的に高インピーダンス状態に戻すためのタイ
マ回路を構成している。
このタイマ回路は上記制御回路部分と同期して動作を開
始するようになっている。
始するようになっている。
この実施例でのセルプレー１・電位設定回路ＣＰＧの動
作を次に第３図を参照して説明する。
作を次に第３図を参照して説明する。
この回路は外部クロックφ口〜φ２により動作するが、
これらのクロックとしてメモリ内部で用いられるクロッ
クを流用することは可能である。メモリが待機時にあっ
ては、クロックφ０は’ Ｈ”レベル、φ１およびφ２
は゛°Ｌ″レベルに保たれ、このときＭＯＳＦＥＴ−Ｔ
５およびＴ３がオンであってノードＮ１およびＮ２は“
ｌ Ｌ ＩＩレベルにある。従って出力段の第１および
第２の ＭＯＳＦＥＴ−’Ｔ’■およびＴ２はオフ状態であり、
出力インピーダンスはほぼ抵抗ＲｉおよびＲ２で決まる
高インピーダンス状態に保たれる。メモリが動作時に入
ると第３図（ａ）に示すように先ず、クロックφ０がＩ
Ｌ Ｉ＋レベルになる。これにより、ノードＮ２は７
０−ティングになる。クロックφ１が゛Ｈ″レベルにな
ると、ノードＮ１が“ＨＩＴレベルになり、次いでクロ
ックφ２が゛Ｈ″レベルになるとＭＯＳＦＥＴ−Ｔ４の
ソース・ゲート間容量によりノードＮ１は電源電圧以上
に弁圧され、ノードＮ２が’ １」”レベルになると共
に、ＭＯＳＦＥＴ−７４がオフになる。これにより、出
力段のＭＯＳＦＥＴ−ＴｌおよびＴ２がオン状態になり
、このセルプレート電位設定回路ＣＰＧの出力インピー
ダンスが低下する。従ってセルプレートＣＰに電位変動
が生じても、ＭＯＳ Ｆ Ｅ Ｔ−Ｔ１およびＴ２によ
り速やかに回復する。なお、セルプレー１・電位を（１
／２）Ｖｃｃに設定するこの実施例の場合、ＭＯＳＦＥ
Ｔ−Ｔ１とＴ２はゲート長を同じにした時、ゲート幅の
比を４．２＝１程度に設定しておくことが望ましい。ク
ロックφ０が“Ｈ１１レベルに戻りメモリが待機状態に
入ると、ＭＯＳＦＥＴ−Ｔ５がオンになってノードＮ２
が放電される結果、出力段のＭＯＳＦＥＴ−Ｔ１および
Ｔ２はオフになる。
これらのクロックとしてメモリ内部で用いられるクロッ
クを流用することは可能である。メモリが待機時にあっ
ては、クロックφ０は’ Ｈ”レベル、φ１およびφ２
は゛°Ｌ″レベルに保たれ、このときＭＯＳＦＥＴ−Ｔ
５およびＴ３がオンであってノードＮ１およびＮ２は“
ｌ Ｌ ＩＩレベルにある。従って出力段の第１および
第２の ＭＯＳＦＥＴ−’Ｔ’■およびＴ２はオフ状態であり、
出力インピーダンスはほぼ抵抗ＲｉおよびＲ２で決まる
高インピーダンス状態に保たれる。メモリが動作時に入
ると第３図（ａ）に示すように先ず、クロックφ０がＩ
Ｌ Ｉ＋レベルになる。これにより、ノードＮ２は７
０−ティングになる。クロックφ１が゛Ｈ″レベルにな
ると、ノードＮ１が“ＨＩＴレベルになり、次いでクロ
ックφ２が゛Ｈ″レベルになるとＭＯＳＦＥＴ−Ｔ４の
ソース・ゲート間容量によりノードＮ１は電源電圧以上
に弁圧され、ノードＮ２が’ １」”レベルになると共
に、ＭＯＳＦＥＴ−７４がオフになる。これにより、出
力段のＭＯＳＦＥＴ−ＴｌおよびＴ２がオン状態になり
、このセルプレート電位設定回路ＣＰＧの出力インピー
ダンスが低下する。従ってセルプレートＣＰに電位変動
が生じても、ＭＯＳ Ｆ Ｅ Ｔ−Ｔ１およびＴ２によ
り速やかに回復する。なお、セルプレー１・電位を（１
／２）Ｖｃｃに設定するこの実施例の場合、ＭＯＳＦＥ
Ｔ−Ｔ１とＴ２はゲート長を同じにした時、ゲート幅の
比を４．２＝１程度に設定しておくことが望ましい。ク
ロックφ０が“Ｈ１１レベルに戻りメモリが待機状態に
入ると、ＭＯＳＦＥＴ−Ｔ５がオンになってノードＮ２
が放電される結果、出力段のＭＯＳＦＥＴ−Ｔ１および
Ｔ２はオフになる。
タイマ回路部分は次のような動作をする。クロックφ２
が入るとＭＯＳＦＥＴ−Ｔｌｓ とキャパシタＣの積分
回路が動作開始し、その出力電圧がＭＯＳＦＥＴ−Ｔｏ
〜Ｔ１０により分圧されてＭＯＳＦＥＴ−Ｔｓのゲート
に入る。これにより、クロックφ２が゛Ｈ″レベルにな
ってから一定時間後にＭＯＳＦＥＴ−Ｔｓはオンになる
から、クロックφ０が未だ“′Ｌ″レベルの状態にあっ
てもノードＮ２は“Ｌ″レベル戻される。第３図（ｂ）
はこの様子を示している。
が入るとＭＯＳＦＥＴ−Ｔｌｓ とキャパシタＣの積分
回路が動作開始し、その出力電圧がＭＯＳＦＥＴ−Ｔｏ
〜Ｔ１０により分圧されてＭＯＳＦＥＴ−Ｔｓのゲート
に入る。これにより、クロックφ２が゛Ｈ″レベルにな
ってから一定時間後にＭＯＳＦＥＴ−Ｔｓはオンになる
から、クロックφ０が未だ“′Ｌ″レベルの状態にあっ
てもノードＮ２は“Ｌ″レベル戻される。第３図（ｂ）
はこの様子を示している。
セルプレート電位を安定化させるに必要な電位設定回路
ＣＰＧの出力インピーダンスＺ（但し７は抵抗成分のみ
）は、実用上、セルプレートＣＰの容−をＣとし、低出
力インピーダンス化している時間をτ、メモリのサイク
ルタイムをＴとすると、 ＣＺ／τく（Ｔ／τ）×１０ を満たす程度に設定すればよい。
ＣＰＧの出力インピーダンスＺ（但し７は抵抗成分のみ
）は、実用上、セルプレートＣＰの容−をＣとし、低出
力インピーダンス化している時間をτ、メモリのサイク
ルタイムをＴとすると、 ＣＺ／τく（Ｔ／τ）×１０ を満たす程度に設定すればよい。
こうしてこの実施例のｄＲＡＭでは、待機時の無用な貫
通電流を少なくし、動作時のセルプレート電位の安定化
を図ることができる。
通電流を少なくし、動作時のセルプレート電位の安定化
を図ることができる。
第４図は本発明の別の実施例の（ＪＲＡＭの概略構成を
示す。この実施例では、メモリアレイが二つのブロック
ＭＡ１．ＭＡ２に分割され、それぞれに独立にセルプレ
ートＣＰ１．ＣＰ２が設けられて、これらの各セルプレ
ートＣＰ！、ＣＰ２に対してそれぞれセルプレート電位
設定回路ＣＰＧ１ｔ 、ＣＰＧ２を設けた構成としてい
る。
示す。この実施例では、メモリアレイが二つのブロック
ＭＡ１．ＭＡ２に分割され、それぞれに独立にセルプレ
ートＣＰ１．ＣＰ２が設けられて、これらの各セルプレ
ートＣＰ！、ＣＰ２に対してそれぞれセルプレート電位
設定回路ＣＰＧ１ｔ 、ＣＰＧ２を設けた構成としてい
る。
一方のメモリアレイ・ブロックＭＡ１はあるアドレスＡ
ｉが“ＨＩＩレベルの時活性化され、このとき他方のメ
モリアレイ・ブロックＭＡ２は非活性（即ち待機状態）
である。アドレスＡ１が゛Ｌ″レベルのときブロックＭ
Ａ２が活性化され、このときブロックＭＡｔは非活性で
ある。そこでセルプレート電位設定回路ＣＰＧ＋ 、Ｃ
ＰＧ２は動作状態にあるメモリアレイ・ブロック側につ
いては出力インピーダンスが低く、待機状態にあるメモ
リアレイ・ブロック側については出力インピーダンスが
高くなるように制御される。
ｉが“ＨＩＩレベルの時活性化され、このとき他方のメ
モリアレイ・ブロックＭＡ２は非活性（即ち待機状態）
である。アドレスＡ１が゛Ｌ″レベルのときブロックＭ
Ａ２が活性化され、このときブロックＭＡｔは非活性で
ある。そこでセルプレート電位設定回路ＣＰＧ＋ 、Ｃ
ＰＧ２は動作状態にあるメモリアレイ・ブロック側につ
いては出力インピーダンスが低く、待機状態にあるメモ
リアレイ・ブロック側については出力インピーダンスが
高くなるように制御される。
第５図はその様なセルプレート電位設定回路ＣＰＧ１お
よびＣＰＧ２の具体的な構成例である。
よびＣＰＧ２の具体的な構成例である。
Ｖａｃ間とＶＢｅ間を抵抗分割して（１／２）Ｖａｃの
セルプレート電位を出力することは基本的に先の実施例
と同じである。この実施例では、Ｖａｃ側およびＶＢｅ
側それぞれの抵抗５Ｒのうち４Ｒに対して、２個のＭＯ
ＳＦＥＴの並列回路を接続している。これらのＭＯＳＦ
ＥＴは、一方のセルプレート電位設定回路ＣＰ Ｇ ｌ
側はクロックφＡとアドレス信号Ａ１により、他方のセ
ルプレート電位設定回路ＣＰ Ｇ ２側はクロックφＡ
とアドレス信号Ａｉにより制御される。クロックφＡは
メモリ全体が活性化された時に“’ ｌ−１”レベルと
なる信号である。
セルプレート電位を出力することは基本的に先の実施例
と同じである。この実施例では、Ｖａｃ側およびＶＢｅ
側それぞれの抵抗５Ｒのうち４Ｒに対して、２個のＭＯ
ＳＦＥＴの並列回路を接続している。これらのＭＯＳＦ
ＥＴは、一方のセルプレート電位設定回路ＣＰ Ｇ ｌ
側はクロックφＡとアドレス信号Ａ１により、他方のセ
ルプレート電位設定回路ＣＰ Ｇ ２側はクロックφＡ
とアドレス信号Ａｉにより制御される。クロックφＡは
メモリ全体が活性化された時に“’ ｌ−１”レベルと
なる信号である。
即ちこの実施例の場合、クロックφＡが１１８１１レベ
ルでｎつアドレスＡｉがＨ１１レベルのとき、セルプレ
ート電位設定回路ＣＰＧ＋は抵抗４Ｒ部分が短絡されて
低出力インピーダンス状態になり、このとき他方のセル
プレート電位設定回路ＣＰ Ｇ ２側は高出力インピー
ダンス状態に保たれる。アドレス信号Ａｉが゛Ｈ″レベ
ルのときこの関係は逆になる。従って２分割されたメモ
リアレイのうち、アドレス信号により選択されて動作状
態にあるブロックについてセルプレート電位設定回路の
出力インピーダンスが低くなり、セルプレートの電位安
定化が図られる。この間残りのブロックのセルプレート
電位設定回路の出力インピーダンスは高く保たれ、無用
な貫通電流は抑制される。
ルでｎつアドレスＡｉがＨ１１レベルのとき、セルプレ
ート電位設定回路ＣＰＧ＋は抵抗４Ｒ部分が短絡されて
低出力インピーダンス状態になり、このとき他方のセル
プレート電位設定回路ＣＰ Ｇ ２側は高出力インピー
ダンス状態に保たれる。アドレス信号Ａｉが゛Ｈ″レベ
ルのときこの関係は逆になる。従って２分割されたメモ
リアレイのうち、アドレス信号により選択されて動作状
態にあるブロックについてセルプレート電位設定回路の
出力インピーダンスが低くなり、セルプレートの電位安
定化が図られる。この間残りのブロックのセルプレート
電位設定回路の出力インピーダンスは高く保たれ、無用
な貫通電流は抑制される。
こうしてこの実施例によれば、先の実施例に比べて」：
りきめ細かい制御が行われ、効果的にｄＲＡＭの消費電
力の低減と信頼性向上が可能となる。
りきめ細かい制御が行われ、効果的にｄＲＡＭの消費電
力の低減と信頼性向上が可能となる。
本発明は上記各実施例に限られるものではない。
例えば、セルプレート電位は（１／２）Ｖａｃに限らず
、ＶｃｃとＶＢｅの間の他の適当な値に設定する場合に
も同様に本発明を適用することができる。また第４図の
実施例ではメモリアレイを２個の領域に分割する例を説
明したが、更に多くの領域に分割する方式を採用する場
合にも本発明は有効である。更にまた本発明は、メモリ
アレイの動作状態に応じてセルプレート電位設定回路の
出力インピーダンスを可変制御することが基本であり、
必要ならば、セルプレート電位設定回路の出力インピー
ダンスを動作時に高くし、待機時に低くするという制御
を行うことも可能である。
、ＶｃｃとＶＢｅの間の他の適当な値に設定する場合に
も同様に本発明を適用することができる。また第４図の
実施例ではメモリアレイを２個の領域に分割する例を説
明したが、更に多くの領域に分割する方式を採用する場
合にも本発明は有効である。更にまた本発明は、メモリ
アレイの動作状態に応じてセルプレート電位設定回路の
出力インピーダンスを可変制御することが基本であり、
必要ならば、セルプレート電位設定回路の出力インピー
ダンスを動作時に高くし、待機時に低くするという制御
を行うことも可能である。
第１図は本発明の一実施例のｄＲＡＭの概略構成を示す
図、第２図はそのセルプレート電位設定回路の具体的構
成を示す図、第３図（ａ＞（ｂ）はそのセルプレート電
位設定回路の動作を説明するための波形図、第４図は他
の実施例のｄＲＡＭの概略構成を示す図、第５図はその
セルプレート電位設定回路の具体的構成を示す図である
。 ＭＡ・・・メモリアレイ、ＣＰ・・・セルプレート、Ｃ
Ｐ Ｇ・・・セルプレート電位設定回路、ＭＡｔ 。 ＭＡ２・・・メモリアレイ・ブロック、ＣＰＳ 。 ＣＰ ２・・・セルプレート、ＣＰＧｓ 、ＣＰＧ２・
・・セルプレート電位設定回路、ＢＬ、ＢＬ・・・ビッ
ト線、ＷＬ・・・ワード線、ＳＡ・・・センスアンプ、
ＲＤＩ。 ＲＤ２・・・ロウ・デコーダ。 出願人代理人 弁理士 鈴江武彦 ＲＤ＋ 第４ ］ Ｄ２ 図 ＣＣ 第５ ＣＣ ｓｓ 図
図、第２図はそのセルプレート電位設定回路の具体的構
成を示す図、第３図（ａ＞（ｂ）はそのセルプレート電
位設定回路の動作を説明するための波形図、第４図は他
の実施例のｄＲＡＭの概略構成を示す図、第５図はその
セルプレート電位設定回路の具体的構成を示す図である
。 ＭＡ・・・メモリアレイ、ＣＰ・・・セルプレート、Ｃ
Ｐ Ｇ・・・セルプレート電位設定回路、ＭＡｔ 。 ＭＡ２・・・メモリアレイ・ブロック、ＣＰＳ 。 ＣＰ ２・・・セルプレート、ＣＰＧｓ 、ＣＰＧ２・
・・セルプレート電位設定回路、ＢＬ、ＢＬ・・・ビッ
ト線、ＷＬ・・・ワード線、ＳＡ・・・センスアンプ、
ＲＤＩ。 ＲＤ２・・・ロウ・デコーダ。 出願人代理人 弁理士 鈴江武彦 ＲＤ＋ 第４ ］ Ｄ２ 図 ＣＣ 第５ ＣＣ ｓｓ 図
Claims (4)
- （１）半導体基板に、情報電荷を蓄積するキャパシタを
持つメモリセルが複数個マトリクス状に配列形成された
メモリアレイを有し、複数のキャパシタの共通電極であ
るセルプレートに電源電位と接地電位の間の所定電位を
与えるセルプレート電位設定回路を有する半導体記憶装
置において、前記セルプレート電位設定回路は、メモリ
アレイの動作時と待機時に応じて出力インピーダンスが
可変制御される構成としたことを特徴とする半導体記憶
装置。 - （２）前記セルプレート電位設定回路は、セルプレート
と電源電位および接地電位の間にそれぞれ接続されてセ
ルプレート電位を定める第１の抵抗および第２の抵抗と
、セルプレートと電源電位および接地電位の間にそれぞ
れ接続された第１および第２のＭＯＳＦＥＴと、これら
第１および第２のＭＯＳＦＥＴの導通度をクロックによ
り同時に制御する制御回路と、この制御回路と同期して
動作を開始し所定時間後に前記第１および第２のＭＯＳ
ＦＥＴを自動的にオフ制御するタイマ回路とから構成さ
れている特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記メモリアレイは、選択的に活性化される複数
ブロックに分割され、前記セルプレートは各メモリアレ
イ・ブロック毎に独立に設けられ、且つ前記セルプレー
ト電位設定回路は各メモリアレイ・ブロック毎にそれぞ
れ設けられて、動作時のメモリアレイ・ブロックのセル
プレート電位設定回路の出力インピーダンスが選択的に
低くなるように制御される特許請求の範囲第１項記載の
半導体記憶装置。 - （４）メモリアレイ・ブロック毎に設けられた複数のセ
ルプレート電位設定回路は、アドレス信号により選択的
に駆動される特許請求の範囲第３項記載の半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225353A JPH0731908B2 (ja) | 1985-10-09 | 1985-10-09 | 半導体記憶装置 |
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| US06/917,042 US4799193A (en) | 1985-10-09 | 1986-10-09 | Semiconductor memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225353A JPH0731908B2 (ja) | 1985-10-09 | 1985-10-09 | 半導体記憶装置 |
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| JPH0731908B2 JPH0731908B2 (ja) | 1995-04-10 |
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ID=16828007
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| JP60225353A Expired - Lifetime JPH0731908B2 (ja) | 1985-10-09 | 1985-10-09 | 半導体記憶装置 |
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| KR930010937B1 (ko) | 1993-11-17 |
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