JP3385622B2 - スタティックｒａｍ - Google Patents
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- 238000000547 structure data Methods 0.000 claims 1
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- 238000000034 method Methods 0.000 description 12
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- 101000840572 Homo sapiens Insulin-like growth factor-binding protein 4 Proteins 0.000 description 1
- 102100029224 Insulin-like growth factor-binding protein 4 Human genes 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＥＳ ＦＥＴ（metal
semiconductor ＦＥＴ）やＨＥＭＴ（highelectron mo
bility transistor）等、ショットキーゲートＦＥＴを
使用して構成されるスタティックＲＡＭ（static rando
m access memory．以下、ＳＲＡＭという）に関する。
semiconductor ＦＥＴ）やＨＥＭＴ（highelectron mo
bility transistor）等、ショットキーゲートＦＥＴを
使用して構成されるスタティックＲＡＭ（static rando
m access memory．以下、ＳＲＡＭという）に関する。
【０００２】近年、益々、スタティックＲＡＭに対する
高速化の要求が高まってきている。これに応えるために
は、ビット線やデータ線の読出し時における電圧振幅を
小さくしてビット線やデータ線での遅延時間を短縮する
必要がある。ここに、ビット線の電圧振幅を安定に制御
できるビット線プルアップ回路や、データ線の電圧振幅
を安定に制御できるデータ線プルアップ回路が必要とな
る。
高速化の要求が高まってきている。これに応えるために
は、ビット線やデータ線の読出し時における電圧振幅を
小さくしてビット線やデータ線での遅延時間を短縮する
必要がある。ここに、ビット線の電圧振幅を安定に制御
できるビット線プルアップ回路や、データ線の電圧振幅
を安定に制御できるデータ線プルアップ回路が必要とな
る。
【０００３】
【従来の技術】従来、この種のＳＲＡＭとして、図５に
その要部を示すようなものが知られている。図中、１は
メモリセル、ＷＬはワード線、ＢＬ、ＢＬバーはビット
線、２はビット線プルアップ回路である。
その要部を示すようなものが知られている。図中、１は
メモリセル、ＷＬはワード線、ＢＬ、ＢＬバーはビット
線、２はビット線プルアップ回路である。
【０００４】また、メモリセル１において、３はフリッ
プフロップであり、４、５は電源電圧ＶＣＣ、例えば、
２〔Ｖ〕を供給するＶＣＣ電源線、６、７は電源電圧Ｖ
ＳＳ、例えば、０〔Ｖ〕を供給するＶＳＳ電源線であ
る。
プフロップであり、４、５は電源電圧ＶＣＣ、例えば、
２〔Ｖ〕を供給するＶＣＣ電源線、６、７は電源電圧Ｖ
ＳＳ、例えば、０〔Ｖ〕を供給するＶＳＳ電源線であ
る。
【０００５】また、８、９はデプリーション型のショッ
トキーゲートＦＥＴ（以下、Ｄ・ＦＥＴという）、１
０、１１はエンハンスメント型のショットキーゲートＦ
ＥＴ（以下、Ｅ・ＦＥＴという）である。また、１２、
１３は転送ゲートをなすＥ・ＦＥＴである。
トキーゲートＦＥＴ（以下、Ｄ・ＦＥＴという）、１
０、１１はエンハンスメント型のショットキーゲートＦ
ＥＴ（以下、Ｅ・ＦＥＴという）である。また、１２、
１３は転送ゲートをなすＥ・ＦＥＴである。
【０００６】また、ビット線プルアップ回路２におい
て、１４、１５はＶＣＣ電源線、１６、１７はＤ・ＦＥ
Ｔであり、これらＤ・ＦＥＴ１６、１７は、そのゲート
をそのソースに接続されている。
て、１４、１５はＶＣＣ電源線、１６、１７はＤ・ＦＥ
Ｔであり、これらＤ・ＦＥＴ１６、１７は、そのゲート
をそのソースに接続されている。
【０００７】図６は、このＳＲＡＭのビット線ＢＬの読
出し時における電圧振幅を示す図であり、横軸にビット
線ＢＬの電圧ＶBLをとっている。ここに、ＩMCはワード
線ＷＬをＨレベルにしてＥ・ＦＥＴ１２をＯＮとした場
合にＥ・ＦＥＴ１２に流れる電流、ＩBP1は同じくＤ・
ＦＥＴ１６に流れる電流である。
出し時における電圧振幅を示す図であり、横軸にビット
線ＢＬの電圧ＶBLをとっている。ここに、ＩMCはワード
線ＷＬをＨレベルにしてＥ・ＦＥＴ１２をＯＮとした場
合にＥ・ＦＥＴ１２に流れる電流、ＩBP1は同じくＤ・
ＦＥＴ１６に流れる電流である。
【０００８】即ち、このＳＲＡＭにおいては、ビット線
ＢＬの読出し時における電圧振幅のＨレベル値は、電源
電圧ＶＣＣとなり、Ｌレベル値は、ＩMC＝ＩBP1となる
場合のビット線ＢＬの電圧となる。
ＢＬの読出し時における電圧振幅のＨレベル値は、電源
電圧ＶＣＣとなり、Ｌレベル値は、ＩMC＝ＩBP1となる
場合のビット線ＢＬの電圧となる。
【０００９】このように、このＳＲＡＭにおいては、ビ
ット線ＢＬの読出し時における電圧振幅のＨレベル値は
電源電圧ＶＣＣとなるので、電源電圧ＶＣＣが変動する
と、ビット線ＢＬの読出し時における電圧振幅が変動し
てしまうという問題点があった。
ット線ＢＬの読出し時における電圧振幅のＨレベル値は
電源電圧ＶＣＣとなるので、電源電圧ＶＣＣが変動する
と、ビット線ＢＬの読出し時における電圧振幅が変動し
てしまうという問題点があった。
【００１０】そこでまた、従来、図７にその要部を示す
ようなＳＲＡＭが提案されている。このＳＲＡＭは、ビ
ット線ＢＬ、ＢＬバーとＶＳＳ電源線１８、１９との間
に、それぞれダイオード２０、２１を順方向に接続し
て、その他については、図５に示すビット線プルアップ
回路２と同様に構成したビット線プルアップ回路２２を
設けたものである。
ようなＳＲＡＭが提案されている。このＳＲＡＭは、ビ
ット線ＢＬ、ＢＬバーとＶＳＳ電源線１８、１９との間
に、それぞれダイオード２０、２１を順方向に接続し
て、その他については、図５に示すビット線プルアップ
回路２と同様に構成したビット線プルアップ回路２２を
設けたものである。
【００１１】図８は、このＳＲＡＭのビット線ＢＬの読
出し時における電圧振幅を示す図であり、図６と同様に
横軸にビット線ＢＬの電圧ＶBLをとっている。ここに、
ＩMCは図６の場合と同様にワード線ＷＬをＨレベルにし
てＥ・ＦＥＴ１２をＯＮとした場合におけるＥ・ＦＥＴ
１２に流れる電流、ＩBP2はＤ・ＦＥＴ１６に流れる電
流、ＩDはダイオード２０に流れる電流を示している。
なお、ＩBP2は、ＩBP2＝ＩBP1−ＩDとなる。
出し時における電圧振幅を示す図であり、図６と同様に
横軸にビット線ＢＬの電圧ＶBLをとっている。ここに、
ＩMCは図６の場合と同様にワード線ＷＬをＨレベルにし
てＥ・ＦＥＴ１２をＯＮとした場合におけるＥ・ＦＥＴ
１２に流れる電流、ＩBP2はＤ・ＦＥＴ１６に流れる電
流、ＩDはダイオード２０に流れる電流を示している。
なお、ＩBP2は、ＩBP2＝ＩBP1−ＩDとなる。
【００１２】即ち、このＳＲＡＭにおいては、ビット線
ＢＬの読出し時における電圧振幅のＨレベル値は、Ｉ
BP2＝０となる場合のビット線ＢＬの電圧をＶ1とすれ
ば、Ｖ1となり、Ｌレベル値は、ＩMC＝ＩBP2となる場合
のビット線ＢＬの電圧となる。
ＢＬの読出し時における電圧振幅のＨレベル値は、Ｉ
BP2＝０となる場合のビット線ＢＬの電圧をＶ1とすれ
ば、Ｖ1となり、Ｌレベル値は、ＩMC＝ＩBP2となる場合
のビット線ＢＬの電圧となる。
【００１３】したがって、このＳＲＡＭにおいては、電
源電圧ＶＣＣが変動したとしても、電圧Ｖ1以下にまで
下降しなければ、ビット線ＢＬ、ＢＬバーの読出し時に
おける電圧振幅に影響せず、この分、安定した電圧振幅
を確保することができる。
源電圧ＶＣＣが変動したとしても、電圧Ｖ1以下にまで
下降しなければ、ビット線ＢＬ、ＢＬバーの読出し時に
おける電圧振幅に影響せず、この分、安定した電圧振幅
を確保することができる。
【００１４】
【発明が解決しようとする課題】しかし、この図７に示
す従来のＳＲＡＭにおいては、ビット線ＢＬ、ＢＬバー
の読出し時における電圧振幅は、Ｅ・ＦＥＴ１２、１
３、Ｄ・ＦＥＴ１６、１７及びダイオード２０、２１の
特性によって決まるため、プロセスパラメータのバラツ
キや、温度変化に弱く、プロセスパラメータのバラツキ
や、温度変化によって変化してしまい、この点におい
て、安定した電圧振幅を確保することができないという
問題点があった。なお、図示を省略するが、複数のビッ
ト線に共通に設けられるデータ線プルアップ回路につい
ても、同様の問題点があった。
す従来のＳＲＡＭにおいては、ビット線ＢＬ、ＢＬバー
の読出し時における電圧振幅は、Ｅ・ＦＥＴ１２、１
３、Ｄ・ＦＥＴ１６、１７及びダイオード２０、２１の
特性によって決まるため、プロセスパラメータのバラツ
キや、温度変化に弱く、プロセスパラメータのバラツキ
や、温度変化によって変化してしまい、この点におい
て、安定した電圧振幅を確保することができないという
問題点があった。なお、図示を省略するが、複数のビッ
ト線に共通に設けられるデータ線プルアップ回路につい
ても、同様の問題点があった。
【００１５】本発明は、かかる点に鑑み、プロセスパラ
メータのバラツキや、温度変化に強く、プロセスパラメ
ータのバラツキや、温度変化によってはビット線の電圧
振幅が変動しないようにしたＳＲＡＭ及びプロセスパラ
メータのバラツキや、温度変化に強く、プロセスパラメ
ータのバラツキや、温度変化によってはデータ線の電圧
振幅が変動しないようにしたＳＲＡＭを提供することを
目的とする。
メータのバラツキや、温度変化に強く、プロセスパラメ
ータのバラツキや、温度変化によってはビット線の電圧
振幅が変動しないようにしたＳＲＡＭ及びプロセスパラ
メータのバラツキや、温度変化に強く、プロセスパラメ
ータのバラツキや、温度変化によってはデータ線の電圧
振幅が変動しないようにしたＳＲＡＭを提供することを
目的とする。
【００１６】
【課題を解決するための手段】本発明中、第１の発明に
よるＳＲＡＭは、温度依存性のない第１の参照電圧及び
この第１の参照電圧よりも低電圧の第２の参照電圧を生
成する参照電圧生成回路が生成する前記第１及び第２の
参照電圧の電圧差をビット線の読出し時における電圧振
幅に反映させるように構成されたビット線プルアップ回
路を設けて構成するというものである。
よるＳＲＡＭは、温度依存性のない第１の参照電圧及び
この第１の参照電圧よりも低電圧の第２の参照電圧を生
成する参照電圧生成回路が生成する前記第１及び第２の
参照電圧の電圧差をビット線の読出し時における電圧振
幅に反映させるように構成されたビット線プルアップ回
路を設けて構成するというものである。
【００１７】また、本発明中、第２の発明によるＳＲＡ
Ｍは、温度依存性のない第１の参照電圧及びこの第１の
参照電圧よりも高電圧の第２の参照電圧又は前記第１の
参照電圧のみを生成する参照電圧生成回路が生成する前
記第１及び第２の参照電圧の電圧差又は前記第１の参照
電圧と電源電圧との電圧差を複数のビット線に共通に設
けられているデータ線の読出し時における電圧振幅に反
映させるように構成されたデータ線プルアップ回路を設
けて構成するというものである。
Ｍは、温度依存性のない第１の参照電圧及びこの第１の
参照電圧よりも高電圧の第２の参照電圧又は前記第１の
参照電圧のみを生成する参照電圧生成回路が生成する前
記第１及び第２の参照電圧の電圧差又は前記第１の参照
電圧と電源電圧との電圧差を複数のビット線に共通に設
けられているデータ線の読出し時における電圧振幅に反
映させるように構成されたデータ線プルアップ回路を設
けて構成するというものである。
【００１８】
【作用】第１の発明においては、温度依存性のない第１
及び第２の参照電圧の電圧差がビット線の読出し時にお
ける電圧振幅に反映されるので、プロセスパラメータに
バラツキが生じたとしても、また、温度変化が生じたと
しても、ビット線の読出し時における電圧振幅は、一定
値となる。
及び第２の参照電圧の電圧差がビット線の読出し時にお
ける電圧振幅に反映されるので、プロセスパラメータに
バラツキが生じたとしても、また、温度変化が生じたと
しても、ビット線の読出し時における電圧振幅は、一定
値となる。
【００１９】第２の発明においては、温度依存性のない
第１及び第２の参照電圧の電圧差又は温度依存性のない
第１の参照電圧と電源電圧との電圧差がデータ線の読出
し時における電圧振幅に反映されるので、プロセスパラ
メータにバラツキが生じたとしても、また、温度変化が
生じたとしても、データ線の読出し時における電圧振幅
は、一定値となる。
第１及び第２の参照電圧の電圧差又は温度依存性のない
第１の参照電圧と電源電圧との電圧差がデータ線の読出
し時における電圧振幅に反映されるので、プロセスパラ
メータにバラツキが生じたとしても、また、温度変化が
生じたとしても、データ線の読出し時における電圧振幅
は、一定値となる。
【００２０】
【実施例】以下、図１〜図４を参照して、本発明の一実
施例について説明する。なお、図１において図５、図７
に対応する部分には同一符号を付し、その重複説明は省
略する。
施例について説明する。なお、図１において図５、図７
に対応する部分には同一符号を付し、その重複説明は省
略する。
【００２１】図１は本発明の一実施例の要部を示す回路
図であり、図中、２４はビット線プルアップ回路であ
り、このビット線プルアップ回路２４において、２５〜
３０はＥ・ＦＥＴ、３１〜３４はＤ・ＦＥＴである。
図であり、図中、２４はビット線プルアップ回路であ
り、このビット線プルアップ回路２４において、２５〜
３０はＥ・ＦＥＴ、３１〜３４はＤ・ＦＥＴである。
【００２２】また、３５、３６は参照電圧Ｖref１が入
力される参照電圧入力端子、３７は参照電圧Ｖref１よ
りも低電圧の参照電圧Ｖref２が入力される参照電圧入
力端子、３８はライトイネーブル信号ＷＥバーが入力さ
れるライトイネーブル信号入力端子である。
力される参照電圧入力端子、３７は参照電圧Ｖref１よ
りも低電圧の参照電圧Ｖref２が入力される参照電圧入
力端子、３８はライトイネーブル信号ＷＥバーが入力さ
れるライトイネーブル信号入力端子である。
【００２３】なお、参照電圧Ｖref１、Ｖref２は、図２
にその回路図を示すような分圧回路によって生成され
る。図中、３９はＶＣＣ電源線、４０はＶＳＳ電源線、
４１、４２、４３は抵抗である。
にその回路図を示すような分圧回路によって生成され
る。図中、３９はＶＣＣ電源線、４０はＶＳＳ電源線、
４１、４２、４３は抵抗である。
【００２４】ここに、抵抗４１、４２、４３の抵抗値を
Ｒ４１、Ｒ４２、Ｒ４３とすれば、参照電圧Ｖref１
は、Ｖref１＝（ＶＣＣ−ＶＳＳ）×〔（Ｒ４２＋Ｒ４
３）／（Ｒ４１＋Ｒ４２＋Ｒ４３）〕となり、参照電圧
Ｖref２は、Ｖref２＝（ＶＣＣ−ＶＳＳ）×〔Ｒ４３／
（Ｒ４１＋Ｒ４２＋Ｒ４３）〕となる。
Ｒ４１、Ｒ４２、Ｒ４３とすれば、参照電圧Ｖref１
は、Ｖref１＝（ＶＣＣ−ＶＳＳ）×〔（Ｒ４２＋Ｒ４
３）／（Ｒ４１＋Ｒ４２＋Ｒ４３）〕となり、参照電圧
Ｖref２は、Ｖref２＝（ＶＣＣ−ＶＳＳ）×〔Ｒ４３／
（Ｒ４１＋Ｒ４２＋Ｒ４３）〕となる。
【００２５】ここに、分圧比である（Ｒ４２＋Ｒ４３）
／（Ｒ４１＋Ｒ４２＋Ｒ４３）及びＲ４３／（Ｒ４１＋
Ｒ４２＋Ｒ４３）は温度変化に関係なく一定値となるの
で、参照電圧Ｖref１、Ｖref２も、温度変化に関係なく
一定値となる。
／（Ｒ４１＋Ｒ４２＋Ｒ４３）及びＲ４３／（Ｒ４１＋
Ｒ４２＋Ｒ４３）は温度変化に関係なく一定値となるの
で、参照電圧Ｖref１、Ｖref２も、温度変化に関係なく
一定値となる。
【００２６】また、図１において、４４はプリセンスア
ンプであり、４５〜４７はＥ・ＦＥＴ、４８はプリセン
スアンプ活性化信号ＳＡが入力されるプリセンスアンプ
活性化信号入力端子、４９はＶＳＳ電源線、ＤＬ、ＤＬ
バーはデータバスである。
ンプであり、４５〜４７はＥ・ＦＥＴ、４８はプリセン
スアンプ活性化信号ＳＡが入力されるプリセンスアンプ
活性化信号入力端子、４９はＶＳＳ電源線、ＤＬ、ＤＬ
バーはデータバスである。
【００２７】また、５０はデータ線プルアップ回路であ
り、５１〜５４はＶＣＣ電源線、５５、５６はＶＳＳ電
源線、５７〜６０はＥ・ＦＥＴ、６１〜６４はＤ・ＦＥ
Ｔ、６５は参照電圧Ｖref３が入力される参照電圧入力
端子である。
り、５１〜５４はＶＣＣ電源線、５５、５６はＶＳＳ電
源線、５７〜６０はＥ・ＦＥＴ、６１〜６４はＤ・ＦＥ
Ｔ、６５は参照電圧Ｖref３が入力される参照電圧入力
端子である。
【００２８】なお、参照電圧Ｖref３は、図３にその回
路図を示すような分圧回路によって生成される。図中、
６６はＶＣＣ電源線、６７はＶＳＳ電源線、６８、６９
は抵抗である。
路図を示すような分圧回路によって生成される。図中、
６６はＶＣＣ電源線、６７はＶＳＳ電源線、６８、６９
は抵抗である。
【００２９】ここに、抵抗６８、６９の抵抗値をＲ６
８、Ｒ６９とすれば、参照電圧Ｖref３は、Ｖref３＝
（ＶＣＣ−ＶＳＳ）×〔Ｒ６９／（Ｒ６８＋Ｒ６９）〕
となるが、分圧比であるＲ６９／（Ｒ６８＋Ｒ６９）
は、温度変化に関係なく一定値となるので、参照電圧Ｖ
ref３も、温度変化に関係なく一定値となる。
８、Ｒ６９とすれば、参照電圧Ｖref３は、Ｖref３＝
（ＶＣＣ−ＶＳＳ）×〔Ｒ６９／（Ｒ６８＋Ｒ６９）〕
となるが、分圧比であるＲ６９／（Ｒ６８＋Ｒ６９）
は、温度変化に関係なく一定値となるので、参照電圧Ｖ
ref３も、温度変化に関係なく一定値となる。
【００３０】図４は、読出し時、即ち、ライトイネーブ
ル信号ＷＥバーがＨレベルでＥ・ＦＥＴ２６がＯＮとさ
れた場合のビット線ＢＬの電圧振幅を示す図であり、図
６、図８と同様に横軸にビット線ＢＬの電圧ＶBLをとっ
ている。
ル信号ＷＥバーがＨレベルでＥ・ＦＥＴ２６がＯＮとさ
れた場合のビット線ＢＬの電圧振幅を示す図であり、図
６、図８と同様に横軸にビット線ＢＬの電圧ＶBLをとっ
ている。
【００３１】なお、ＩMCは図６及び図８の場合と同様に
ワード線ＷＬをＨレベルにしてＥ・ＦＥＴ１２をＯＮと
した場合におけるＥ・ＦＥＴ１２に流れる電流、ＩSSは
Ｄ・ＦＥＴ３２に流れる電流、ＩBP3はＥ・ＦＥＴ２５
及びＤ・ＦＥＴ３１に流れる電流、ＩBP4はＥ・ＦＥＴ
２６、２７に流れる電流、ＩEはＤ・ＦＥＴ３１がなけ
ればＥ・ＦＥＴ２５に流れる電流、ＩBP5はＩBP3＋Ｉ
BP4なる電流である。
ワード線ＷＬをＨレベルにしてＥ・ＦＥＴ１２をＯＮと
した場合におけるＥ・ＦＥＴ１２に流れる電流、ＩSSは
Ｄ・ＦＥＴ３２に流れる電流、ＩBP3はＥ・ＦＥＴ２５
及びＤ・ＦＥＴ３１に流れる電流、ＩBP4はＥ・ＦＥＴ
２６、２７に流れる電流、ＩEはＤ・ＦＥＴ３１がなけ
ればＥ・ＦＥＴ２５に流れる電流、ＩBP5はＩBP3＋Ｉ
BP4なる電流である。
【００３２】即ち、本実施例によれば、ビット線ＢＬの
読出し時における電圧振幅のＨレベル値は、ＩBP5＝Ｉ
SSとなる場合のビット線ＢＬの電圧となり、Ｌレベル値
は、ＩBP5＝ＩMC＋ＩSSとなる場合のビット線ＢＬの電
圧となる。
読出し時における電圧振幅のＨレベル値は、ＩBP5＝Ｉ
SSとなる場合のビット線ＢＬの電圧となり、Ｌレベル値
は、ＩBP5＝ＩMC＋ＩSSとなる場合のビット線ＢＬの電
圧となる。
【００３３】ここに、電流ＩBP5は、ＩBP5＝ＩSSとなる
部分を含む、いわば小電流領域においては電流ＩEにほ
ぼ一致しており、ＩBP5＝ＩMC＋ＩSSとなる部分を含
む、いわば大電流領域においては、電流ＩBP4とほぼ一
致している。
部分を含む、いわば小電流領域においては電流ＩEにほ
ぼ一致しており、ＩBP5＝ＩMC＋ＩSSとなる部分を含
む、いわば大電流領域においては、電流ＩBP4とほぼ一
致している。
【００３４】また、電流ＩEはビット線ＢＬの電圧ＶBL
がＶref１−Ｖth-E（Ｅ・ＦＥＴのスレッショルド電
圧）以下になると流れ、電流ＩBP4はビット線ＢＬの電
圧ＶBLがＶref２−Ｖth-E 以下になると流れる。
がＶref１−Ｖth-E（Ｅ・ＦＥＴのスレッショルド電
圧）以下になると流れ、電流ＩBP4はビット線ＢＬの電
圧ＶBLがＶref２−Ｖth-E 以下になると流れる。
【００３５】そして、図上、電流ＩEを示す曲線と、電
流ＩBP4を示す曲線とは、ほぼ平行となる。即ち、ＩE＝
ＩBP4の場合におけるビット線ＢＬの電圧差は、（Ｖref
１−Ｖth-E）−（Ｖref２−Ｖth-E）＝Ｖref１−Ｖref
２となる。
流ＩBP4を示す曲線とは、ほぼ平行となる。即ち、ＩE＝
ＩBP4の場合におけるビット線ＢＬの電圧差は、（Ｖref
１−Ｖth-E）−（Ｖref２−Ｖth-E）＝Ｖref１−Ｖref
２となる。
【００３６】以上のように、本実施例においては、参照
電圧Ｖref１、Ｖref２は温度により変化せず、また、電
流ＩEと電流ＩBP4とは、図上、平行関係となるので、ビ
ット線ＢＬの読出し時における電圧振幅は、参照電圧Ｖ
ref１、Ｖref２の電圧差が反映されて一義的に決定され
ることになる。
電圧Ｖref１、Ｖref２は温度により変化せず、また、電
流ＩEと電流ＩBP4とは、図上、平行関係となるので、ビ
ット線ＢＬの読出し時における電圧振幅は、参照電圧Ｖ
ref１、Ｖref２の電圧差が反映されて一義的に決定され
ることになる。
【００３７】即ち、本実施例によれば、プロセスパラメ
ータにバラツキが生じたとしても、また、温度変化が生
じたとしても、ビット線ＢＬ、ＢＬバーの読出し時にお
ける電圧振幅を一定値とし、安定した電圧振幅を確保す
ることができる。
ータにバラツキが生じたとしても、また、温度変化が生
じたとしても、ビット線ＢＬ、ＢＬバーの読出し時にお
ける電圧振幅を一定値とし、安定した電圧振幅を確保す
ることができる。
【００３８】また、本実施例においては、データ線プル
アップ回路５０は、Ｅ・ＦＥＴ５７、５９のゲートに電
源電圧ＶＣＣを供給しているので、電源電圧ＶＣＣが温
度によって変化しないとすれば、ビット線プルアップ回
路２４と同様にして、プロセスパラメータにバラツキが
生じたとしても、また、温度変化が生じたとしても、デ
ータ線ＤＬ、ＤＬバーの読出し時における電圧振幅を一
定値とし、安定した電圧振幅を確保することができる。
アップ回路５０は、Ｅ・ＦＥＴ５７、５９のゲートに電
源電圧ＶＣＣを供給しているので、電源電圧ＶＣＣが温
度によって変化しないとすれば、ビット線プルアップ回
路２４と同様にして、プロセスパラメータにバラツキが
生じたとしても、また、温度変化が生じたとしても、デ
ータ線ＤＬ、ＤＬバーの読出し時における電圧振幅を一
定値とし、安定した電圧振幅を確保することができる。
【００３９】なお、Ｅ・ＦＥＴ５７、５９のゲートに電
源電圧ＶＣＣを供給する代わりに、参照電圧Ｖref３よ
りも高電圧の参照電圧Ｖref４を供給しても良く、この
場合、参照電圧Ｖref３、Ｖref４の電圧差でデータ線Ｄ
Ｌ、ＤＬバーの電圧振幅は決定されることになる。
源電圧ＶＣＣを供給する代わりに、参照電圧Ｖref３よ
りも高電圧の参照電圧Ｖref４を供給しても良く、この
場合、参照電圧Ｖref３、Ｖref４の電圧差でデータ線Ｄ
Ｌ、ＤＬバーの電圧振幅は決定されることになる。
【００４０】また、上述の実施例においては、参照電圧
Ｖref１、Ｖref２、Ｖref３は、抵抗を直列接続してな
る分圧回路で生成されるようにした場合につき述べた
が、この代わりに、トランジスタを使用して生成するよ
うにしても良い。
Ｖref１、Ｖref２、Ｖref３は、抵抗を直列接続してな
る分圧回路で生成されるようにした場合につき述べた
が、この代わりに、トランジスタを使用して生成するよ
うにしても良い。
【００４１】
【発明の効果】本発明中、第１の発明（請求項１記載の
ＳＲＡＭ）によれば、温度依存性のない第１及び第２の
参照電圧の電圧差がビット線の読出し時における電圧振
幅に反映されるので、プロセスパラメータにバラツキが
生じたとしても、また、温度変化が生じたとしても、ビ
ット線の読出し時における電圧振幅を一定値とし、安定
した電圧振幅を確保することができる。
ＳＲＡＭ）によれば、温度依存性のない第１及び第２の
参照電圧の電圧差がビット線の読出し時における電圧振
幅に反映されるので、プロセスパラメータにバラツキが
生じたとしても、また、温度変化が生じたとしても、ビ
ット線の読出し時における電圧振幅を一定値とし、安定
した電圧振幅を確保することができる。
【００４２】また、本発明中、第２の発明（請求項２記
載のＳＲＡＭ）によれば、温度依存性のない第１及び第
２の参照電圧の電圧差又は温度依存性のない第１の参照
電圧と電源電圧との電圧差によりデータ線の読出し時に
おける電圧振幅が決定されるので、プロセスパラメータ
にバラツキが生じたとしても、また、温度変化が生じた
としても、データ線の読出し時における電圧振幅を一定
値とし、安定した電圧振幅を確保することができる。
載のＳＲＡＭ）によれば、温度依存性のない第１及び第
２の参照電圧の電圧差又は温度依存性のない第１の参照
電圧と電源電圧との電圧差によりデータ線の読出し時に
おける電圧振幅が決定されるので、プロセスパラメータ
にバラツキが生じたとしても、また、温度変化が生じた
としても、データ線の読出し時における電圧振幅を一定
値とし、安定した電圧振幅を確保することができる。
【図１】本発明の一実施例の要部を示す回路図である。
【図２】参照電圧生成回路を示す回路図である。
【図３】参照電圧生成回路を示す回路図である。
【図４】本発明の一実施例の動作を説明するための図で
ある。
ある。
【図５】従来のスタティックＲＡＭの一例の要部を示す
回路図である。
回路図である。
【図６】図５に示すスタティックＲＡＭの動作を説明す
るための図である。
るための図である。
【図７】従来のスタティックＲＡＭの他の例の要部を示
す回路図である。
す回路図である。
【図８】図７に示すスタティックＲＡＭの動作を説明す
るための図である。
るための図である。
【符号の説明】
１ メモリセル
２４ ビット線プルアップ回路
５０ データ線プルアップ回路
ＢＬ、ＢＬバー ビット線
ＤＬ、ＤＬバー データ線
Claims (4)
- 【請求項１】温度依存性のない第１の参照電圧及びこの
第１の参照電圧よりも低電圧の第２の参照電圧を生成す
る参照電圧生成回路と、 ビット線に接続され、前記第１の参照電圧を制御電圧と
して第１の電流を前記ビット線に供給する第１の電流供
給回路と、前記第２の参照電圧を制御電圧として第２の
電流を前記ビット線に供給する第２の電流供給回路を有
し、前記ビット線の読出し時における電圧振幅を前記第
１及び第２の参照電圧で決定できる ように構成されたビ
ット線プルアップ回路を設けて構成されていることを特
徴とするスタティックＲＡＭ。 - 【請求項２】前記ビット線プルアップ回路は、そのドレ
インを第１の電源電圧を供給する第１の電源線に接続さ
れ、そのゲートに前記第１の参照電圧が供給されるエン
ハンスメント型の第１のショットキーゲート電界効果ト
ランジスタと、そのドレインを前記第１のショットキー
ゲート電界効果トランジスタのソースに接続され、その
ゲート及びソースを前記ビット線に接続されたデプリー
ション型の第２のショットキーゲート電界効果トランジ
スタと、そのドレインを前記ビット線に接続され、その
ゲート及びソースを前記第１の電源線よりも低電圧の第
２の電源電圧を供給する第２の電源線に接続されたデプ
リーション型の第３のショットキーゲート電界効果トラ
ンジスタと、そのドレインを前記第１の電源線に接続さ
れ、そのゲートにライトイネーブル信号が供給されるエ
ンハンスメント型の第４のショットキーゲート電界効果
トランジスタと、そのドレインを前記第４のショットキ
ーゲート電界効果トランジスタのソースに接続され、そ
のゲートに前記第２の参照電圧が供給され、そのソース
を前記ビット線に接続されたエンハンスメント型の第５
のショットキーゲート電界効果トランジスタとを設けて
構成されていることを特徴とする請求項１記載のスタテ
ィックＲＡＭ。 - 【請求項３】温度依存性のない参照電圧を生成する参照
電圧生成回路と、 複数のビット線に共通に設けられているデータ線に接続
され、前記参照電圧を 制御電圧として電流を前記データ
線に供給する電流供給回路を有し、前記データ線の読出
し時における電圧振幅を前記参照電圧及び電源電圧で決
定できる ように構成されたデータ線プルアップ回路を設
けて構成されていることを特徴とするスタティックＲＡ
Ｍ。 - 【請求項４】温度依存性のない第１の参照電圧及びこの
第１の参照電圧よりも高電圧の第２の参照電圧又は前記
第１の参照電圧のみを生成する参照電圧生成回路が生成
する前記第１及び第２の参照電圧の電圧差又は前記第１
の参照電圧と第１の電源電圧との電圧差を複数のビット
線に共通に設けられているデータ線の読出し時における
電圧振幅に反映させるように構成されたデータ線プルア
ップ回路を設け、 前記データ線プルアップ回路は、そのドレインを第１の
電源電圧を供給する第１の電源線に接続され、そのゲー
トに前記第２の参照電圧又は前記第１の電源電圧が供給
されるエンハンスメント型の第１のショットキーゲート
電界効果トランジスタと、そのドレインを前記第１のシ
ョットキーゲート電界効果トランジスタのソースに接続
され、そのゲート及びソースを前記データ線に接続され
たデプリーション型の第２のショットキーゲート電界効
果トランジスタと、そのドレインを前記データ線に接続
され、そのゲート及びソースを前記第１の電源電圧より
も低電圧の第２の電源電圧を供給する第２の電源線に接
続されたデプリーション型の第３のショットキーゲート
電界効果トランジスタと、そのドレインを前記第１の電
源線に接続され、そのゲートに前記第１の参照電圧が供
給され、そのソースを前記データ線に接続されたエンハ
ンスメント型の第４のショットキーゲート電界効果トラ
ンジスタとを設けて構成されていることを特徴とするス
タティックＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01551492A JP3385622B2 (ja) | 1992-01-30 | 1992-01-30 | スタティックｒａｍ |
| EP93400225A EP0554183B1 (en) | 1992-01-30 | 1993-01-29 | Static RAM |
| DE69314362T DE69314362T2 (de) | 1992-01-30 | 1993-01-29 | Statischer RAM |
| US08/838,782 US5841704A (en) | 1992-01-30 | 1997-04-10 | Static RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01551492A JP3385622B2 (ja) | 1992-01-30 | 1992-01-30 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210988A JPH05210988A (ja) | 1993-08-20 |
| JP3385622B2 true JP3385622B2 (ja) | 2003-03-10 |
Family
ID=11890931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01551492A Expired - Fee Related JP3385622B2 (ja) | 1992-01-30 | 1992-01-30 | スタティックｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5841704A (ja) |
| EP (1) | EP0554183B1 (ja) |
| JP (1) | JP3385622B2 (ja) |
| DE (1) | DE69314362T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075729A (en) * | 1997-09-05 | 2000-06-13 | Hitachi, Ltd. | High-speed static random access memory |
| KR100280428B1 (ko) * | 1998-01-16 | 2001-02-01 | 김영환 | 다수의문턱전압을가지는메모리셀을센싱하는회로 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168272A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | Ｍｉｓ形半導体記憶装置 |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPH0731908B2 (ja) * | 1985-10-09 | 1995-04-10 | 株式会社東芝 | 半導体記憶装置 |
| JPS62260355A (ja) * | 1986-05-06 | 1987-11-12 | Toshiba Corp | 半導体集積回路装置 |
| JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
-
1992
- 1992-01-30 JP JP01551492A patent/JP3385622B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-29 DE DE69314362T patent/DE69314362T2/de not_active Expired - Fee Related
- 1993-01-29 EP EP93400225A patent/EP0554183B1/en not_active Expired - Lifetime
-
1997
- 1997-04-10 US US08/838,782 patent/US5841704A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0554183B1 (en) | 1997-10-08 |
| EP0554183A2 (en) | 1993-08-04 |
| EP0554183A3 (ja) | 1994-01-05 |
| US5841704A (en) | 1998-11-24 |
| JPH05210988A (ja) | 1993-08-20 |
| DE69314362D1 (de) | 1997-11-13 |
| DE69314362T2 (de) | 1998-01-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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