KR950014090B1 - 비휘발성 메모리장치의 센스회로 - Google Patents

비휘발성 메모리장치의 센스회로 Download PDF

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내용 없음.

Description

비휘발성 메모리장치의 센스회로
제 1 도는 비휘발성 메모리장치의 관련된 부와 종래의 센스회로의 일예의 요부를 나타낸 회로도.
제 2 도는 본 발명에 의한 센스회로가 적용된 비휘발성 메모리장치를 나타낸 시스템 블록도.
제 3 도는 비휘발성 메모리장치의 관련부와 본 발명에 의한 센스회로의 제 1 실시예의 요부를 나타낸 회로도.
제 4 도는 제 3 도에 나타낸 센스회로내의 트랜지스터의 드레인전류 대 게이트전압 특성을 나타낸 도면.
제 5 도는 비휘발성 메모리장치의 관련부와 본 발명에 의한 센스회로의 제 2 실시예의 요부를 나타낸 회로도.
본 발명은 일반적으로는 센스회로(Sense circuit)에 관한 것이며, 더 구체적으로는 비휘발성 메모리장치로부터의 데이타를 독취하는 센스회로에 관한 것이다.
제 1 도는 이 레이저를 프로그램어블 리드 온리 메모리(erasable programmable read onlt memory : EPROM)의 관련부와 종래의 센스회로의 일예의 요부를 나타내고 있다. 플로우팅(floating) 게이트 트랜지스터(Q6)가 EPROM의 메모리셀에 상당되고 이 트랜지스터(Q6)는 워드라인(10)으로부터 워드라인 선택신호(X)를 수신한다. 노드(N3)는 트랜지스터(Q5)를 거쳐서 버스라인에 상당되는 노드(N2)에 결합되어 있다.트랜지스터(Q5)는 비트라인 선택신호(Y)를 수신한다. 트랜지스터(Q1, Q2)는 하나의 인버터를 형성하고 노드(N2)에서의 신호를 피드백하기 위한 바이어스회로로서사용된다. 소프트 에러(soft error)를 방지하기 위하여 노드(N2)에서의 전위가 약1V로 세트된다. 구동 트랜지스터들(Q3,Q8)은 전류미러회로(current mirror ciruit)를 형성하고 있다. 트랜지스터(Q7)는 부하로 작용하며 트랜지스터(Q6)가 흘리는 설전류의 약 1/2의 전류를 흘린다. 센스된 데이타(DATR)는 단자(11)로부터 출력된다.
데이타를 센스할때에는 비트라인 선택신호(Y)가 고레벨로 세트되어 단일 비트라인이 선택되고, 노드(N3)에서의 전위가 바이어스회로에 의해서 0V로부터 1V까지 끌어올려진다. 그런후에 워드라인 선택신호(X)가 고레벨로 세트되어 단일 워드라인이 선택된다. 예를들어 데이타가 이미 트랜지스터(Q6)에 기입되었을때에(즉, 트랜지스터(Q6)이 프로그램되었을때) 전류는 트랜지스터(Q6)를 거쳐서 흐르지 않으므로 이 트랜지스터의 베이스에서의 전위가 고레벨로 된다. 다시 말하여 데이타
Figure kpo00001
는 고레벨로 되고 그리하여 저레벨 데이타 (DATA)가 단자(11)로부터 독출된다.
종래의 센스회로에 의하면, 피드백회로 특유의 레벨진동이 노드(N3)에서의 전위가 0V로부터 1V로 끌어올려질때에 바이어스회로에 의해서 발생된다. 이때문에 노드(N1)에서의 전위와 데이타(DATA)의 전위가 진동한다는 문제가 있었다. 그리하여 고속데이타 독출동작이 곤란했다. 이 문제는 트랜지스터들(Q1,Q2)에 의해서 형성된 인버터의 응답이 늦은 것과 노드(N3)의 정상레벨(1V) 근방에서의 바이어스회로의 레벨진동수속성(convergence)이 나쁜것에 기인되는 것이다.
따라서, 본 발명의 일반 목적은 상술한 문제점이 제거된 신규의 유용한 센스회로를 제공하는데 있다.
본 발명의 다른 보다 구체적인 목적은 메모리셀들을 형성하는 복수의 셀 트랜지스터를 포함하고, 각 셀트랜지스터가 복수의 워드라인중의 하나와 복수의 비트라인중의 하나에 연결되고 비트라인들이 버스라인에 연결되어 있는 비휘발성 메모리장치의 센스회로를 제공하는데 있고, 그 구성이 : 버스라인에 결합되어 소정의 셀 트랜지스터에 연결된 소정의 비트라인을 선택함으로써 소정의 셀 트랜지스터를 선택하는 선택수단 ; 상기 선택수단에 결합되어 버스라인의 전위를 일정레벨로 유지하는 피드백형 바이어스회로 ; 상기 버스라인으로 전류를 흘리는 제 1 트랜지스터를 포함하는 피드백형 바이어스회로 ; 상기 피드백형 바이어스회로에 결합되어 소정의 셀 트랜지스터로부터 데이타를 독출하도록 독출데이타를 출력하는 단자를 포함하고 소정의 셀 트랜지스터를 거쳐서 전류가 흐르는지의 여부를 검출하는 검출수단 ; 및 상기 피드백형 바이어스회로에 결합되어 상기 제 1 트랜지스터로 소정의 전류를 강제 공급하여 제 1 트랜지스터의 게이트-소오스전압이 제 1 트랜지스터의 임계전압치보다도 크게하는 전류원 수단으로 구성되어 있다. 본 발명의 센스회로에 의하면 소정 비트라인이 선택될때에 버스라인에 생기는 레벨진동을 신속하게 수속(converge)시킬 수 있다. 이때문에 비휘발성 메모리장치로부터 데이타를 고속으로 독출할 수 있다.
본 발명의 다른 목적과 특징들은 도면을 참조한 다음 설명에서 명백해질 것이다.
제 2 도는 본 발명의 센스회로가 적용되는 비휘발성 메모리장치를 일반적으로 나타낸 블럭도이다. 제 2 도에 나타낸 EPROM은 메모리 셀 어레이(51), 로우 데코더(52), 컬럼 데코더(53) 및 센스 앰프(54)를 포함하고 있다. 메모리 셀를 (Q6)은 메모리 셀 어레이(51)내에 매트릭스로 배열되어 있고 각 메모리셀이 복수의 워드선(WL)중의 하나와 복수의 비트선중의 하나에 연결되어 있다. 본 발명에 의한 센스회로는 센스앰프(54)내에 설비되어 있다.
본 발명에 의한 센스회로의 제 1 실시예에 관하여 제 3 도를 참조하여 설명하겠다. 제 3 도에서 제 1 도에서와 대응하는 부분과 기본적으로 같은 부분은 동일부호로 나타내며 그에 대한 설명은 생략하겠다. 후술하는 제 3 도 및 제 5 도에서 데플리숀형 MOS 트랜지스터(depletion type MOS transistor)는 그 드레인 옆에 점을 찍어 나타냈다.
제 3 도에서 데플리숀형 MOS 트랜지스터(Q9)의 드레인은 버스라인에 상당하는 노드(N2)에 연결되어 있다. 트랜지스터(Q9)의 게이트와 소오스는 전원전압 VSS(=0V)를 공급하는 전원에 연결되어 있다.
데플리숀형 n-채널 MOS 트랜지스터(Q10)는 단자(11)에 연결되고 트랜지스터(Q10)의 소오스는 전원전압(VSS)을 공급하는 전원에 연결되어 있다.
트랜지스터(Q9)는 전류원으로 사용된다.
트랜지스터(Q9)는 전류소모를 줄이는 스탠드 바이 모드(stand by mode)를 제외하고는 트랜지스터(Q4)의 소오스전위를 낮추기 위하여 상시 전위를 공급한다. 따라서 트랜지스터(Q4)의 게이트-소오스전압이 바이어스되어 트랜지스터(Q4)의 임계전압치(VTH)보다도 커진다. 트랜지스터(Q4)는 트랜지스터(Q4)의 드렌인전류(ID) 대 게이트전압 특성도인 제 4 도에 나타낸 영역(Ⅱ)에서 사용된다. 이 영역(Ⅱ)에서, ID/VG의 변화(△ID/VG)는 충분히 크고, 드레인전류(ID)는 게이트저압(VG)에 대해서 직선변화를 한다. 이때문에 트랜지스터(Q6)에 의해서 공급되는 셀 전류가 60㎂인 경우에는 예를들면 트랜지스터(Q9)에 의해서 공급되는 바이어스전류는 셀 전류와 대략 같은 큰 값인 30∼60㎂로 세트된다.
이 경우에 트랜지스터(Q8)에 의해서 공급되는 셀 전류와 트랜지스터(Q9)에 의해서 공급되는 바이어스전류가 트랜지스터(Q8)로 흐른다. 그러므로, 트랜지스터(Q10)는 바이어스전류를 상쇄시키기 위하여 제공되고 이 트랜지스터(Q10)는 트랜지스터(Q9)에 의해서 공급되는 바이어스전류와 동등한 상쇄전류를 공급한다.
트랜지스터(Q4)가 트랜지스터(Q9)에 의해서 바이어스되어 작동되기 때문에 트랜지스터(Q4)에서의 전류변화는 트랜지스터(Q4)의 게이트전압에 적은 변화가 생길때에도 종래의 센스회로에서 얻을 수 있는 전류변화보다도 커진다. 그러므로 비트라인(BL)이 선택되어 노드(N3)에서의 전위가 0V에서 1V로 끌어올려질때에 생기는 레벨진동이 급속하게 수속된다. 그리하여 고속데이타 독출동작을 행할 수 있다.
다음에 본 발명에 의한 센스회로의 제 2 실시예에 관하여 제 5 도를 참조하여 설명하겠다. 제 3 도중의 대응하는 부분과 같은 부분은 동일부호는 나타내고 그에 대한 설명은 생략하겠다.
제 5 도에서 트랜지스터를(Q11∼Q19)은 트랜지스터들(Q1∼Q9)에 의해서 형성된 회로와 같은 회로구성을 갖는 기준회로를 형성하고 있다. 더미 메모리 셀(dummy memory cell)로서 사용되는 트랜지스터(Q16)에는 데이타가 기입되지 않는다. 즉, 트랜지스터(Q16)이 프로그램되지 않는다. 또한 트랜지스터(Q15)는 상시 ON되어 있다. 트랜지스터(Q3)의 게이트에 있는 노드(NA)는 트랜지스터(Q20)의 게이트에 연결되어 있고 트랜지스터(Q13)에 게이트에 있는 노드(NB)는 트랜지스터(Q21)의 게이트에 연결되어 있다. 트랜지스터들(Q20, Q21)은 전류미러회로를 형성하는 트랜지스터들(Q22, Q23)과 함께 자동회로를 형성하고 있다. 또, 트래지스터(Q24)의 드레인과 소오스는 노드들(NA,NB)에 각각 연결되어 있다.
트랜지스터(Q13)의 전류치는 트랜지스터 (Q6)에 데이타가 기입되지 않을때에 노드(NB)에서의 전위가 노드(NA)에서의 전위의 대략 1/2로 세트되도록 트랜지스터(Q3)의 전류치의 2배로 세트된다. 또, 트랜지스터(Q19)의 전류치는 트랜지스터(Q9)의 전류치의 2배로 세트된다.
이 실시예에서 고레벨의 이퀄라이징신호(equalizing signal)(EQ)는 트랜지스터(Q24)을 ON시키고 노드(NA)와 노드(NB)에서의 전위를 같은 레벨로 세트하기 위하여 데이타 센싱전에 단자(12)로 공급된다. 그런후에 트랜지스터(Q24)가 OFF될때에 비트라인선택과 워드라인선택이 행해지고 트랜지스터(Q6)에 데이타가 기입될때에 노드(NA)에서의 전위가 노드(NB)에서의 전위보다도 높아져서 차동회로가 단자(11)로부터 저레벨데이타(DATA)를 고속으로 독출한다.
따라서, 전류원으로서 사용되는 트랜지스터들(Q9,Q19)은 각각 트랜지스터들(Q4,Q14)을 작동시키고 고속 데이타 독출동작이 제 1 실시예의 경우에서와 같이 레벨진동의 개량된 수속성에 의해서 실현된다.
또, 본 발명은 이들 실시예들에 한정되는 것이 아니고 본 발명의 범위를 벗어나지 않는 범위내에서 여러 수정 변경 가능하다.

Claims (10)

  1. 복수의 워드라인(10,WL)과 복수의 비트라인(BL)에 각각 연결되어 메모리 셀어레이를 형성하는 복수의 셀 트랜지스터(Q6)를 포함하고, 상기 비트라인들이 버스라인(N2)에 연결되어 있으며, 상기 버스라인에 결합되어 소정의 셀 트랜지스터(Q6)에 연결된 소정의 비트라인을 선택함으로써 소정의 셀 트랜지스터를 선택하는 선택수단(Q5) ; 상기 선택수단(Q5)에 결합되어 버스라인의 전위를 일정 레벨로 유지하고 버스라인으로 전류를 일정 레벨로 버스라인으로 전류를 흘리는 제 1 트랜지스터(Q4)를 포함하는 피드백형 바이어스회로(Q1,Q2,Q4) ; 상기 피드백형 바이어스회로(Q1,Q2,Q4)에 결합되어 소정의 셀 트랜지스터로부터 데이타를 독출하도록 소정의 셀 트랜지스터를 거쳐서 전류가 흐르는지의 여부를 검출하고 독출데이타를 출력하는 단자(11)를 포함하는 검출수단(Q3,Q7,Q8,Q10)을 포함하는 비휘발성 메모리장치의 센스회로에 있어서, 상기 피드백형 바이어스회로(Q1,Q2,Q4)에는 상기 제 1 트랜지스터(Q4)의 게이트-소오스전압이 상기 제 1 트랜지스터(Q4)의 임계전압보다도 높도록 상기 제 1 트랜지스터(Q4)에 소정의 전류를 강제 공급하여 상기 제 1 트랜지스터의 도전성을 그의 도전특성의 선형도전영역내에 유지시켜주는 제 2 트랜지스터를 포함하는 전류원수단(Q9)이 결합된 것이 특징인 비휘발성 메모리장치의 센스회로.
  2. 제 1 항에 있어서, 상기 전류원수단(Q9)은 비휘발성 메모리장치의 전류소모가 최소화되는 스탠드 바이모드를 제외하고는 상기 소정의 전류를 공급하는 것이 특징인 비휘발성 메모리장치의 센스회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 전류원수단 (Q9)은 상기 제 1 트랜지스터(Q4)에 소정의 전류를 공급하여 상기 제 1 트랜지스터가 ID/VG(ID는 상기 제 1 트랜지스터의 드레인전류이며, VG는 상기 제 1 트랜지스터의 게이트전압이다)의 변화가 소정치보다도 큰 동작영역에서 동작되는 것이 특징인 비휘발성 메모리장치의 센스회로.
  4. 제 1 항에 있어서, 상기 제 2 트랜지스터(Q9)는 데플리숀형 MOS 트랜지스터인 것이 특징인 비휘발성 메모리장치의 센스회로.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 소정전류는 상기 소정 셀 트랜지스터(Q6)를 거쳐서 흐르는 셀 전류와 대략 같은 것이 특징인 비휘발성 메모리장치가 센스회로.
  6. 제 1 항에 있어서, 상기 검출수단(Q3,Q7,Q8,Q10)은 소정 셀 트랜지스터(Q6)로부터의 셀 전류와 상기 제 2 트랜지스터(Q9)로부터의 바이어스전류를 공급받으며 상기 검출수단은 상기 바이어스전류를 상쇄하기 위하여 상기 단자(11)에 결합된 제 3 트랜지스터(Q10)를 포함하는 것이 특징인 비휘발성 메리장치의 센스회로.
  7. 제 6 항에 있어서, 상기 제 3 트랜지스터(Q10)는 데플리숀형 MOS 트랜지스터인 것이 특징인 비휘발성 메모리장치의 센스회로.
  8. 제 1 항에 있어서, 상기 센스회로는 상기 선택수단(Q5), 상기 피드백형 바이어스회로(Q1,Q2,Q4), 상기 검출수단(Q3,Q7,Q8,Q10) 및 상기 전류원수단(Q9)에 의해서 형성되는 회로(Q1∼Q10)와 동일 회로구성을 갖는 기준회로(Q11∼Q19)와, 상기 기준회로에 결합되어 상기 단자(11)로 독출데이타를 출력하는 차동회로(Q20∼Q23)을 더 포함하며, 상기 기준회로는 셀 트랜지스터(Q6)에 상당하는 다미 셀 트랜지스터(Q16)를 갖는 것이 특징인 비휘발성 메모리장치의 센스회로.
  9. 제 8 항에 있어서, 상기 선택수단(Q5)에 대응하는 상기 기준회로(Q11∼Q19)의 일부(Q15)는 상시 소정의 비트라인(BL)에 대응하는 라인을 선택하며, 상기 다미 셀 트랜(Q16)는 데이타를 기억하지 않는 것이 특징인 비휘발성 메모리장치의 센스회로.
  10. 제 1 항에 있어서, 상기 비휘발성 메모리장치는 워드라인들(WL)에 결합되어 워드라인들 중의 하나를 선택하는 로우 데코더(52), 비트라인들(BL)에 결합되어 비트라인들중의 하나를 선택하는 결합데코더(53) 및 컬럼데코더에 결합되어 소정 셀 트랜지스터(Q6)로부터 데이타를 검지하여 증폭하는 센스앰프(54)를 포함하여 상기 센스회로는 상기 센스앰프내에 설비되어 있는 것이 특징인 비휘발성 메모리장치의 센스회로.
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