JPS62222498A - 消去及び書き込み可能な読み出し専用メモリ - Google Patents
消去及び書き込み可能な読み出し専用メモリInfo
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- JPS62222498A JPS62222498A JP61050579A JP5057986A JPS62222498A JP S62222498 A JPS62222498 A JP S62222498A JP 61050579 A JP61050579 A JP 61050579A JP 5057986 A JP5057986 A JP 5057986A JP S62222498 A JPS62222498 A JP S62222498A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、消去及び書き込み可能な読み出し専用メモリ
に於けるセンス増幅器に於いて、プログラム・ベリファ
イ時には所定値のセンス電流を、且つ、通常の読み出し
時には該所定値のセンス電流よりも大きな値のセンス電
流をそれぞれ切り替えて流すセンス電流源を設けたこと
に依り、プログラム・ベリファイ時には小さいセンス電
流を流すようにし、書き込みが行われたか否かを判定す
るセル電流のしきい値を小さい値に定めてプログラムし
、通常の読み出し時には大きなセンス電流を流し得るよ
うにし、“１“及び“０”を判定するセンス電流のしき
い値を大きい値に定め、その差の分だけの電源マージン
を確保するようにし、情報判定の信頼性を向上できるよ
うにしたものである。
に於けるセンス増幅器に於いて、プログラム・ベリファ
イ時には所定値のセンス電流を、且つ、通常の読み出し
時には該所定値のセンス電流よりも大きな値のセンス電
流をそれぞれ切り替えて流すセンス電流源を設けたこと
に依り、プログラム・ベリファイ時には小さいセンス電
流を流すようにし、書き込みが行われたか否かを判定す
るセル電流のしきい値を小さい値に定めてプログラムし
、通常の読み出し時には大きなセンス電流を流し得るよ
うにし、“１“及び“０”を判定するセンス電流のしき
い値を大きい値に定め、その差の分だけの電源マージン
を確保するようにし、情報判定の信頼性を向上できるよ
うにしたものである。
本発明は、ＥＦＲＯＭ （ｅｒａｓａｂｌｅ ｐｒｏ
ｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙｍｅｍｏ
ｒ ｙ）に於けるセンス増幅器の改良に関する。
ｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙｍｅｍｏ
ｒ ｙ）に於けるセンス増幅器の改良に関する。
第５図はＥＰＲＯＭの従来例を説明する為の要部回路図
を表している。
を表している。
図に於いて、ＳＡはセンス増幅器、ＱＬＩはｐチャネル
型負荷側トランジスタ、ＱＤはｎチャネル型駆動側トラ
ンジスタ、ＳＯはセンス出力端、ＱＭはメモリ・セル用
トランジスタ、ＧＮＤは接地、ＷＬはワード線をそれぞ
れ示している。
型負荷側トランジスタ、ＱＤはｎチャネル型駆動側トラ
ンジスタ、ＳＯはセンス出力端、ＱＭはメモリ・セル用
トランジスタ、ＧＮＤは接地、ＷＬはワード線をそれぞ
れ示している。
ここで、メモリ・セル用トランジスタＱＭは、所謂、二
重ゲート構造の電界効果トランジスタであり、書き込み
時、そのドレイン端で起こるアバランシェ・ブレーク・
ダウンによって発生するホット・エレクトロンをフロー
ティング・ゲートに注入して蓄積し、それに依り、ｌ−
ランジスタＱＭのしきい値電圧Ｖいが変化することを利
用するものである。
重ゲート構造の電界効果トランジスタであり、書き込み
時、そのドレイン端で起こるアバランシェ・ブレーク・
ダウンによって発生するホット・エレクトロンをフロー
ティング・ゲートに注入して蓄積し、それに依り、ｌ−
ランジスタＱＭのしきい値電圧Ｖいが変化することを利
用するものである。
前記ＥＦＲＯＭに於いて、プログラムされている、即ち
、書き込みが行われたメモリ・セル用トランジスタＱＭ
では、前記したようにフローティング・ゲートに電荷が
蓄積されている為、ドレイン電流、即ち、セル電流を流
し難い状態に在り、従って、そのような場合に情報を読
み出した場合には、そのセンス出力がハイ・レベル（“
Ｈ”レベル）、即ち、１”であり、また、書き込まれて
いないメモリ・セル用トランジスタＱＭでは、フローテ
ィング・ゲートに電荷の蓄積はない為、セル電流は流し
易い状態にあり、従って、そのような場合に１ｎ報を読
み出した場合には、そのセンス出力はロー・レベル（“
Ｌ ”レベル）、即チ、“０″である。
、書き込みが行われたメモリ・セル用トランジスタＱＭ
では、前記したようにフローティング・ゲートに電荷が
蓄積されている為、ドレイン電流、即ち、セル電流を流
し難い状態に在り、従って、そのような場合に情報を読
み出した場合には、そのセンス出力がハイ・レベル（“
Ｈ”レベル）、即ち、１”であり、また、書き込まれて
いないメモリ・セル用トランジスタＱＭでは、フローテ
ィング・ゲートに電荷の蓄積はない為、セル電流は流し
易い状態にあり、従って、そのような場合に１ｎ報を読
み出した場合には、そのセンス出力はロー・レベル（“
Ｌ ”レベル）、即チ、“０″である。
さて、図示のＥＦＲＯＭをプログラムする、即ち、書き
込みを行う１際、メモリ・セル用トランジスタＱＭには
プログラム用電源電圧ＶＰＰを印加する。
込みを行う１際、メモリ・セル用トランジスタＱＭには
プログラム用電源電圧ＶＰＰを印加する。
このプログラム用電源電圧ＶＰＰは、読み出し用電源電
圧Ｖｃｃ （５（Ｖ） ）に比較して高い値、例えば１
２（Ｖ）である。その場合には、ドレイン・ソース間に
は１０（Ｖ）程度の電圧が、また、表面側のゲート電極
には１２（Ｖ）程度の電圧が印加される。尚、プログラ
ム・ベリファイ時に於いては、メモリにプログラム用電
源電圧ＶＰＰが印加されてはいるが、メモリ・セル用ト
ランジスタＱＭ及びその他必要個所には、適当な切り替
え回路を用い、読み出し用電源電圧Ｖｃｃが印加される
ようになっている。また、通常の読み出し時に於いては
、メモリ全体に読み出し用電源電圧Ｖｃｃのみが印加さ
れるようになっていることは勿論である。
圧Ｖｃｃ （５（Ｖ） ）に比較して高い値、例えば１
２（Ｖ）である。その場合には、ドレイン・ソース間に
は１０（Ｖ）程度の電圧が、また、表面側のゲート電極
には１２（Ｖ）程度の電圧が印加される。尚、プログラ
ム・ベリファイ時に於いては、メモリにプログラム用電
源電圧ＶＰＰが印加されてはいるが、メモリ・セル用ト
ランジスタＱＭ及びその他必要個所には、適当な切り替
え回路を用い、読み出し用電源電圧Ｖｃｃが印加される
ようになっている。また、通常の読み出し時に於いては
、メモリ全体に読み出し用電源電圧Ｖｃｃのみが印加さ
れるようになっていることは勿論である。
斯かるＥＰＲＯＭに於いて、書き込みが行われたことは
、センス電流が或るしきい値を超えるか否かに依って判
定している。即ち、前記したように、プログラム用電源
電圧ＶＰＰを印加して書き込みを行い、その後、そのよ
うなプログラム用電源電圧ＶＰＰを印加したまま、内部
で読み出し用電源電圧Ｖｃｃを切り替え印加し、プログ
ラム・ベリファイと呼ばれる読み出しを行って、プログ
ラムされたメモリ・セル用トランジスタＱＭが前記しき
い値を超えるようなセル電流を流さなければ書き込みが
完了したものとしている。
、センス電流が或るしきい値を超えるか否かに依って判
定している。即ち、前記したように、プログラム用電源
電圧ＶＰＰを印加して書き込みを行い、その後、そのよ
うなプログラム用電源電圧ＶＰＰを印加したまま、内部
で読み出し用電源電圧Ｖｃｃを切り替え印加し、プログ
ラム・ベリファイと呼ばれる読み出しを行って、プログ
ラムされたメモリ・セル用トランジスタＱＭが前記しき
い値を超えるようなセル電流を流さなければ書き込みが
完了したものとしている。
また、前記プログラム・ベリファイ時に於いては、メモ
リには、例えば１２（Ｖ）であるプログラム用電源電圧
ＶＰＰ及び例えば５〔■〕である通常の読み出し用電源
電圧Ｖｃｃが印加されていて、メモリ・セル用トランジ
スタＱＭに対しては、通常の読み出し用電源電圧Ｖｃｃ
が印加されるようになっていて、その読み出し用電源電
圧Ｖｃｃが、例えば５〔Ｖ〕であるとすると、その５〔
Ｖ〕がメモリ・セル用トランジスタＱＭに於ける表面側
のゲート電極に印加され、また、ドレイン・ソース間に
はｌ （Ｖ）程度の電圧が印加される。
リには、例えば１２（Ｖ）であるプログラム用電源電圧
ＶＰＰ及び例えば５〔■〕である通常の読み出し用電源
電圧Ｖｃｃが印加されていて、メモリ・セル用トランジ
スタＱＭに対しては、通常の読み出し用電源電圧Ｖｃｃ
が印加されるようになっていて、その読み出し用電源電
圧Ｖｃｃが、例えば５〔Ｖ〕であるとすると、その５〔
Ｖ〕がメモリ・セル用トランジスタＱＭに於ける表面側
のゲート電極に印加され、また、ドレイン・ソース間に
はｌ （Ｖ）程度の電圧が印加される。
前記説明したＥＰＲＯＭをプログラムする場合に於いて
、書き込みが完了したか否かを判定するセル電流のしき
い値を例えば１０（μＡ〕に設定した場合、プログラム
・ベリファイ時にセル電流が例えば９［μＡ〕であれば
書き込み完了にしている。
、書き込みが完了したか否かを判定するセル電流のしき
い値を例えば１０（μＡ〕に設定した場合、プログラム
・ベリファイ時にセル電流が例えば９［μＡ〕であれば
書き込み完了にしている。
然しなから、その後、メモリ・セル用トランジスタのフ
ローティング・ゲートに於ける電荷が僅かに漏洩し、そ
の分だけ、例えば１ 〔μＡ〕余分にセル電流が流れ易
くなるようなことは稀ではない。
ローティング・ゲートに於ける電荷が僅かに漏洩し、そ
の分だけ、例えば１ 〔μＡ〕余分にセル電流が流れ易
くなるようなことは稀ではない。
そのような場合に通常の読み出しを行って１０〔μＡ〕
のセル電流が流れたとすると、本来、センス出力として
は“Ｈ″レベル即ち、“ｌ”とされるべきところ、′Ｌ
″レベル、即ち、“０″が現れることになり、このＥＰ
ＲＯＭは不良品扱いになってしまう。
のセル電流が流れたとすると、本来、センス出力として
は“Ｈ″レベル即ち、“ｌ”とされるべきところ、′Ｌ
″レベル、即ち、“０″が現れることになり、このＥＰ
ＲＯＭは不良品扱いになってしまう。
本発明は、ＥＰＲＯＭに於けるセンス増幅器に極めて簡
単な改変を加え、十分な電源マージンを確保し、前記の
ように、フローティング・ゲートに注入された電荷に或
る程度の漏洩を生じたとしても、センス出力の“Ｈ”レ
ベルと“Ｌルーベル、即ち、“１”と“０”の判定を誤
ることがないようにする。
単な改変を加え、十分な電源マージンを確保し、前記の
ように、フローティング・ゲートに注入された電荷に或
る程度の漏洩を生じたとしても、センス出力の“Ｈ”レ
ベルと“Ｌルーベル、即ち、“１”と“０”の判定を誤
ることがないようにする。
本発明に依るＥＰＲＯＭのセンス増幅器に於いては、プ
ログラム・ベリファイ時には或る値のセンス電流を且つ
通常の読み出し時には核酸る値のセンス電流よりも大き
い値のセンス電流をそれぞれ切り替えて流すセンス電流
源（例えば、必要に応じ一方のみ或いは両方を用いるよ
うにした並列接続の負荷側トランジスタＱＬＩ及びＱＬ
２、必要に応じ活性度を変化させ得る負荷側トランジス
タＱＬ１、必要に応じ切り替え使用する読み出し用セン
ス増幅部分ＳＡＲ及びプログラム用センス増幅部分ＳＡ
Ｐを存するセンス増幅器ＳＡなど）を備えた構成になっ
ている。
ログラム・ベリファイ時には或る値のセンス電流を且つ
通常の読み出し時には核酸る値のセンス電流よりも大き
い値のセンス電流をそれぞれ切り替えて流すセンス電流
源（例えば、必要に応じ一方のみ或いは両方を用いるよ
うにした並列接続の負荷側トランジスタＱＬＩ及びＱＬ
２、必要に応じ活性度を変化させ得る負荷側トランジス
タＱＬ１、必要に応じ切り替え使用する読み出し用セン
ス増幅部分ＳＡＲ及びプログラム用センス増幅部分ＳＡ
Ｐを存するセンス増幅器ＳＡなど）を備えた構成になっ
ている。
〔作用］
前記手段を採ることに依り、プログラム・ベリファイ時
には小さいセンス電流を流し得るようにし、書き込みが
行われたか否かを判定するセル電流のしきい値を小さい
値に定めてプログラムを完了させ、通常の読み出し時に
は大きなセンス電流を流し得るようにし、“ｌ゛及び“
０”を判定するセンス電流のしきい値を大きい値に定め
て読み出しを行い、そのしきい値の差分だけの電源マー
ジンを確保するようにし、情報判定の信幀性を向上する
ことが可能である。
には小さいセンス電流を流し得るようにし、書き込みが
行われたか否かを判定するセル電流のしきい値を小さい
値に定めてプログラムを完了させ、通常の読み出し時に
は大きなセンス電流を流し得るようにし、“ｌ゛及び“
０”を判定するセンス電流のしきい値を大きい値に定め
て読み出しを行い、そのしきい値の差分だけの電源マー
ジンを確保するようにし、情報判定の信幀性を向上する
ことが可能である。
第１図は本発明一実施例の要部回路図を表し、第５図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
本実施例が第５図に見られる従来例と相違する点は、負
荷側トランジスタとして、ＱＬｌＯ外に同じくｐチャネ
ル型である負荷側トランジスタＱＬ２を並列に配設した
ことである。
荷側トランジスタとして、ＱＬｌＯ外に同じくｐチャネ
ル型である負荷側トランジスタＱＬ２を並列に配設した
ことである。
この新たに付加した負荷側トランジスタＱＬ２は、プロ
グラム・ベリファイ時にはオフになっていて、通常の読
み出し時のみオンとなる。
グラム・ベリファイ時にはオフになっていて、通常の読
み出し時のみオンとなる。
従って、負荷側トランジスタＱＬＩとＱＬ２とが、同じ
性能であれば、読み出し時には、負荷側の電流駆動能力
はプログラム時の２倍になる。
性能であれば、読み出し時には、負荷側の電流駆動能力
はプログラム時の２倍になる。
一般に、センス出力が“ｌ”になるか０′になるかは、
負荷側の電流駆動能力とメモリ・セル側のそれとの比、
即ち、どちらの電流駆動能力が大であるかに依って決ま
る。
負荷側の電流駆動能力とメモリ・セル側のそれとの比、
即ち、どちらの電流駆動能力が大であるかに依って決ま
る。
即ち、負荷側の電流駆動能力がメモリ・セル側のそれに
比較して大であれば、負荷側からの電流をメモリ・セル
側では十分に流すことはできない為、センス出力は”Ｈ
”レベルであり、また、逆の場合にはセンス出力が“Ｌ
”レベルになる。
比較して大であれば、負荷側からの電流をメモリ・セル
側では十分に流すことはできない為、センス出力は”Ｈ
”レベルであり、また、逆の場合にはセンス出力が“Ｌ
”レベルになる。
そこで、プログラム・ベリファイ時には、負荷側トラン
ジスタＱＬＩのみをオンにして電流駆動能力を小さくす
ることに依りセンス電流を小さくし、例えば、前記した
ように、１０〔μＡ〕をしきい値として書き込み完了か
否かを判定し、通常の読み出し時には、負荷側トランジ
スタＱＬＩに加え、負荷側トランジスタＱＬ２もオンに
して電流駆動能力を高めることに依りセンス電流を大き
くし、例えば、２０ 〔μＡ〕をしきい値として“１”
か“０”の判定を行うようにする。
ジスタＱＬＩのみをオンにして電流駆動能力を小さくす
ることに依りセンス電流を小さくし、例えば、前記した
ように、１０〔μＡ〕をしきい値として書き込み完了か
否かを判定し、通常の読み出し時には、負荷側トランジ
スタＱＬＩに加え、負荷側トランジスタＱＬ２もオンに
して電流駆動能力を高めることに依りセンス電流を大き
くし、例えば、２０ 〔μＡ〕をしきい値として“１”
か“０”の判定を行うようにする。
このようにすると、メモリ・セル用トランジスタＱＭの
フローティング・ゲートに蓄積された電荷に多少の漏洩
を生じたとしても、正確な“１”。
フローティング・ゲートに蓄積された電荷に多少の漏洩
を生じたとしても、正確な“１”。
“０”の情報がセンス出力されることになる。
第２図（Ａ）及び（Ｂ）は第１図に見られる本発明一実
施例をより具体化したもので、（Ａ）はその要部回路説
明図、（Ｂ）は図（Ａ）に見られるＶｌ’Ｐ電圧検出回
路に於ける内部の要部回路図であり、第１図及び第５図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
施例をより具体化したもので、（Ａ）はその要部回路説
明図、（Ｂ）は図（Ａ）に見られるＶｌ’Ｐ電圧検出回
路に於ける内部の要部回路図であり、第１図及び第５図
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
図に於いて、Ｒはプログラム・ベリファイ／通常の読み
出しの判定信号、ＢＳはバス、ＤＥＴはプログラム用電
源電圧ＶＰＩ−検出回路、ＰＧＣはプログラム回路、Ｃ
Ｇはコラム・ゲート、Ｃ３Ｌはコラム選択信号ライン、
ＭＡはメモリ・セル・アレイ、ＷＬはワード線、ＢＬは
ビット線をそれぞれ示している。
出しの判定信号、ＢＳはバス、ＤＥＴはプログラム用電
源電圧ＶＰＩ−検出回路、ＰＧＣはプログラム回路、Ｃ
Ｇはコラム・ゲート、Ｃ３Ｌはコラム選択信号ライン、
ＭＡはメモリ・セル・アレイ、ＷＬはワード線、ＢＬは
ビット線をそれぞれ示している。
本実施例に於いて、
（１１通常の読み出し時
Ｒ＝０ （Ｖ）となり、負荷側トランジスタＱＬ２が
オンとなり、従って、センス増幅器ＳＡとしての負荷は
、トランジスタＱＬｌ＋トランジスタＱＬ２となる。
オンとなり、従って、センス増幅器ＳＡとしての負荷は
、トランジスタＱＬｌ＋トランジスタＱＬ２となる。
（２）プログラム・ベリファイ時
Ｒ＝■ｃｃとなり、負荷側トランジスタＱＬ２はオフと
なり、従って、センス増幅器ＳＡとしての負荷は、トラ
ンジスタＱＬｌのみとなる。
なり、従って、センス増幅器ＳＡとしての負荷は、トラ
ンジスタＱＬｌのみとなる。
であり、プログラム・ベリファイ時と通常の読み出し時
とで負荷の大きさが変化し、第１図に関して説明したよ
うにセンス電流の大きさを変えることができる。
とで負荷の大きさが変化し、第１図に関して説明したよ
うにセンス電流の大きさを変えることができる。
第３図（Ａ）及び（Ｂ）は本発明に於ける第２の実施例
を説明する為のもので、（Ａ）はその要部回路説明図、
（Ｂ）は図（Ａ＞に見られるゲート電圧発生回路に於け
る内部の要部回路図であり、第１図、第２図、第５図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
を説明する為のもので、（Ａ）はその要部回路説明図、
（Ｂ）は図（Ａ＞に見られるゲート電圧発生回路に於け
る内部の要部回路図であり、第１図、第２図、第５図に
於いて用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
図に於いて、Ｇはゲート信号、ＣＧはゲート電圧発生回
路をそれぞれ示している。
路をそれぞれ示している。
本実施例では、ゲート電圧発生回路ＣＧにプログラム・
ベリファイ／通常の読み出しの判定信号Ｒが入力され、
それに対応して、ゲート信号Ｇが発生し、そのゲート信
号Ｇ 、／ｌ’＜負荷側トランジスタＱＬＩのゲートに
印加されるようになっていて、この場合、負荷側トラン
ジスタとしてはＱＬＩのみが用いられている。
ベリファイ／通常の読み出しの判定信号Ｒが入力され、
それに対応して、ゲート信号Ｇが発生し、そのゲート信
号Ｇ 、／ｌ’＜負荷側トランジスタＱＬＩのゲートに
印加されるようになっていて、この場合、負荷側トラン
ジスタとしてはＱＬＩのみが用いられている。
さて、Ｒ＝０ （Ｖ）である場合、Ｇ＝０ （Ｖ）であ
り、また、π”ｖｃｃである場合、Ｇは■。０と０ 〔
■〕の中間レベルになる。その結果、負荷側トランジス
タＱＬＩの活性度が変化し、電流を流す能力が変化する
。従って、プログラム・ベリファイ時と通常の読み出し
時とでセンス電流の大きさを変えることができる。
り、また、π”ｖｃｃである場合、Ｇは■。０と０ 〔
■〕の中間レベルになる。その結果、負荷側トランジス
タＱＬＩの活性度が変化し、電流を流す能力が変化する
。従って、プログラム・ベリファイ時と通常の読み出し
時とでセンス電流の大きさを変えることができる。
第４図（Ａ）及び（Ｂ）は本発明に於ける第３の実施例
を説明する為のもので、（Ａ）はその要部回路説明図、
（Ｂ）はセンス出力回路の要部ブロック図であり、第１
図乃至第３図及び第５図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
を説明する為のもので、（Ａ）はその要部回路説明図、
（Ｂ）はセンス出力回路の要部ブロック図であり、第１
図乃至第３図及び第５図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
図に於いて、ＳＡＲは読み出し用センス増幅部分、ＳＯ
Ｒは読み出し用センス増幅部分ＳＡＲのセンス出力、Ｓ
ＡＰはプログラム・ヘリファイ用センス増幅部分、ＳＯ
Ｐはプログラム・ベリファイ用センス増幅部分ＳＡＰの
センス出力をそれぞれ示している。
Ｒは読み出し用センス増幅部分ＳＡＲのセンス出力、Ｓ
ＡＰはプログラム・ヘリファイ用センス増幅部分、ＳＯ
Ｐはプログラム・ベリファイ用センス増幅部分ＳＡＰの
センス出力をそれぞれ示している。
この実施例では、センス増幅器ＳＡ内の読み出し用セン
ス増幅部分ＳＡＲに於ける負荷側トランジスタＱＬＩ及
びプログラム・ベリファイ用センス増幅部分ＳＡＰに於
ける負荷側トランジスタＱＬ２のＷ／Ｌ （チャネル幅
／チャネル長）を変える、即ち、トランジスタＱＬ２を
大型化しておき、通常の読み出し時とプログラム・ベリ
ファイ時とでセンス増幅器ＳＡ内のセンス増幅部分ＳＡ
Ｒ及びＳＡＰを切り替えて用いるようにし、また、それ
ぞれのセンス出力ＳＯＲ及びＳＯＰはＮＡＮＤ回路を介
しセンス出力ＳＯとして送出するようになっている。従
って、この実施例に於いても、プログラム・ベリファイ
時と通常の読み出し時とでセンス電流の大きさを変える
ことができることは明らかである。
ス増幅部分ＳＡＲに於ける負荷側トランジスタＱＬＩ及
びプログラム・ベリファイ用センス増幅部分ＳＡＰに於
ける負荷側トランジスタＱＬ２のＷ／Ｌ （チャネル幅
／チャネル長）を変える、即ち、トランジスタＱＬ２を
大型化しておき、通常の読み出し時とプログラム・ベリ
ファイ時とでセンス増幅器ＳＡ内のセンス増幅部分ＳＡ
Ｒ及びＳＡＰを切り替えて用いるようにし、また、それ
ぞれのセンス出力ＳＯＲ及びＳＯＰはＮＡＮＤ回路を介
しセンス出力ＳＯとして送出するようになっている。従
って、この実施例に於いても、プログラム・ベリファイ
時と通常の読み出し時とでセンス電流の大きさを変える
ことができることは明らかである。
本発明に依るＥＰＲＯＭのセンス増幅器に於いては、プ
ログラム・ベリファイ時には所定値のセンス電流を、且
つ、通常の読み出し時には該所定値のセンス電流よりも
大きな値のセンス電流をそ 。
ログラム・ベリファイ時には所定値のセンス電流を、且
つ、通常の読み出し時には該所定値のセンス電流よりも
大きな値のセンス電流をそ 。
れぞれ切り替えて流すセンス電流源を有する構成になっ
ている。
ている。
このような構成を採ることに依り、プログラム・ベリフ
ァイ時には小さいセンス電流を流し得るようにし、書き
込みが行われたか否かを判定するセル電流のしきい値を
小さい値に定めてプログラムを完了し、通常の読み出し
時には大きなセンス電流を流し得るようにし、“１゛及
び“Ｏ”を判定するセンス電流のしきい値を大きい値に
定めて読み出しを行い、そのしきい値の差分だけの電源
マージンを確保するようにし、情報判定の信頼性を向上
することが可能である。
ァイ時には小さいセンス電流を流し得るようにし、書き
込みが行われたか否かを判定するセル電流のしきい値を
小さい値に定めてプログラムを完了し、通常の読み出し
時には大きなセンス電流を流し得るようにし、“１゛及
び“Ｏ”を判定するセンス電流のしきい値を大きい値に
定めて読み出しを行い、そのしきい値の差分だけの電源
マージンを確保するようにし、情報判定の信頼性を向上
することが可能である。
【図面の簡単な説明】
第１図は本発明一実施例を説明する為の要部回路図、第
２図（Ａ）及び（Ｂ）は第１図の回路を用いた場合のＥ
ＰＲＯＭを具体的に説明する為のもので、（Ａ）は要部
回路説明図、（Ｂ）はＶＰＰ検出回路の内部を示す要部
回路図、第３図（Ａ）及び（Ｂ）は本発明に於ける第２
の実施例を説明する為のもので、（Ａ）は要部回路説明
図、（Ｂ）はゲート電圧発注回路の内部を示す要部回路
図、第４図（Ａ）及び（Ｂ）は本発明に於ける第３の実
施例を説明する為のもので、（Ａ）は要部回路説明図、
（Ｂ）はセンス出力回路の要部ブロック図、第５図は従
来例を説明する為の要部回路図をそれぞれ表している。 図に於いて、ＳＡはセンス増幅器、ＱＬＩ及びＱＬ２は
ｐチャネル型負荷側トランジスタ、ＱＤはｎチャネル型
駆動側トランジスタ、ＳＯはセンス出力端、ＱＭはメモ
リ・セル用トランジスタ、ＧＮＤは接地、ＷＬはワード
線をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ５公 実施例の要部回路図 第１図 実施例の要部回路説明図 旧）第２図 実施例の要部回路説明図 第３図
２図（Ａ）及び（Ｂ）は第１図の回路を用いた場合のＥ
ＰＲＯＭを具体的に説明する為のもので、（Ａ）は要部
回路説明図、（Ｂ）はＶＰＰ検出回路の内部を示す要部
回路図、第３図（Ａ）及び（Ｂ）は本発明に於ける第２
の実施例を説明する為のもので、（Ａ）は要部回路説明
図、（Ｂ）はゲート電圧発注回路の内部を示す要部回路
図、第４図（Ａ）及び（Ｂ）は本発明に於ける第３の実
施例を説明する為のもので、（Ａ）は要部回路説明図、
（Ｂ）はセンス出力回路の要部ブロック図、第５図は従
来例を説明する為の要部回路図をそれぞれ表している。 図に於いて、ＳＡはセンス増幅器、ＱＬＩ及びＱＬ２は
ｐチャネル型負荷側トランジスタ、ＱＤはｎチャネル型
駆動側トランジスタ、ＳＯはセンス出力端、ＱＭはメモ
リ・セル用トランジスタ、ＧＮＤは接地、ＷＬはワード
線をそれぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − ５公 実施例の要部回路図 第１図 実施例の要部回路説明図 旧）第２図 実施例の要部回路説明図 第３図
Claims (1)
- プログラム・ベリファイ時には或る値のセンス電流を且
つ通常の読み出し時には該或る値のセンス電流よりも大
きい値のセンス電流をそれぞれ切り替えて流すセンス電
流源を備えてなることを特徴とする消去及び書き込み可
能な読み出し専用メモリのセンス増幅器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050579A JPS62222498A (ja) | 1986-03-10 | 1986-03-10 | 消去及び書き込み可能な読み出し専用メモリ |
| KR1019870002094A KR900004325B1 (ko) | 1986-03-10 | 1987-03-09 | 프로그램 가능한 판독전용 메모리용 센스증폭기 |
| US07/023,744 US4758748A (en) | 1986-03-10 | 1987-03-09 | Sense amplifier for programmable read only memory |
| DE8787400529T DE3776941D1 (de) | 1986-03-10 | 1987-03-10 | Leseverstaerker fuer programmierbaren festwertspeicher. |
| EP87400529A EP0241327B1 (en) | 1986-03-10 | 1987-03-10 | Sense amplifier for programmable read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050579A JPS62222498A (ja) | 1986-03-10 | 1986-03-10 | 消去及び書き込み可能な読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222498A true JPS62222498A (ja) | 1987-09-30 |
| JPH0565959B2 JPH0565959B2 (ja) | 1993-09-20 |
Family
ID=12862895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050579A Granted JPS62222498A (ja) | 1986-03-10 | 1986-03-10 | 消去及び書き込み可能な読み出し専用メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4758748A (ja) |
| EP (1) | EP0241327B1 (ja) |
| JP (1) | JPS62222498A (ja) |
| KR (1) | KR900004325B1 (ja) |
| DE (1) | DE3776941D1 (ja) |
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-
1986
- 1986-03-10 JP JP61050579A patent/JPS62222498A/ja active Granted
-
1987
- 1987-03-09 KR KR1019870002094A patent/KR900004325B1/ko not_active IP Right Cessation
- 1987-03-09 US US07/023,744 patent/US4758748A/en not_active Expired - Lifetime
- 1987-03-10 DE DE8787400529T patent/DE3776941D1/de not_active Expired - Fee Related
- 1987-03-10 EP EP87400529A patent/EP0241327B1/en not_active Expired - Lifetime
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|---|---|
| JPH0565959B2 (ja) | 1993-09-20 |
| EP0241327A3 (en) | 1989-07-19 |
| US4758748A (en) | 1988-07-19 |
| DE3776941D1 (de) | 1992-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |