JP2925138B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は不揮発性半導体メモリに係り、特に通常の読
み出し時とベリファイ時とでデータ検出基準を切り換え
る回路に関する。 （従来の技術） 不揮発性半導体メモリ、たとえばEPROM（紫外線消去
型再書き込み可能な読み出し専用メモリ）は、浮遊ゲー
ト及び制御ゲートを有し、浮遊ゲート中の電荷の量によ
ってデータを記憶するEPROMセルを備え、浮遊ゲートに
電荷を注入することによってデータを書き込む（プログ
ラムする）際、この書き込みが正しく行われたどうかを
検知する必要がある。このため、書き込み直後にEPROM
セルからの読み出しを行い、読み出しデータを書き込み
データと比較するベリファイモードを有しており、書き
込みが正しく行われていなかった場合には再び書き込み
を行うようにしている。 上記EPROMセルからの読み出しデータを検出するため
に第９図に示すように差動増幅器５が用いられており、
この差動増幅器５の一方の入力側にはメモリセル１から
ビット線BLに読み出された電位ＶBLが入力し、他方の入
力側にはダミー用メモリセル１′からダミー用ビット線
BL′に読み出された基準電位ＶBL′が入力している。こ
こで、２はメモリセルアレイの列選択（ビット線選択）
用のトランジスタ、41はビット線負荷トランジスタ、
２′はダミー用の列選択トランジスタ、41′、42′はダ
ミー用ビット線負荷トランジスタである。上記差動増幅
器５は、メモリセルからの読み出し電位ＶBLを基準電位
ＶBL′と比較し、第10図に示すように両電位ＶBL、ＶB
L′の大小関係に応じてデータ検出を行うものである。 ところで、通常の読み出し時に電源雑音等により上記
両電位ＶBL、ＶBL′が振れるとき、両電位ＶBL、ＶBL′
の電位差が小さいときには大小関係が反転してしまうこ
とがあり、この反転が生じると誤ったデータ検出を行っ
てしまうという問題点がある。これを防ぐためには、た
とえば前記基準電位ＶBL′をベリファイ時には通常の読
み出し時よりも高く設定してベリファイ時のデータ検出
基準を厳しくすれば、通常の読み出し時に前記両電位Ｖ
BL、ＶBL′の電が大きく得られるようになり、前記誤動
作を防止することが可能になる。 （発明が解決しようとする問題点） 本発明は、上記したように通常の読み出し時に電源雑
音等によってデータ検出が誤まるおそれがあるという問
題点を解決すべくなされたもので、通常の読み出し時よ
りもベリファイ時のデータ検出基準を厳しく設定するこ
とができ、通常の読み出し時における雑音余裕の大きな
不揮発性半導体メモリを提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明の不揮発性メモリセルは、浮遊ゲート及び制御
ゲートを有し、浮遊ゲート中の電荷の量によってデータ
を記憶するメモリセルと、上記メモリセルに接続される
このメモリセルに対する負荷トランジスタと、ダミーセ
ルと、上記ダミーセルに接続されるこのダミーセルに対
する負荷トランジスタと、上記メモリセルに接続される
負荷トランジスタと上記メモリセルとの接続点に、上記
メモリセルからの読み出し電位が入力される一方の入力
端子が接続され、上記ダミーセルに対する負荷トランジ
スタと上記ダミーセルとの接続点に、基準電位が入力さ
れる他方の入力端子が接続され、上記一方の入力端子の
電位と上記他方の入力端子の電位とを比較することによ
って、上記メモリセルに記憶されているデータを検出す
るセンスアンプと、上記メモリセルからのデータ読み出
し時において、正規のデータ読み出し時の上記センスア
ンプの上記一方の入力端子の電位よりも、上記浮遊ゲー
トに電荷を注入するようにして上記メモリセルにデータ
をプログラムする時で上記メモリセルへのデータのプロ
グラム状態を調べるために上記メモリセルからデータを
読み出すベリファイ時に上記センスアンプの上記一方の
入力端子の電位が、選択された上記メモリセルの閾値電
圧が正規のデータ読み出し時とベリファイ時とで同一の
状態の時に低く設定されるように上記メモリセルに対す
る上記負荷トランジスタの電流供給能力を小さくするよ
うに制御する制御手段とを具備している。 （作用） 通常の読み出し時よりもベリファイ時のデータ検出基
準を厳しく設定することにより、ベリファイチェックを
パスした後、通常の読み出し時にメモリセル読み出し電
位と基準電位との差が大きく得られるので、電源雑音等
に対する雑音余裕が大きくなる。 （実施例） 第１図はこの発明の途中で考えられたEPROMの一部の
構成を示しており、１は浮遊ゲート及び制御ゲートを有
し、浮遊ゲート中の電荷の量によってデータを記憶する
メモリセル、２は列選択用トランジスタ、BLはメモリセ
ル側ビット線、４はビット線BLに接続された負荷トラン
ジスタ、５は上記ビット線BLの電位ＶBLが一方の入力
（比較入力）として入力する差動増幅器、１′はダミー
セル、２′はダミーセル列選択トランジスタ、BL′はダ
ミーセル側ビット線、41′、42′、43′は上記ダミーセ
ル側ビット線BL′に接続されたダミー用負荷トランジス
タであり、本例では３個に分割されている。上記メモリ
セル１とダミーセル１′とはトランジスタサイズが同じ
であり、列選択トランジスタ２とダミー用列選択トラン
ジスタ２′とはサイズが同じであり、負荷トランジスタ
４に比べてダミー用負荷トランジスタ41′と42′のサイ
ズが大きい。 一方、６はプラグラム電圧入力端子７に印加される高
電圧のプログラム電圧ＶPP（たとえば12.5V）を検知し
て通常電圧レベルの検知出力を生成する高電圧検知回路
であり、本例では高電圧ＶPPの非検知時にＶDD電圧（5
V）を出力しており、ＶPP検知時に接地電圧を出力する
ようになっている。８は上記検知回路６の検知出力によ
りスイッチ制御されるスイッチ用のＰチャネルMOSトラ
ンジスタである。このスイッチ用のMOSトランジスタ８
は、前記ダミー用負荷トランジスタ41′〜43′のうち例
えば１個のトランジスタ43′のソースと電源ノード９と
の間に挿入接続されており、残りのダミー用負荷トラン
ジスタ41′、42′の各ソースはスイッチ用トランジスタ
を介することなく電源ノード９に接続されている。 第２図は前記高電圧検知回路６の一具体例を示してお
り、プログラム電圧入力端子７とＶSS電源ノード（接地
電位端）との間に、それぞれゲート・ドレイン相互が接
続されたＰチャネルMOSトランジスタ21、22と、それぞ
れゲートがＶDD電源ノードに接続されたＰチャネルMOS
トランジスタ23およびＮチャネルMOSトランジスタ24と
が直列に接続されている。そして、上記トランジスタ2
3、24のドレイン相互接続点の電位を三段縦続接続され
たCMOSインバータ25、26、27に入力し、最終段のCMOSイ
ンバータ27の出力端から検知出力Ｓを得ている。なお、
上記CMOSインバータ25、26、27は、各対応してＰチャネ
ルMOSトランジスタP1、P2、P3とＮチャネルMOSトランジ
スタN1、N2、N3とが直列接続されてなる。 上記EPROMにおいては、第３図に示すように通常の読
み出し時にはプログラム電圧入力端子７が接地電位であ
り、高電圧検知回路出力Ｓは5Vになっており、スイッチ
用トランジスタ８はオフであり、ダミー用負荷トランジ
スタ41′〜43′のうち43′はオフであり、このときのダ
ミー用ビット線電位ＶBL′（基準電位）をＶBL′Ｌで表
わす。このとき、メモリセル１からの読み出し電位（ビ
ット線BLの電位）ＶBLと上記基準電位ＶBL′Ｌとの電位
差が差動増幅器５により検知されると共に増幅されてデ
ータ検出が行われる。 これに対して、ベリファイ時にはプログラム電圧入力
端子７の電圧がプログラム時と同じくＶPP電圧であり、
高電圧検知回路出力Ｓは接地電圧になっており、スイッ
チ用トランジスタ８はオンであり、ダミー用負荷トラン
ジスタ41′〜43′は全てオンであり、このときのダミー
用ビット線電位（基準電位）ＶBL′は前記通常の読み出
し時におけるＶBL′Ｌよりも高いＶBL′Ｈとなる。した
がって、ベリファイ時には、メモリセル１からの読み出
し電位ＶBLに対するデータ検出基準が厳しく設定される
ことになる。 このように、厳しい基準でのベリファイチェックをを
パスした後、通常の読み出し時には前記基準電位ＶBL′
が低い値ＶBL′Ｌにされるので、メモリセル読み出し電
位ＶBLとの電位差を大きくとることができ、電源雑音等
に対する雑音余裕が向上することになる。 なお、上記第１図のEPROMにおけるビット線BLおよび
ダミー用ビット線BL′には、ビット線電位をクランプす
るためのMOSトランジスタが挿入される場合もあるが、
この場合も第１図のEPROMと同様に実施することができ
る。 次に本発明の実施例について説明する。上記第１図の
EPROMは、ダミー用負荷トランジスタ41′〜43′の動作
数をスイッチ用トランジスタ８のオン／オフによって切
り換えたが、上記とは逆に負荷トランジスタ４を複数個
に分割し、その動作数をスイッチ用トランジスタ８のオ
ン／オフによって切り換えるようにしても上記第１図の
ものと同等の効果が得られる。 以下、この発明の実施例について説明する。第４図は
この発明の一実施例に係るEPROMの一部の構成を示して
おり、高電圧検知回路の検知出力Ｓをインバータ回路41
により反転し、分割された負荷トランジスタ41、42のう
ちの一方のトランジスタ42と電源ノード９との間に挿入
接続されたスイッチ用トランジスタ８′のゲートに上記
インバータ回路41の出力/Sを与えるようにしている。し
たがって、通常の読み出し時に比べてベリファイ時には
ビット線負荷トランジスタの動作数が少なくなってメモ
リセル読み出し電位が低くなるので、データ検出基準が
厳しくなる。 また、上記第１図のものと上記第４図の実施例とを組
み合わせてダミー用負荷トランジスタの動作数および負
荷トランジスタの動作数の両方とも通常の読み出し時と
ベリファイ時とで切り換えることによって、ベリファイ
時のデータ検出基準を厳しく設定してもよい。この場合
の回路構成の一例を第５図に示しており、前記第１図お
よび第４図と同一部分には同一符号を付している。 さらに、上記実施例は、メモリセル読み出し電位をダ
ミーセル側基準電位と差動増幅器により比較し、データ
検出を行ったが、これに限らず、所定の回路閾値を有す
るデータ検出回路（たとえばインバータ回路）にメモリ
セル読み出し電位を入力するようにしてもよく、その一
例を第６図に示している。即ち、１はメモリセル、２は
列選択用トランジスタ、BLはビット線、４はビット線負
荷トランジスタ、61はビット線電位クランプ用トランジ
スタ、62はビット線と上記クランプ用トランジスタとの
間に接続されたインバータ、63はメモリセル読み出し電
位ＶBLが入力するデータ検出用のCMOSインバータ回路で
ある。このインバータ回路63は、２分割されたＰチャネ
ルMOSトランジスタP4、P5とＮチャネルMOSトランジスタ
N4とが直列接続され、上記２個のＰチャネルMOSトラン
ジスタP4、P5のうちの一方のトランジスタP5のソースと
電源ノード９との間にスイッチ用のＰチャネルトランジ
スタ８が挿入接続されている。そして、上記スイッチ用
トランジスタ８のゲートに高電圧検知回路６の検知出力
Ｓが与えられる。したがって、通常の読み出し時とベリ
ファイ時とでインバータ回路63の回路閾値が切り換わ
り、ベリファイ時のデータ検出基準が厳しく設定され
る。なお、上記インバータ回路63に代えて、第７図に示
すようにＰチャネルトランジスタP4と２分割されたＮチ
ャネルトランジスタN4、N5とを直列に接続し、この２個
のＮチャネルトランジスタN4、N5のうちの一方のトラン
ジスタN5のソースと接地ノードとの間にスイッチ用のＮ
チャネルトランジスタ70を挿入接続し、このスイッチ用
トランジスタ70のゲートに高電圧検知出力Ｓを与えるよ
うにしてもよい。また、第８図に示すように、ビット線
負荷トランジスタを41、42の２個に分割し、この２個の
トランジスタ41、42のうちの一方のトランジスタ42のソ
ースと電源ノード９との間にスイッチ用のＰチャネルト
ランジスタ８′を挿入接続し、高電圧検知出力Ｓの反転
信号/Sを上記スイッチ用トランジスタ８′のゲートに与
えるようにしてもよい。この場合、データ検出回路とし
てのインバータ回路63として第６図あるいは第７図に示
したものを用いてもよく、閾値が一定のインバータ回路
を用いてもよい。上記第８図に示した回路も、読み出し
時に比べてベリファイ時のデータ読み出し条件を厳しく
設定することができる。 ［発明の効果］ 上述したように本発明の不揮発性半導体メモリによれ
ば、通常の読み出し時よりもベリファイ時のデータ検出
基準を厳しく設定することができるので、通常の読み出
し時における雑音余裕が大きくなる効果が得られる。
み出し時とベリファイ時とでデータ検出基準を切り換え
る回路に関する。 （従来の技術） 不揮発性半導体メモリ、たとえばEPROM（紫外線消去
型再書き込み可能な読み出し専用メモリ）は、浮遊ゲー
ト及び制御ゲートを有し、浮遊ゲート中の電荷の量によ
ってデータを記憶するEPROMセルを備え、浮遊ゲートに
電荷を注入することによってデータを書き込む（プログ
ラムする）際、この書き込みが正しく行われたどうかを
検知する必要がある。このため、書き込み直後にEPROM
セルからの読み出しを行い、読み出しデータを書き込み
データと比較するベリファイモードを有しており、書き
込みが正しく行われていなかった場合には再び書き込み
を行うようにしている。 上記EPROMセルからの読み出しデータを検出するため
に第９図に示すように差動増幅器５が用いられており、
この差動増幅器５の一方の入力側にはメモリセル１から
ビット線BLに読み出された電位ＶBLが入力し、他方の入
力側にはダミー用メモリセル１′からダミー用ビット線
BL′に読み出された基準電位ＶBL′が入力している。こ
こで、２はメモリセルアレイの列選択（ビット線選択）
用のトランジスタ、41はビット線負荷トランジスタ、
２′はダミー用の列選択トランジスタ、41′、42′はダ
ミー用ビット線負荷トランジスタである。上記差動増幅
器５は、メモリセルからの読み出し電位ＶBLを基準電位
ＶBL′と比較し、第10図に示すように両電位ＶBL、ＶB
L′の大小関係に応じてデータ検出を行うものである。 ところで、通常の読み出し時に電源雑音等により上記
両電位ＶBL、ＶBL′が振れるとき、両電位ＶBL、ＶBL′
の電位差が小さいときには大小関係が反転してしまうこ
とがあり、この反転が生じると誤ったデータ検出を行っ
てしまうという問題点がある。これを防ぐためには、た
とえば前記基準電位ＶBL′をベリファイ時には通常の読
み出し時よりも高く設定してベリファイ時のデータ検出
基準を厳しくすれば、通常の読み出し時に前記両電位Ｖ
BL、ＶBL′の電が大きく得られるようになり、前記誤動
作を防止することが可能になる。 （発明が解決しようとする問題点） 本発明は、上記したように通常の読み出し時に電源雑
音等によってデータ検出が誤まるおそれがあるという問
題点を解決すべくなされたもので、通常の読み出し時よ
りもベリファイ時のデータ検出基準を厳しく設定するこ
とができ、通常の読み出し時における雑音余裕の大きな
不揮発性半導体メモリを提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明の不揮発性メモリセルは、浮遊ゲート及び制御
ゲートを有し、浮遊ゲート中の電荷の量によってデータ
を記憶するメモリセルと、上記メモリセルに接続される
このメモリセルに対する負荷トランジスタと、ダミーセ
ルと、上記ダミーセルに接続されるこのダミーセルに対
する負荷トランジスタと、上記メモリセルに接続される
負荷トランジスタと上記メモリセルとの接続点に、上記
メモリセルからの読み出し電位が入力される一方の入力
端子が接続され、上記ダミーセルに対する負荷トランジ
スタと上記ダミーセルとの接続点に、基準電位が入力さ
れる他方の入力端子が接続され、上記一方の入力端子の
電位と上記他方の入力端子の電位とを比較することによ
って、上記メモリセルに記憶されているデータを検出す
るセンスアンプと、上記メモリセルからのデータ読み出
し時において、正規のデータ読み出し時の上記センスア
ンプの上記一方の入力端子の電位よりも、上記浮遊ゲー
トに電荷を注入するようにして上記メモリセルにデータ
をプログラムする時で上記メモリセルへのデータのプロ
グラム状態を調べるために上記メモリセルからデータを
読み出すベリファイ時に上記センスアンプの上記一方の
入力端子の電位が、選択された上記メモリセルの閾値電
圧が正規のデータ読み出し時とベリファイ時とで同一の
状態の時に低く設定されるように上記メモリセルに対す
る上記負荷トランジスタの電流供給能力を小さくするよ
うに制御する制御手段とを具備している。 （作用） 通常の読み出し時よりもベリファイ時のデータ検出基
準を厳しく設定することにより、ベリファイチェックを
パスした後、通常の読み出し時にメモリセル読み出し電
位と基準電位との差が大きく得られるので、電源雑音等
に対する雑音余裕が大きくなる。 （実施例） 第１図はこの発明の途中で考えられたEPROMの一部の
構成を示しており、１は浮遊ゲート及び制御ゲートを有
し、浮遊ゲート中の電荷の量によってデータを記憶する
メモリセル、２は列選択用トランジスタ、BLはメモリセ
ル側ビット線、４はビット線BLに接続された負荷トラン
ジスタ、５は上記ビット線BLの電位ＶBLが一方の入力
（比較入力）として入力する差動増幅器、１′はダミー
セル、２′はダミーセル列選択トランジスタ、BL′はダ
ミーセル側ビット線、41′、42′、43′は上記ダミーセ
ル側ビット線BL′に接続されたダミー用負荷トランジス
タであり、本例では３個に分割されている。上記メモリ
セル１とダミーセル１′とはトランジスタサイズが同じ
であり、列選択トランジスタ２とダミー用列選択トラン
ジスタ２′とはサイズが同じであり、負荷トランジスタ
４に比べてダミー用負荷トランジスタ41′と42′のサイ
ズが大きい。 一方、６はプラグラム電圧入力端子７に印加される高
電圧のプログラム電圧ＶPP（たとえば12.5V）を検知し
て通常電圧レベルの検知出力を生成する高電圧検知回路
であり、本例では高電圧ＶPPの非検知時にＶDD電圧（5
V）を出力しており、ＶPP検知時に接地電圧を出力する
ようになっている。８は上記検知回路６の検知出力によ
りスイッチ制御されるスイッチ用のＰチャネルMOSトラ
ンジスタである。このスイッチ用のMOSトランジスタ８
は、前記ダミー用負荷トランジスタ41′〜43′のうち例
えば１個のトランジスタ43′のソースと電源ノード９と
の間に挿入接続されており、残りのダミー用負荷トラン
ジスタ41′、42′の各ソースはスイッチ用トランジスタ
を介することなく電源ノード９に接続されている。 第２図は前記高電圧検知回路６の一具体例を示してお
り、プログラム電圧入力端子７とＶSS電源ノード（接地
電位端）との間に、それぞれゲート・ドレイン相互が接
続されたＰチャネルMOSトランジスタ21、22と、それぞ
れゲートがＶDD電源ノードに接続されたＰチャネルMOS
トランジスタ23およびＮチャネルMOSトランジスタ24と
が直列に接続されている。そして、上記トランジスタ2
3、24のドレイン相互接続点の電位を三段縦続接続され
たCMOSインバータ25、26、27に入力し、最終段のCMOSイ
ンバータ27の出力端から検知出力Ｓを得ている。なお、
上記CMOSインバータ25、26、27は、各対応してＰチャネ
ルMOSトランジスタP1、P2、P3とＮチャネルMOSトランジ
スタN1、N2、N3とが直列接続されてなる。 上記EPROMにおいては、第３図に示すように通常の読
み出し時にはプログラム電圧入力端子７が接地電位であ
り、高電圧検知回路出力Ｓは5Vになっており、スイッチ
用トランジスタ８はオフであり、ダミー用負荷トランジ
スタ41′〜43′のうち43′はオフであり、このときのダ
ミー用ビット線電位ＶBL′（基準電位）をＶBL′Ｌで表
わす。このとき、メモリセル１からの読み出し電位（ビ
ット線BLの電位）ＶBLと上記基準電位ＶBL′Ｌとの電位
差が差動増幅器５により検知されると共に増幅されてデ
ータ検出が行われる。 これに対して、ベリファイ時にはプログラム電圧入力
端子７の電圧がプログラム時と同じくＶPP電圧であり、
高電圧検知回路出力Ｓは接地電圧になっており、スイッ
チ用トランジスタ８はオンであり、ダミー用負荷トラン
ジスタ41′〜43′は全てオンであり、このときのダミー
用ビット線電位（基準電位）ＶBL′は前記通常の読み出
し時におけるＶBL′Ｌよりも高いＶBL′Ｈとなる。した
がって、ベリファイ時には、メモリセル１からの読み出
し電位ＶBLに対するデータ検出基準が厳しく設定される
ことになる。 このように、厳しい基準でのベリファイチェックをを
パスした後、通常の読み出し時には前記基準電位ＶBL′
が低い値ＶBL′Ｌにされるので、メモリセル読み出し電
位ＶBLとの電位差を大きくとることができ、電源雑音等
に対する雑音余裕が向上することになる。 なお、上記第１図のEPROMにおけるビット線BLおよび
ダミー用ビット線BL′には、ビット線電位をクランプす
るためのMOSトランジスタが挿入される場合もあるが、
この場合も第１図のEPROMと同様に実施することができ
る。 次に本発明の実施例について説明する。上記第１図の
EPROMは、ダミー用負荷トランジスタ41′〜43′の動作
数をスイッチ用トランジスタ８のオン／オフによって切
り換えたが、上記とは逆に負荷トランジスタ４を複数個
に分割し、その動作数をスイッチ用トランジスタ８のオ
ン／オフによって切り換えるようにしても上記第１図の
ものと同等の効果が得られる。 以下、この発明の実施例について説明する。第４図は
この発明の一実施例に係るEPROMの一部の構成を示して
おり、高電圧検知回路の検知出力Ｓをインバータ回路41
により反転し、分割された負荷トランジスタ41、42のう
ちの一方のトランジスタ42と電源ノード９との間に挿入
接続されたスイッチ用トランジスタ８′のゲートに上記
インバータ回路41の出力/Sを与えるようにしている。し
たがって、通常の読み出し時に比べてベリファイ時には
ビット線負荷トランジスタの動作数が少なくなってメモ
リセル読み出し電位が低くなるので、データ検出基準が
厳しくなる。 また、上記第１図のものと上記第４図の実施例とを組
み合わせてダミー用負荷トランジスタの動作数および負
荷トランジスタの動作数の両方とも通常の読み出し時と
ベリファイ時とで切り換えることによって、ベリファイ
時のデータ検出基準を厳しく設定してもよい。この場合
の回路構成の一例を第５図に示しており、前記第１図お
よび第４図と同一部分には同一符号を付している。 さらに、上記実施例は、メモリセル読み出し電位をダ
ミーセル側基準電位と差動増幅器により比較し、データ
検出を行ったが、これに限らず、所定の回路閾値を有す
るデータ検出回路（たとえばインバータ回路）にメモリ
セル読み出し電位を入力するようにしてもよく、その一
例を第６図に示している。即ち、１はメモリセル、２は
列選択用トランジスタ、BLはビット線、４はビット線負
荷トランジスタ、61はビット線電位クランプ用トランジ
スタ、62はビット線と上記クランプ用トランジスタとの
間に接続されたインバータ、63はメモリセル読み出し電
位ＶBLが入力するデータ検出用のCMOSインバータ回路で
ある。このインバータ回路63は、２分割されたＰチャネ
ルMOSトランジスタP4、P5とＮチャネルMOSトランジスタ
N4とが直列接続され、上記２個のＰチャネルMOSトラン
ジスタP4、P5のうちの一方のトランジスタP5のソースと
電源ノード９との間にスイッチ用のＰチャネルトランジ
スタ８が挿入接続されている。そして、上記スイッチ用
トランジスタ８のゲートに高電圧検知回路６の検知出力
Ｓが与えられる。したがって、通常の読み出し時とベリ
ファイ時とでインバータ回路63の回路閾値が切り換わ
り、ベリファイ時のデータ検出基準が厳しく設定され
る。なお、上記インバータ回路63に代えて、第７図に示
すようにＰチャネルトランジスタP4と２分割されたＮチ
ャネルトランジスタN4、N5とを直列に接続し、この２個
のＮチャネルトランジスタN4、N5のうちの一方のトラン
ジスタN5のソースと接地ノードとの間にスイッチ用のＮ
チャネルトランジスタ70を挿入接続し、このスイッチ用
トランジスタ70のゲートに高電圧検知出力Ｓを与えるよ
うにしてもよい。また、第８図に示すように、ビット線
負荷トランジスタを41、42の２個に分割し、この２個の
トランジスタ41、42のうちの一方のトランジスタ42のソ
ースと電源ノード９との間にスイッチ用のＰチャネルト
ランジスタ８′を挿入接続し、高電圧検知出力Ｓの反転
信号/Sを上記スイッチ用トランジスタ８′のゲートに与
えるようにしてもよい。この場合、データ検出回路とし
てのインバータ回路63として第６図あるいは第７図に示
したものを用いてもよく、閾値が一定のインバータ回路
を用いてもよい。上記第８図に示した回路も、読み出し
時に比べてベリファイ時のデータ読み出し条件を厳しく
設定することができる。 ［発明の効果］ 上述したように本発明の不揮発性半導体メモリによれ
ば、通常の読み出し時よりもベリファイ時のデータ検出
基準を厳しく設定することができるので、通常の読み出
し時における雑音余裕が大きくなる効果が得られる。
【図面の簡単な説明】
第１図は本発明の途中で考えられたEPROMの一例を示す
回路図、第２図は第１図中の高電圧検知回路の一具体例
を示す回路図、第３図は第１図の動作を説明するために
示すタイミング図、第４図はこの発明の一実施例を示す
回路図、第５図はこの発明の途中で考えられたEPROMの
回路図、第６図はこの発明の途中で考えられたEPROMの
回路図、第７図および第８図はそれぞれ第６図の変形例
を示す回路図、第９図は従来のEPROMの一部を示す回路
図、第10図は第９図の動作を説明するために示すタイミ
ング図である。 １……メモリセル、１′……ダミーセル、２……列選択
トランジスタ、２、′……ダミー用列選択トランジス
タ、41、42、41′、42′……負荷トランジスタ、５……
差動増幅器、６……高電圧検知回路、７……プログラム
電圧入力端子、８′……スイッチ用トランジスタ、９…
…電源ノード、41……インバータ回路。
回路図、第２図は第１図中の高電圧検知回路の一具体例
を示す回路図、第３図は第１図の動作を説明するために
示すタイミング図、第４図はこの発明の一実施例を示す
回路図、第５図はこの発明の途中で考えられたEPROMの
回路図、第６図はこの発明の途中で考えられたEPROMの
回路図、第７図および第８図はそれぞれ第６図の変形例
を示す回路図、第９図は従来のEPROMの一部を示す回路
図、第10図は第９図の動作を説明するために示すタイミ
ング図である。 １……メモリセル、１′……ダミーセル、２……列選択
トランジスタ、２、′……ダミー用列選択トランジス
タ、41、42、41′、42′……負荷トランジスタ、５……
差動増幅器、６……高電圧検知回路、７……プログラム
電圧入力端子、８′……スイッチ用トランジスタ、９…
…電源ノード、41……インバータ回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 皆川 英信
神奈川県川崎市川崎区駅前本町25番地１
東芝マイコンエンジニアリング株式会
社内
(56)参考文献 特開 昭61−222093（ＪＰ，Ａ)
特開 昭62−222498（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．浮遊ゲート及び制御ゲートを有し、浮遊ゲート中の
電荷の量によってデータを記憶するメモリセルと、 上記メモリセルに接続されるこのメモリセルに対する負
荷トランジスタと、 ダミーセルと、 上記ダミーセルに接続されるこのダミーセルに対する負
荷トランジスタと、 上記メモリセルに接続される負荷トランジスタと上記メ
モリセルとの接続点に、上記メモリセルからの読み出し
電位が入力される一方の入力端子が接続され、上記ダミ
ーセルに対する負荷トランジスタと上記ダミーセルとの
接続点に、基準電位が入力される他方の入力端子が接続
され、上記一方の入力端子の電位と上記他方の入力端子
の電位とを比較することによって、上記メモリセルに記
憶されているデータを検出するセンスアンプと、 上記メモリセルからのデータ読み出し時において、正規
のデータ読み出し時の上記センスアンプの上記一方の入
力端子の電位よりも、上記浮遊ゲートに電荷を注入する
ようにして上記メモリセルにデータをプログラムする時
で上記メモリセルへのデータのプログラム状態を調べる
ために上記メモリセルからデータを読み出すベリファイ
時に上記センスアンプの上記一方の入力端子の電位が、
選択された上記メモリセルの閾値電圧が正規のデータ読
み出し時とベリファイ時とで同一の状態の時に低く設定
されるように上記メモリセルに対する上記負荷トランジ
スタの電流供給能力を小さくするように制御する制御手
段と を具備したことを特徴とする不揮発性半導体メモリ。 ２．前記メモリセルに対する負荷トランジスタは複数個
接続され、前記制御手段により導通状態を制御して前記
正規のデータ読み出し時よりも前記ベリファイ時の方が
前記メモリセルに対する負荷トランジスタの電流供給能
力小さくなるように設定されることを特徴とする特許請
求の範囲第１項に記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24550587A JP2925138B2 (ja) | 1987-09-29 | 1987-09-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24550587A JP2925138B2 (ja) | 1987-09-29 | 1987-09-29 | 不揮発性半導体メモリ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130297A Division JP2954079B2 (ja) | 1997-04-18 | 1997-04-18 | 不揮発性半導体メモリ |
| JP10130397A Division JP2954080B2 (ja) | 1997-04-18 | 1997-04-18 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6488998A JPS6488998A (en) | 1989-04-03 |
| JP2925138B2 true JP2925138B2 (ja) | 1999-07-28 |
Family
ID=17134669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24550587A Expired - Lifetime JP2925138B2 (ja) | 1987-09-29 | 1987-09-29 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925138B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04360096A (ja) * | 1991-06-06 | 1992-12-14 | Mitsubishi Electric Corp | 半導体記憶装置へのデータの書込み読出し方法 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222093A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
-
1987
- 1987-09-29 JP JP24550587A patent/JP2925138B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6488998A (en) | 1989-04-03 |
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