JPH0777079B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0777079B2 JPH0777079B2 JP19154787A JP19154787A JPH0777079B2 JP H0777079 B2 JPH0777079 B2 JP H0777079B2 JP 19154787 A JP19154787 A JP 19154787A JP 19154787 A JP19154787 A JP 19154787A JP H0777079 B2 JPH0777079 B2 JP H0777079B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に関し、特にベリフ
ァイ動作時に通常のデータ読み出し時よりも高い電源電
圧が使用されるEPROMにおけるプログラム電源電位検知
回路の構成に関する。
ァイ動作時に通常のデータ読み出し時よりも高い電源電
圧が使用されるEPROMにおけるプログラム電源電位検知
回路の構成に関する。
（従来の技術） 一般に、EPROMでは、データのプログラムのために読み
出し電源Vc（5V）より高いプログラム電源が用いられ
る。そして、データプログラムの時は、プログラム電源
が供給されたか否かを判断してプログラムへ移行する。
すなわち、プログラム電源の電位を検知して、その検知
電圧が所定電圧以上になった時、プログラムモードへ移
行する。従来このプログラム電圧を検知するために、第
４図に示すような検知回路が用いられていた。
出し電源Vc（5V）より高いプログラム電源が用いられ
る。そして、データプログラムの時は、プログラム電源
が供給されたか否かを判断してプログラムへ移行する。
すなわち、プログラム電源の電位を検知して、その検知
電圧が所定電圧以上になった時、プログラムモードへ移
行する。従来このプログラム電圧を検知するために、第
４図に示すような検知回路が用いられていた。
第４図に示されている回路は、電源電位Vppの値が読み
出し電源VcとＰチャネルMOSトランジスタ１と２と３の
各しきい値電圧の合計との和以上になった際に、インバ
ータI1,I2の出力電位がそれぞれ反転することを利用し
たものである。すなわち、インバータ回路I1の入力ノー
ドＡの電位がインバータ回路I1のしきい値電圧以上に上
昇した際に、インバータ回路I1の出力ノードＢの電位が
“H"から“L"レベルに変化し、これによってインバータ
回路I2の出力ノードＣの電位も“L"から“H"レベルに変
化する。このようにノードＣの電位が“H"レベルになる
と、EPROMはプログラムモードに設定される。尚、トラ
ンジスタ1,2は特にＰチャネル型である必要がなく、ゲ
ートをドレインに接続したＮチャネル型のトランジスタ
でもよい。
出し電源VcとＰチャネルMOSトランジスタ１と２と３の
各しきい値電圧の合計との和以上になった際に、インバ
ータI1,I2の出力電位がそれぞれ反転することを利用し
たものである。すなわち、インバータ回路I1の入力ノー
ドＡの電位がインバータ回路I1のしきい値電圧以上に上
昇した際に、インバータ回路I1の出力ノードＢの電位が
“H"から“L"レベルに変化し、これによってインバータ
回路I2の出力ノードＣの電位も“L"から“H"レベルに変
化する。このようにノードＣの電位が“H"レベルになる
と、EPROMはプログラムモードに設定される。尚、トラ
ンジスタ1,2は特にＰチャネル型である必要がなく、ゲ
ートをドレインに接続したＮチャネル型のトランジスタ
でもよい。
このプログラムモード時には、EPROMセルへのデータの
書込みの他に、書込みが正常に実行されたか否かをチェ
ックするための読み出し動作（ベリファイ）が実行され
る。
書込みの他に、書込みが正常に実行されたか否かをチェ
ックするための読み出し動作（ベリファイ）が実行され
る。
通常のデータ読み出し動作においては、EPROMセルのゲ
ートには5Vの読み出し電圧が印加されるが、ベルファイ
動作時にはEPROMセルのゲートに6Vの電圧が印加され
る。これは、ベリファイ動作において6Vの電圧を印加し
てもそのセルトランジスタがオン状態とならなければ、
浮遊ゲートに充分に電子が注入されていることになり、
通常の5Vの読み出し動作時において1Vのマージンアップ
を計れるためである。
ートには5Vの読み出し電圧が印加されるが、ベルファイ
動作時にはEPROMセルのゲートに6Vの電圧が印加され
る。これは、ベリファイ動作において6Vの電圧を印加し
てもそのセルトランジスタがオン状態とならなければ、
浮遊ゲートに充分に電子が注入されていることになり、
通常の5Vの読み出し動作時において1Vのマージンアップ
を計れるためである。
このようなEPROMセルのゲート電位の供給は、デコーダ
回路の出力段に設けられたインバータ回路により行われ
るもので、この駆動電源Vcの値を通常の読み出し時に5
V、ベリファイ時に6Vに設定することによって行われ
る。すなわち、EPROMに供給される電源の値を変化させ
る。このような読み出し電源Vcの変化に伴い、第４図の
検知回路に設けられているインバータ回路I1,I2の駆動
電源となるVcの値も通常の読み出し時には5V、プログラ
ムモード時には6Vに変化される。
回路の出力段に設けられたインバータ回路により行われ
るもので、この駆動電源Vcの値を通常の読み出し時に5
V、ベリファイ時に6Vに設定することによって行われ
る。すなわち、EPROMに供給される電源の値を変化させ
る。このような読み出し電源Vcの変化に伴い、第４図の
検知回路に設けられているインバータ回路I1,I2の駆動
電源となるVcの値も通常の読み出し時には5V、プログラ
ムモード時には6Vに変化される。
CMOSインバータは電源Vcが高くなるほどその回路しきい
値も高くなるから、この結果、インバータ回路I1の出力
ノードＢが“H"から“L"レベルに反転する際の反転電圧
は、読み出しモード時に比しプログラムモード時の方が
上昇することになる。前述のようにインバータ回路I1が
“L"レベルを検出した際に読み出しモードとなり、“H"
レベルを検出した際にプログラムモードとなることか
ら、前述のような回路しきい値の変化は、読み出し時に
おける検知回路の検知レベルを低くし、またプログラム
時の検知レベルを高くすることができる。読み出し時に
おいては、検知レベルは高い方がよい。一般的に、読み
出し時は、Vpp電源はVcと同じ5Vに設定されるが、読み
出し時にVpp電源にノイズが乗り、5V以上に上昇するこ
とがある。この時、上記検知回路の検知レベルが低けれ
ば、ノイズを検知してしまい読み出しモードであるにも
かかわらず、誤ってプログラムモードに移行してしま
う。したがって、読み出し時においては検知レベルは高
い方がよい。一方、プログラムモードにおいては、検知
レベルは低い方がよい。なぜなら、検知レベルが高いと
Vppが所定の電圧以上になっても検知しない恐れがあ
り、またプログラム途中にVpp電源にノイズが乗り、所
定の電圧より下がった場合、検知レベルが高いとこれを
検知してしまい、プログラムモードであるにもかかわら
ず誤って読み出しモードに移行してしまう。このよう
に、プログラム時においては、検知レベルは低い方がよ
い。
値も高くなるから、この結果、インバータ回路I1の出力
ノードＢが“H"から“L"レベルに反転する際の反転電圧
は、読み出しモード時に比しプログラムモード時の方が
上昇することになる。前述のようにインバータ回路I1が
“L"レベルを検出した際に読み出しモードとなり、“H"
レベルを検出した際にプログラムモードとなることか
ら、前述のような回路しきい値の変化は、読み出し時に
おける検知回路の検知レベルを低くし、またプログラム
時の検知レベルを高くすることができる。読み出し時に
おいては、検知レベルは高い方がよい。一般的に、読み
出し時は、Vpp電源はVcと同じ5Vに設定されるが、読み
出し時にVpp電源にノイズが乗り、5V以上に上昇するこ
とがある。この時、上記検知回路の検知レベルが低けれ
ば、ノイズを検知してしまい読み出しモードであるにも
かかわらず、誤ってプログラムモードに移行してしま
う。したがって、読み出し時においては検知レベルは高
い方がよい。一方、プログラムモードにおいては、検知
レベルは低い方がよい。なぜなら、検知レベルが高いと
Vppが所定の電圧以上になっても検知しない恐れがあ
り、またプログラム途中にVpp電源にノイズが乗り、所
定の電圧より下がった場合、検知レベルが高いとこれを
検知してしまい、プログラムモードであるにもかかわら
ず誤って読み出しモードに移行してしまう。このよう
に、プログラム時においては、検知レベルは低い方がよ
い。
したがって、読み出し時のノイズマージンが狭まると共
に、プログラム時の検知マージンが狭まり、正確な電圧
検知を行なうことが困難となる欠点があった。
に、プログラム時の検知マージンが狭まり、正確な電圧
検知を行なうことが困難となる欠点があった。
（発明が解決しようとする問題点） 従来のEPROMでは、電源電位の変化に伴ってプログラム
電源電位検知回路の検知レベルが変化してしまうため、
正確なプログラム電源電位の検知を行う事ができなかっ
た点を改善し、電源電位が変化してもプログラム電源電
位検知回路の検知レベルを一定に保つ事ができるように
し、十分に動作マージンの高い不揮発性半導体記憶装置
を提供することを目的とする。
電源電位検知回路の検知レベルが変化してしまうため、
正確なプログラム電源電位の検知を行う事ができなかっ
た点を改善し、電源電位が変化してもプログラム電源電
位検知回路の検知レベルを一定に保つ事ができるように
し、十分に動作マージンの高い不揮発性半導体記憶装置
を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段および作用） この発明は、データ読み出しモードと、データ書込みお
よびプログラムベリファイが実行されるプログラムモー
ドとを有する不揮発性半導体記憶装置において、前記プ
ログラムモード時に所定のプログラム電源電位が外部か
ら供給される第１の電源電位供給端子と、前記プログラ
ムモード時に前記データ読み出しモード時よりも高い動
作電源電位が供給される第２の電源電位供給端子と、前
記第１の電源電位供給端子に供給されるプログラム電源
電位を検知するプログラム電源電位検知回路とを具備
し、このプログラム電源電位検知回路には、少なくとも
１以上のトランジスタを介して第１の電源電位供給端に
一端が接続され、他端が少なくとも１以上のトランジス
タを介して第２の電源電位供給端に接続され、ゲートが
第３の電源電位供給端に接続されたエンハンスメント型
の第１の第１導電チャネル型トランジスタと、前記第３
の電源電位供給端と前記第２の電源電位供給端との間に
各々のソース・ドレイン間の電源通路が直列接続される
エンハンスメント型の第２の第１導電チャネル型トラン
ジスタおよびエンハンスメント型の第２導電チャネル型
トランジスタと、前記第２の第１導電チャネル型トラン
ジスタを定電流負荷として動作させる定電流化手段とを
備えたものである。
よびプログラムベリファイが実行されるプログラムモー
ドとを有する不揮発性半導体記憶装置において、前記プ
ログラムモード時に所定のプログラム電源電位が外部か
ら供給される第１の電源電位供給端子と、前記プログラ
ムモード時に前記データ読み出しモード時よりも高い動
作電源電位が供給される第２の電源電位供給端子と、前
記第１の電源電位供給端子に供給されるプログラム電源
電位を検知するプログラム電源電位検知回路とを具備
し、このプログラム電源電位検知回路には、少なくとも
１以上のトランジスタを介して第１の電源電位供給端に
一端が接続され、他端が少なくとも１以上のトランジス
タを介して第２の電源電位供給端に接続され、ゲートが
第３の電源電位供給端に接続されたエンハンスメント型
の第１の第１導電チャネル型トランジスタと、前記第３
の電源電位供給端と前記第２の電源電位供給端との間に
各々のソース・ドレイン間の電源通路が直列接続される
エンハンスメント型の第２の第１導電チャネル型トラン
ジスタおよびエンハンスメント型の第２導電チャネル型
トランジスタと、前記第２の第１導電チャネル型トラン
ジスタを定電流負荷として動作させる定電流化手段とを
備えたものである。
このような構成の不揮発性半導体記憶装置にあっては、
前記第１の電源電位の変化に伴い前記第３の電源電位が
変化しても前記第２の第１導電チャネル型トランジスタ
が定電流負荷として動作するため、電源電位の変化に影
響されずに回路しきい値を一定にすることができる。し
たがって、電源電位の変化に影響されずに前記第１の電
源電位の電圧検知を正確に行なうことが可能となる。
前記第１の電源電位の変化に伴い前記第３の電源電位が
変化しても前記第２の第１導電チャネル型トランジスタ
が定電流負荷として動作するため、電源電位の変化に影
響されずに回路しきい値を一定にすることができる。し
たがって、電源電位の変化に影響されずに前記第１の電
源電位の電圧検知を正確に行なうことが可能となる。
前記定電流化手段は、前記第２の第１導電チャネル型ト
ランジスタと前記第２導電チャネル型トランジスタとの
間にソース・ドレイン間の電流通路が挿入されたデプレ
ッション型のトランジスタにより構成できる。この場合
には、前記第２の第１導電チャネル型トランジスタと前
記第２導電チャネル型トランジスタの各ゲートに前記第
１の第１導電チャネル型トランジスタの他端が共通接続
される。
ランジスタと前記第２導電チャネル型トランジスタとの
間にソース・ドレイン間の電流通路が挿入されたデプレ
ッション型のトランジスタにより構成できる。この場合
には、前記第２の第１導電チャネル型トランジスタと前
記第２導電チャネル型トランジスタの各ゲートに前記第
１の第１導電チャネル型トランジスタの他端が共通接続
される。
また、前記定電流化手段を前記第３の電源電位供給端と
前記第２の第１導電チャネル型トランジスタのゲートと
の間に挿入されその間に一定の電圧降下を生じさせる定
電圧降下回路により構成することもできる。この場合に
は、前記第２導電チャネル型トランジスタのゲートに前
記第１の第１導電チャネル型トランジスタの他端が接続
される。
前記第２の第１導電チャネル型トランジスタのゲートと
の間に挿入されその間に一定の電圧降下を生じさせる定
電圧降下回路により構成することもできる。この場合に
は、前記第２導電チャネル型トランジスタのゲートに前
記第１の第１導電チャネル型トランジスタの他端が接続
される。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図は、従来と同様に、通常のデータ読み出しモード
とプログラムモードを有し、プログラムモードにおいて
はデータ書込みが正常に実行されたか否かを確認するた
めのベリファイ動作が通常のデータ読み出し時よりも高
い電源電圧VCを使用して行われる不揮発性半導体記憶装
置に設けられるプログラム電源電位VPPの検知回路を示
すもので、この回路には第４図の従来のインバータ回路
I1の代わりに、電源Vc端子と接地端子との間にエンハン
スメントＰチャネルMOSトランジスタ４とデプレッショ
ンＮチャネル型MOSトランジスタ５とエンハンスメント
ＮチャネルMOSトランジスタ６の直列接続からなるイン
バータ回路I1′を備えている。エンハンスメントＰチャ
ネルMOSトランジス４およびエンハンスメントＮチャネ
ルMOSトランジスタ６のゲートは、ノードＡに接続され
ている。また、デプレッションＮチャネルMOSトランジ
スタ５のゲートはエンハンスメントＮチャネルMOSトラ
ンジスタ６との接続点に接続されており、この接続点す
なわちノードＢは次段のインバータ回路I2の入力とな
る。
とプログラムモードを有し、プログラムモードにおいて
はデータ書込みが正常に実行されたか否かを確認するた
めのベリファイ動作が通常のデータ読み出し時よりも高
い電源電圧VCを使用して行われる不揮発性半導体記憶装
置に設けられるプログラム電源電位VPPの検知回路を示
すもので、この回路には第４図の従来のインバータ回路
I1の代わりに、電源Vc端子と接地端子との間にエンハン
スメントＰチャネルMOSトランジスタ４とデプレッショ
ンＮチャネル型MOSトランジスタ５とエンハンスメント
ＮチャネルMOSトランジスタ６の直列接続からなるイン
バータ回路I1′を備えている。エンハンスメントＰチャ
ネルMOSトランジス４およびエンハンスメントＮチャネ
ルMOSトランジスタ６のゲートは、ノードＡに接続され
ている。また、デプレッションＮチャネルMOSトランジ
スタ５のゲートはエンハンスメントＮチャネルMOSトラ
ンジスタ６との接続点に接続されており、この接続点す
なわちノードＢは次段のインバータ回路I2の入力とな
る。
デプレッションＮチャネルMOSトランジスタ５は正確に
は定電流ではないが略低電流特性を示すため、電源Vc端
子と出力ノードＢとの間に定電流負荷が接続されたこと
と等価になり、このインバータ回路I1′のしきい値は、
電源Vcの値と無関係に入力ノードＡの電位とエンハンス
メントＮチャネルMOSトランジスタ６のしきい値電圧で
決定される。
は定電流ではないが略低電流特性を示すため、電源Vc端
子と出力ノードＢとの間に定電流負荷が接続されたこと
と等価になり、このインバータ回路I1′のしきい値は、
電源Vcの値と無関係に入力ノードＡの電位とエンハンス
メントＮチャネルMOSトランジスタ６のしきい値電圧で
決定される。
また、デプレッションＮチャネルMOSトランジスタ５の
代わりに、デプレッションＰチャネルMOSトランジスタ
をエンハンスメントＰチャネルMOSトランジスタ４とエ
ンハンスメントＮチャネルMOSトランジスタ５との間に
挿入し、そのデプレッションＰチャネルMOSトランジス
タのゲートをトランジスタ４との接続点に接続しても、
入力ノードＡの電位とエンハンスメントＮチャネルMOS
トランジスタ６のしきい値電圧でインバータ回路I1′の
回路しきい値を決定することができる。
代わりに、デプレッションＰチャネルMOSトランジスタ
をエンハンスメントＰチャネルMOSトランジスタ４とエ
ンハンスメントＮチャネルMOSトランジスタ５との間に
挿入し、そのデプレッションＰチャネルMOSトランジス
タのゲートをトランジスタ４との接続点に接続しても、
入力ノードＡの電位とエンハンスメントＮチャネルMOS
トランジスタ６のしきい値電圧でインバータ回路I1′の
回路しきい値を決定することができる。
したがって、第１図の回路によりVppの電圧検知を行な
えば、Vcの電位変化に影響を受けずに、正確な電圧検知
が可能となる。
えば、Vcの電位変化に影響を受けずに、正確な電圧検知
が可能となる。
第２図はこの発明の第２の実施例を示すものであり、以
下の説明で特にことわりの無い場合にはエンハンスメン
ト型トランジスタを示すものとする。
下の説明で特にことわりの無い場合にはエンハンスメン
ト型トランジスタを示すものとする。
第２図に示されている回路では第１図のインバータ回路
I1′の代わりに、ＰチャネルMOSトランジスタ７とＮチ
ャネルMOSトランジスタ８より成るインバータのＰチャ
ネルMOSトランジスタ７のゲートに電源Vcのよりも常に
所定電位だけ低い電位を供給する構成のインバータ回路
I1″が設けられている。すなわち、ＰチャネルMOSトラ
ンジスタ７のゲートはそれぞれがダイオード接続された
２個のＰチャネルMOSトランジスタ11,10の直列接続を介
して電源Vc端子に接続されている。このような構成であ
れば、電源Vcの値が変化してもＰチャネルMOSトランジ
スタ７のゲートには常に電源Vcよりも所定電位低い電位
（この場合はVc−2Vf、Vfはトランジスタ10,11それぞれ
における電圧降下）が供給されるので、ＰチャネルMOS
トランジスタ７の導通抵抗は常に一定となる。したがっ
て、電源Vcの変化とは無関係に、ＮチャネルMOSトラン
ジスタ８のゲートに供給される入力ノードＡの電位とＮ
チャネルMOSトランジスタ８のしきい値電圧とによって
インバータ回路の反転電圧が決定される。したがって、
この第２図の回路にあっても、Vcの変動によらずVppの
正確な電圧検知が可能となる。
I1′の代わりに、ＰチャネルMOSトランジスタ７とＮチ
ャネルMOSトランジスタ８より成るインバータのＰチャ
ネルMOSトランジスタ７のゲートに電源Vcのよりも常に
所定電位だけ低い電位を供給する構成のインバータ回路
I1″が設けられている。すなわち、ＰチャネルMOSトラ
ンジスタ７のゲートはそれぞれがダイオード接続された
２個のＰチャネルMOSトランジスタ11,10の直列接続を介
して電源Vc端子に接続されている。このような構成であ
れば、電源Vcの値が変化してもＰチャネルMOSトランジ
スタ７のゲートには常に電源Vcよりも所定電位低い電位
（この場合はVc−2Vf、Vfはトランジスタ10,11それぞれ
における電圧降下）が供給されるので、ＰチャネルMOS
トランジスタ７の導通抵抗は常に一定となる。したがっ
て、電源Vcの変化とは無関係に、ＮチャネルMOSトラン
ジスタ８のゲートに供給される入力ノードＡの電位とＮ
チャネルMOSトランジスタ８のしきい値電圧とによって
インバータ回路の反転電圧が決定される。したがって、
この第２図の回路にあっても、Vcの変動によらずVppの
正確な電圧検知が可能となる。
尚、ＰチャネルMOSトランジスタ11の基板は、自分地震
のソースすなわちＰチャネルMOSトランジスタ10のゲー
トにとってもよい。
のソースすなわちＰチャネルMOSトランジスタ10のゲー
トにとってもよい。
また、各々のゲートにチップイネーブル信号CEが供給さ
れているＮチャネルMOSトランジスタ9,12は、低消費電
力化の目的で設けたものであり、この代わりにノーマリ
ーオンのトランジスタを設けてもよい。
れているＮチャネルMOSトランジスタ9,12は、低消費電
力化の目的で設けたものであり、この代わりにノーマリ
ーオンのトランジスタを設けてもよい。
第３図はデータ検出部に第２図の回路に使用したインバ
ータ回路I1″を利用した例である。
ータ回路I1″を利用した例である。
図中、ＮチャネルMOSトランジスタ13のゲートに供給さ
れている信号Dinは、プログラム時においてトランジス
タ13の導通を制御し、EPROMセル15に書込まれるデータ
内容を決定する為のものである。また、信号x,yはそれ
ぞれ行アドレスおよび列アドレス信号である。つまり、
例えばEPROMセル15の浮遊ゲートに電子が注入されてな
い状態で、アドレス信号x,yが“H"レベルに駆動された
場合には、“0"レベル信号がインバータ16およびＮチャ
ネルMOSトランジスタ17より成るトランスファゲートを
介してＰチャネルMOSトランジスタ19のゲートに供給さ
れる。この結果、ＰチャネルMOSトランジスタ19とデプ
レッションＮチャネルMOSトランジスタ20とから成るイ
ンバータの出力は“H"レベルに反転する。そして、この
“H"レベル信号を受けて、インバータ回路I1″からは、
“0"レベルの信号が出力される。
れている信号Dinは、プログラム時においてトランジス
タ13の導通を制御し、EPROMセル15に書込まれるデータ
内容を決定する為のものである。また、信号x,yはそれ
ぞれ行アドレスおよび列アドレス信号である。つまり、
例えばEPROMセル15の浮遊ゲートに電子が注入されてな
い状態で、アドレス信号x,yが“H"レベルに駆動された
場合には、“0"レベル信号がインバータ16およびＮチャ
ネルMOSトランジスタ17より成るトランスファゲートを
介してＰチャネルMOSトランジスタ19のゲートに供給さ
れる。この結果、ＰチャネルMOSトランジスタ19とデプ
レッションＮチャネルMOSトランジスタ20とから成るイ
ンバータの出力は“H"レベルに反転する。そして、この
“H"レベル信号を受けて、インバータ回路I1″からは、
“0"レベルの信号が出力される。
また、プログラムベリファイ時においては、Vcが5Vから
6Vに変化するためベリファイ時と読み出し時でインバー
タ回路検出レベルが異なることは好ましくないが、前述
のようにＰチャネルMOSトランジスタ４とデプレッショ
ンＮチャネルMOSトランジスタ５とＮチャネルMOSトラン
ジスタ６とにより構成されるこの発明のインバータ回路
のしきい値はVcが5Vの時と同じであるので、通常のデー
タ読み出し時のデータ検出レベルとプログラムベリファ
イ時のデータ検出レベルとを同じにすることができ、正
確な電圧検知を行なうことが可能となる。
6Vに変化するためベリファイ時と読み出し時でインバー
タ回路検出レベルが異なることは好ましくないが、前述
のようにＰチャネルMOSトランジスタ４とデプレッショ
ンＮチャネルMOSトランジスタ５とＮチャネルMOSトラン
ジスタ６とにより構成されるこの発明のインバータ回路
のしきい値はVcが5Vの時と同じであるので、通常のデー
タ読み出し時のデータ検出レベルとプログラムベリファ
イ時のデータ検出レベルとを同じにすることができ、正
確な電圧検知を行なうことが可能となる。
尚、第３図においては、トランジスタ19,20でメモリセ
ルからのデータを検出したが、これは一般に良く知られ
ている差動アンプ等を用いてその出力をインバータ回路
I1″に入力するようにしてもよい。
ルからのデータを検出したが、これは一般に良く知られ
ている差動アンプ等を用いてその出力をインバータ回路
I1″に入力するようにしてもよい。
［発明の効果］ 以上のようにこの発明によれば、電源電位が変化しても
インバータ回路のしきい値電圧を一定に保つことができ
るようになり、電源電位の変化によらず正確な電圧検知
を行なうことができる半導体集積回路が得られる。
インバータ回路のしきい値電圧を一定に保つことができ
るようになり、電源電位の変化によらず正確な電圧検知
を行なうことができる半導体集積回路が得られる。
第１図はこの発明の一実施例に係る半導体集積回路を説
明する回路図、第２図はこの発明の他の実施例を説明す
る回路図、第３図はEPROMのデータ検出部の構成を示す
回路図、第４図は従来の半導体集積回路を説明する回路
図である。 1,2,3,4,7,10,11……ＰチャネルMOSトランジスタ、５…
…デプレッションＮチャネルMOSトランジスタ、6,8,9,1
2……ＮチャネルMOSトランジスタ。
明する回路図、第２図はこの発明の他の実施例を説明す
る回路図、第３図はEPROMのデータ検出部の構成を示す
回路図、第４図は従来の半導体集積回路を説明する回路
図である。 1,2,3,4,7,10,11……ＰチャネルMOSトランジスタ、５…
…デプレッションＮチャネルMOSトランジスタ、6,8,9,1
2……ＮチャネルMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−152933（ＪＰ，Ａ) 特開 昭60−233931（ＪＰ，Ａ) 特開 昭56−29475（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データ読み出しモードと、データ書込みお
よびプログラムベリファイが実行されるプログラムモー
ドとを有する不揮発性半導体記憶装置において、 前記プログラムモード時に所定のプログラム電源電位が
外部から供給される第１の電源電位供給端子と、 前記プログラムモード時に前記データ読み出しモード時
よりも高い動作電源電位が供給される第２の電源電位供
給端子と、 前記第１の電源電位供給端子に供給されるプログラム電
源電位を検知するプログラム電源電位検知回路とを具備
し、 このプログラム電源電位検知回路は、 少なくとも１以上のトランジスタを介して前記第１の電
源電位供給端子に一端が接続され、他端が少なくとも１
以上のトランジスタを介して基準電位供給端子に接続さ
れ、ゲートが前記第２の電源電位供給端子に接続された
エハンスメント型の第１の第１導電チャネル型トランジ
スタと、 前記第２の電源電位供給端子と前記基準電位供給端子と
の間に各々のソース・ドレイ間の電流通路が直列接続さ
れ、各々のゲートに前記第１の第１導電チャネル型トラ
ンジスタの他端が共通接続されているエンハンスメント
型の第２の第１導電チャネル型トランジスタおよびエン
ハンスメント型の第１の第２導電チャネル型トランジス
タと、 前記第２の第１導電チャネル型トランジスタと前記第１
の第２導電チャネル型トランジスタとの間にソース・ド
レイ間の電流通路が挿入されたデプレッション型のトラ
ンジスタを含むことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】データ読み出しモードと、データ書込みお
よびプログラムベリファイが実行されるプログラムモー
ドとを有する不揮発性半導体記憶装置において、 前記プログラムモード時に所定のプログラム電源電位が
外部から供給される第１の電源電位供給端子と、 前記プログラムモード時に前記データ読み出しモード時
よりも高い動作電源電位が供給される第２の電源電位供
給端子と、 前記第１の電源電位供給端子に供給されるプログラム電
源電位を検知するプログラム電源電位検知回路とを具備
し、 このプログラム電源電位検知回路は、 少なくとも１以上のトランジスタを介して前記第１の電
源電位供給端子に一端が接続され、他端が少なくとも１
以上のトランジスタを介して基準電位供給端子に接続さ
れ、ゲートが前記第２の電源電位供給端子に接続された
エハンスメント型の第１の第１導電チャネル型トランジ
スタと、 前記第２の電源電位供給端子と前記基準電位供給端子と
の間に各々のソース・ドレイ間の電流通路が直列接続さ
れたエンハンスメント型の第２の第１導電チャネル型ト
ランジスタおよびエンハンスメント型の第１の第２導電
チャネル型トランジスタと、 前記第２の電源電位供給端子と前記第２の第１導電チャ
ネル型トランジスタのゲートとの間に挿入され、その間
に一定の電圧降下を生じさせる定電圧降下回路とを含
み、 前記第１の第２導電チャネル型トランジスタのゲートに
は前記第１の第１導電チャネル型トランジスタの他端が
接続されていることを特徴とする不揮発性半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19154787A JPH0777079B2 (ja) | 1987-07-31 | 1987-07-31 | 不揮発性半導体記憶装置 |
| US07/226,097 US4922133A (en) | 1987-07-31 | 1988-07-29 | Voltage detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19154787A JPH0777079B2 (ja) | 1987-07-31 | 1987-07-31 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435799A JPS6435799A (en) | 1989-02-06 |
| JPH0777079B2 true JPH0777079B2 (ja) | 1995-08-16 |
Family
ID=16276489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19154787A Expired - Fee Related JPH0777079B2 (ja) | 1987-07-31 | 1987-07-31 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922133A (ja) |
| JP (1) | JPH0777079B2 (ja) |
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|---|---|---|---|---|
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| JPH02235297A (ja) * | 1989-03-08 | 1990-09-18 | Mitsubishi Electric Corp | 半導体回路装置 |
| JP2557271B2 (ja) * | 1990-04-06 | 1996-11-27 | 三菱電機株式会社 | 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 |
| JP2563215B2 (ja) * | 1990-06-20 | 1996-12-11 | セイコー電子工業株式会社 | 半導体集積回路装置 |
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| JPH04182389A (ja) * | 1990-11-13 | 1992-06-29 | Japan Steel Works Ltd:The | ダイヤモンドの合成方法 |
| US5396120A (en) * | 1991-04-10 | 1995-03-07 | Nippon Steel Corporation | Semiconductor integrated unit |
| US5394104A (en) * | 1992-06-25 | 1995-02-28 | Xilinx, Inc. | Power-on reset circuit including dual sense amplifiers |
| JP3217498B2 (ja) * | 1992-10-29 | 2001-10-09 | 富士通株式会社 | 半導体集積回路装置 |
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| US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
| US5581206A (en) * | 1995-07-28 | 1996-12-03 | Micron Quantum Devices, Inc. | Power level detection circuit |
| US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| EP0788231B1 (en) * | 1996-01-31 | 2004-03-31 | SGS-THOMSON MICROELECTRONICS S.r.l. | High voltages detector circuit and integrated circuit using the same |
| US7573306B2 (en) * | 2006-01-31 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device, power supply detector and semiconductor device |
| KR102660729B1 (ko) * | 2016-10-28 | 2024-04-26 | 삼성전자주식회사 | 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법 |
| US11052604B2 (en) | 2018-04-21 | 2021-07-06 | Arevo, Inc. | Variable-contour compaction roller |
| US11052601B2 (en) * | 2018-04-21 | 2021-07-06 | Arevo, Inc. | Self-cleaning variable-contour compaction press |
| US11052600B2 (en) | 2018-04-21 | 2021-07-06 | Arevo, Inc. | Variable-contour compaction press |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025836B2 (ja) * | 1978-05-24 | 1985-06-20 | 株式会社日立製作所 | 半導体不揮発性メモリ |
| JPS5629475A (en) * | 1979-08-13 | 1981-03-24 | Pioneer Electronic Corp | Inverter circuit |
| JPS58190775A (ja) * | 1982-04-30 | 1983-11-07 | Fujitsu Ltd | 電源電圧検出回路 |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS62217714A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 高電圧検出回路 |
| JPS6370451A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0740050B2 (ja) * | 1987-05-20 | 1995-05-01 | 松下電器産業株式会社 | 電圧検知回路 |
-
1987
- 1987-07-31 JP JP19154787A patent/JPH0777079B2/ja not_active Expired - Fee Related
-
1988
- 1988-07-29 US US07/226,097 patent/US4922133A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6435799A (en) | 1989-02-06 |
| US4922133A (en) | 1990-05-01 |
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