JPS62197988A - 高利得センスアンプおよびセンスアンプ - Google Patents
高利得センスアンプおよびセンスアンプInfo
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- JPS62197988A JPS62197988A JP62024407A JP2440787A JPS62197988A JP S62197988 A JPS62197988 A JP S62197988A JP 62024407 A JP62024407 A JP 62024407A JP 2440787 A JP2440787 A JP 2440787A JP S62197988 A JPS62197988 A JP S62197988A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の背景］
この発明は一般にセンスアンプに関するものであり、よ
り特定的には、半導体メモリセルアレイから小さな電流
差を検出するためのセンスアンプに関するものである。
り特定的には、半導体メモリセルアレイから小さな電流
差を検出するためのセンスアンプに関するものである。
センスアンプは一般に先行技術において公知であり、Ｅ
ＦＲＯＭあるいはＥＥＰＲＯＭセルアレイ、ＳＲＡＭお
よび同種のものなどの半導体メモリからデータを読出す
ための電子回路に典型的に用いられる。これらの先行技
術センスアンプは、それにメモリアレイが接続されたビ
ットラインにおける電圧差を検出するために用いられる
。そこへのメモリアレイの接続により引き起こされるビ
ットライン上の電圧変化は、とても小さく、このように
小さな電圧変化の感知は、メモリ回路設計者にとって困
難な仕事を生み出した。さらに、集積回路製作中に、高
い公差が保持されなければ、メモリアレイよりのデニタ
の読出しを干渉し得るバランスのとれないビットライン
が引き起こされるかもしれない。これらの問題に打ち勝
つために、従来は、ビットラインのそれぞれにダミーセ
ルアレイをそれ自体のセンスアンプとともに使用するこ
とが提供されてきた。しかしながら、ダミーセルアレイ
の使用とその相関回路とは、集積回路の大きさと複雑さ
を増す傾向がある。
ＦＲＯＭあるいはＥＥＰＲＯＭセルアレイ、ＳＲＡＭお
よび同種のものなどの半導体メモリからデータを読出す
ための電子回路に典型的に用いられる。これらの先行技
術センスアンプは、それにメモリアレイが接続されたビ
ットラインにおける電圧差を検出するために用いられる
。そこへのメモリアレイの接続により引き起こされるビ
ットライン上の電圧変化は、とても小さく、このように
小さな電圧変化の感知は、メモリ回路設計者にとって困
難な仕事を生み出した。さらに、集積回路製作中に、高
い公差が保持されなければ、メモリアレイよりのデニタ
の読出しを干渉し得るバランスのとれないビットライン
が引き起こされるかもしれない。これらの問題に打ち勝
つために、従来は、ビットラインのそれぞれにダミーセ
ルアレイをそれ自体のセンスアンプとともに使用するこ
とが提供されてきた。しかしながら、ダミーセルアレイ
の使用とその相関回路とは、集積回路の大きさと複雑さ
を増す傾向がある。
この状況に鑑み、半導体アレイの選択されたメモリセル
と基準セルとの間の小さな電流差を、ダミーセルアレイ
のための別のセンスアンプを必要とせずに検出するため
のセンスアンプの必要性が起こってきた。この発明にお
いて、センスアンプは、集積回路において固有の設計特
性を有するＦＥＴ電流ミラー配置の使用をあてにしてい
る。寸法的に同じで、半導体チップの上に互いに極めて
接近して位置決めされ、共通の製作方法を受けるＦＥＴ
デバイスは一般にとてもよく似た機能特性を存している
ことが通常知られている。これは小電圧差を検出するた
めに用いられる集積回路装置を製作するのに関連する臨
界的寸法および方法の許容範囲をメモリ回路設計者が避
けることを許容する。
と基準セルとの間の小さな電流差を、ダミーセルアレイ
のための別のセンスアンプを必要とせずに検出するため
のセンスアンプの必要性が起こってきた。この発明にお
いて、センスアンプは、集積回路において固有の設計特
性を有するＦＥＴ電流ミラー配置の使用をあてにしてい
る。寸法的に同じで、半導体チップの上に互いに極めて
接近して位置決めされ、共通の製作方法を受けるＦＥＴ
デバイスは一般にとてもよく似た機能特性を存している
ことが通常知られている。これは小電圧差を検出するた
めに用いられる集積回路装置を製作するのに関連する臨
界的寸法および方法の許容範囲をメモリ回路設計者が避
けることを許容する。
［発明の要約］
したがって、この発明の一般的目的は、製造および組立
てが比較的簡単で経済的であり、従来のセンサアンプの
不利な点に打ち勝つ小電流差を検出するための高利得セ
ンスアンプを提供することである。
てが比較的簡単で経済的であり、従来のセンサアンプの
不利な点に打ち勝つ小電流差を検出するための高利得セ
ンスアンプを提供することである。
この発明の目的は、半導体メモリセルアレイの選択され
たメモリセルと基準セルとの間の小電流差を検出するた
めの高利得センスアンプを提供することである。
たメモリセルと基準セルとの間の小電流差を検出するた
めの高利得センスアンプを提供することである。
この発明の別の目的は、基準電圧発生器と、電流ミラー
配置で形成される電流感知回路部分と、選択されたメモ
リセルの２進状態を示すために電流差を増幅するための
差動アンプとを含む小電流差を検出するための高利得セ
ンスアンプを提供することである。
配置で形成される電流感知回路部分と、選択されたメモ
リセルの２進状態を示すために電流差を増幅するための
差動アンプとを含む小電流差を検出するための高利得セ
ンスアンプを提供することである。
これらの狙いおよび目的に従って、この発明はメモリア
レイの選択されたメモリセルと基準セルとの間の小回路
差を検出するための、第１パストランジスタ、第２パス
トランジスタ、交差結合トランジスタ配置および差動ア
ンプを含む高利得センスアンプの提供と関連している。
レイの選択されたメモリセルと基準セルとの間の小回路
差を検出するための、第１パストランジスタ、第２パス
トランジスタ、交差結合トランジスタ配置および差動ア
ンプを含む高利得センスアンプの提供と関連している。
第１バストランジスタは、その主要電極の一方が、メモ
リアレイの選択されたメモリセルに接続可能である可能
化されたビットセンスラインに結合されている。
リアレイの選択されたメモリセルに接続可能である可能
化されたビットセンスラインに結合されている。
第１パストランジスタの他方の主要電極は、ビットセン
ス電流ラインに結合されている。第２パストランジスタ
は、その主要電極の一方が、メモリアレイの基準セルに
接続可能であるビットセンス基準ラインに結合されてい
る。第２パストランジスタの他の主要端子は、ビットセ
ンス基準電流ラインに接続されている。トランジスタ配
置は、メモリセルの負荷として役に立つ第１の対のＰチ
ャネルＭＯ３，）ランジスタで形成され、基準セルの負
荷として役に立つ第２の対のＰチャネルＭＯＳトランジ
スタで形成される。差動アンプは対の入力ＰチャネルＭ
ＯＳトランジスタで形成されている。差動アンプは、第
１入力がビットセンス電流ラインに接続され、第２入力
がビットセンス基準電流ラインに接続され、そのため、
その間の小電流差を増幅し選択されたメモリセルの２進
状態を示す。
ス電流ラインに結合されている。第２パストランジスタ
は、その主要電極の一方が、メモリアレイの基準セルに
接続可能であるビットセンス基準ラインに結合されてい
る。第２パストランジスタの他の主要端子は、ビットセ
ンス基準電流ラインに接続されている。トランジスタ配
置は、メモリセルの負荷として役に立つ第１の対のＰチ
ャネルＭＯ３，）ランジスタで形成され、基準セルの負
荷として役に立つ第２の対のＰチャネルＭＯＳトランジ
スタで形成される。差動アンプは対の入力ＰチャネルＭ
ＯＳトランジスタで形成されている。差動アンプは、第
１入力がビットセンス電流ラインに接続され、第２入力
がビットセンス基準電流ラインに接続され、そのため、
その間の小電流差を増幅し選択されたメモリセルの２進
状態を示す。
この発明のこれらおよび他の目的と纏り点は、添付の図
面と関連して以下の詳細な説明を読むことにより充分に
明らかになろう。
面と関連して以下の詳細な説明を読むことにより充分に
明らかになろう。
［好ましい実施例の説明］
特定の例証の図面を詳細に参照すると、メモリセルアレ
イ（図示せず）の選択されたメモリセルと基準セルとの
間の小電流差を検出するためのこの発明の高利得センス
アンプ１０の概略回路図が示されている。センスアンプ
１０は、メモリセルアレイの可能化されたビットセンス
ラインに接続可能である第１入力端子１２と、アレイの
基準ビットセンスラインに接続可能である第２入力端子
１４を有する。センスアンプ１０は、高電圧状態（２進
の「１」）あるいは低電圧状態（２進の「０」）のどち
らがアレイの選択されたメモリセルにストアされている
かを示すための第１あるいは真のデータ出力端子１６を
有している。センスアンプは、また、真のデータ出力端
子１６の逆である電圧状態を有する第２あるいは補数の
データ出力端子１８も有している。センスアンプはり一
ドメモリ動作中、可能化されたビットセンスラインに接
続された選択されたメモリセルを通る電流流れの有無を
感知あるいは検出するために機能し、それによって、選
択されたメモリセルの２進状態を決定する。
イ（図示せず）の選択されたメモリセルと基準セルとの
間の小電流差を検出するためのこの発明の高利得センス
アンプ１０の概略回路図が示されている。センスアンプ
１０は、メモリセルアレイの可能化されたビットセンス
ラインに接続可能である第１入力端子１２と、アレイの
基準ビットセンスラインに接続可能である第２入力端子
１４を有する。センスアンプ１０は、高電圧状態（２進
の「１」）あるいは低電圧状態（２進の「０」）のどち
らがアレイの選択されたメモリセルにストアされている
かを示すための第１あるいは真のデータ出力端子１６を
有している。センスアンプは、また、真のデータ出力端
子１６の逆である電圧状態を有する第２あるいは補数の
データ出力端子１８も有している。センスアンプはり一
ドメモリ動作中、可能化されたビットセンスラインに接
続された選択されたメモリセルを通る電流流れの有無を
感知あるいは検出するために機能し、それによって、選
択されたメモリセルの２進状態を決定する。
センスアンプ１０は、基準電圧発生器２０、電流感知回
路部分２２および差動アンプ回路部分２４を含む。セン
スアンプ１０には、基準電圧発生器２０が基準バイアス
電圧ｖａ ｌ Ａ Ｓを供給するために電圧接続点２６
で設けられている。基準発生器２０は３つのＮチャネル
ＭＯＳトランジスタ２８．３０および３２で形成されて
いる。トランジスタ２８はそのドレイン電極が典型的に
＋５゜０ボルトである電源電圧あるいは電位ｖＣＣに接
続されている。トランジスタ２８のゲート電極は通常は
＋５．０ボルトである電力下降電圧ＰＤに接続されてい
る。トランジスタ２８のソース電極はトランジスタ３０
のドレインと、電圧接続点２６とに接続されている。ト
ランジスタ３０のゲート電極は電源電位■ＣＣに接続さ
れており、トランジスタ３０のソースはトランジスタ３
２のドレインおよびゲート電極に接続されている。トラ
ンジスタ３２のソース電極は接地電位に接続されている
。図解のために、電源電位ＶＣＣが＋５．０ボルトであ
るところは、バイアス電圧ｖａＩ＾。
路部分２２および差動アンプ回路部分２４を含む。セン
スアンプ１０には、基準電圧発生器２０が基準バイアス
電圧ｖａ ｌ Ａ Ｓを供給するために電圧接続点２６
で設けられている。基準発生器２０は３つのＮチャネル
ＭＯＳトランジスタ２８．３０および３２で形成されて
いる。トランジスタ２８はそのドレイン電極が典型的に
＋５゜０ボルトである電源電圧あるいは電位ｖＣＣに接
続されている。トランジスタ２８のゲート電極は通常は
＋５．０ボルトである電力下降電圧ＰＤに接続されてい
る。トランジスタ２８のソース電極はトランジスタ３０
のドレインと、電圧接続点２６とに接続されている。ト
ランジスタ３０のゲート電極は電源電位■ＣＣに接続さ
れており、トランジスタ３０のソースはトランジスタ３
２のドレインおよびゲート電極に接続されている。トラ
ンジスタ３２のソース電極は接地電位に接続されている
。図解のために、電源電位ＶＣＣが＋５．０ボルトであ
るところは、バイアス電圧ｖａＩ＾。
はほぼ２ボルトになるであろう。
所望なら、電力下降トランジスタ３４が電圧接続点２６
と接地電位との間に接続されていてもよい。電力下降ト
ランジスタは、そのドレイン電極が電圧接続点２６に接
続され、そのソース電極が接地電位に接続されている。
と接地電位との間に接続されていてもよい。電力下降ト
ランジスタは、そのドレイン電極が電圧接続点２６に接
続され、そのソース電極が接地電位に接続されている。
トランジスタ３４のゲート電極は電力下降電圧ＰＤに接
続されている。
続されている。
電力下降あるいは不使用状態では、電圧ＰＤは０ボルト
になり、電圧ＰＤは＋５ボルトになるであろう。その結
果、トランジスタ２８はオフにされ、トランジスタ３４
はオンにされ、そのため接続点２６における基準バイア
ス電圧は減らされる。このような態様において、センス
アンプ１０が使用されないときは、電力は保存され得る
。もちろん、電圧ＰＤが＋５．０ボルトであるところで
は、電圧ＰＤはＯボルトであり、電力上昇あるいは使用
状態を示し、トランジスタ３４は閉成され、トランジス
タ２８はオンにされ、そのため、基準バイアス電圧はセ
ンスアンプ動作の準備に利用できるであろう。
になり、電圧ＰＤは＋５ボルトになるであろう。その結
果、トランジスタ２８はオフにされ、トランジスタ３４
はオンにされ、そのため接続点２６における基準バイア
ス電圧は減らされる。このような態様において、センス
アンプ１０が使用されないときは、電力は保存され得る
。もちろん、電圧ＰＤが＋５．０ボルトであるところで
は、電圧ＰＤはＯボルトであり、電力上昇あるいは使用
状態を示し、トランジスタ３４は閉成され、トランジス
タ２８はオンにされ、そのため、基準バイアス電圧はセ
ンスアンプ動作の準備に利用できるであろう。
電流感知回路部分２２は、一対のＮチャネルＭｏＳパス
トランジスタＮ１およびＮ２と一対のＮチャネルＭＯＳ
プログラムトランジスタ３６および３８を含む。第１パ
ストランジスタＮ１はたとえばソースのようなその主要
電極の一方がプログラムトランジスタ３６のチャネルを
介して、メモリセルアレイの可能化されたビットセンス
ラインに結合される。第１パストランジスタＮ１の他方
の主要な電極すなわちドレインは、ビットセンス電流ラ
インで定義されるライン４０に接続される。
トランジスタＮ１およびＮ２と一対のＮチャネルＭＯＳ
プログラムトランジスタ３６および３８を含む。第１パ
ストランジスタＮ１はたとえばソースのようなその主要
電極の一方がプログラムトランジスタ３６のチャネルを
介して、メモリセルアレイの可能化されたビットセンス
ラインに結合される。第１パストランジスタＮ１の他方
の主要な電極すなわちドレインは、ビットセンス電流ラ
インで定義されるライン４０に接続される。
第２パストランジスタＮ２はそのソース電極がプログラ
ムトランジスタ３８のチャネルを介して、基準ビットセ
ンスラインに結合される。第２パストランジスタＮ２の
ドレインは、ビットセンス基準電流ラインとして定義さ
れるライン４２に接続される。第１および第２パストラ
ンジスタＮ１およびＮ２のゲート電極は、接続点２６で
バイアス電圧ｖａ ｌ Ａ Ｓに結合される。パストラ
ンジスタＮ１およびＮ２は、それぞれの入力端子１２お
よび１４における電圧揺れをバイアス電圧未満のＮチャ
ネルトランジスタの１つのしきい値電圧降下ＶＴＮ％す
なわちＶａ Ｉ Ａ ｓ ＶＴ Ｎ ｌ＝制限ｔ６の
に役立つ。プログラムトランジスタ３６および３８のゲ
ート電極は、メモリリード動作中はハイ論理状態である
プログラム電圧ＰＣに接続されている。このように、プ
ログラムトランジスタ３６および３８の双方は、導通さ
れるであろう。
ムトランジスタ３８のチャネルを介して、基準ビットセ
ンスラインに結合される。第２パストランジスタＮ２の
ドレインは、ビットセンス基準電流ラインとして定義さ
れるライン４２に接続される。第１および第２パストラ
ンジスタＮ１およびＮ２のゲート電極は、接続点２６で
バイアス電圧ｖａ ｌ Ａ Ｓに結合される。パストラ
ンジスタＮ１およびＮ２は、それぞれの入力端子１２お
よび１４における電圧揺れをバイアス電圧未満のＮチャ
ネルトランジスタの１つのしきい値電圧降下ＶＴＮ％す
なわちＶａ Ｉ Ａ ｓ ＶＴ Ｎ ｌ＝制限ｔ６の
に役立つ。プログラムトランジスタ３６および３８のゲ
ート電極は、メモリリード動作中はハイ論理状態である
プログラム電圧ＰＣに接続されている。このように、プ
ログラムトランジスタ３６および３８の双方は、導通さ
れるであろう。
電流感知回路部分２２はさらに、第１の対のＰチャネル
ＭＯＳトランジスタＰｌ、Ｐ２および第２の対のＰチャ
ネルＭＯＳ）ランジスタＰ３．Ｐ４で形成される交差結
合トランジスタ配置を含む。
ＭＯＳトランジスタＰｌ、Ｐ２および第２の対のＰチャ
ネルＭＯＳ）ランジスタＰ３．Ｐ４で形成される交差結
合トランジスタ配置を含む。
第１の対のトランジスタＰｉ、Ｐ２は、入力端子１２に
おいて可能化されたビットセンスラインに接続される選
択されたメモリセルの負荷として役に立つ。トランジス
タＰ１のソースは電源電位ＶＣＣに接続されている。ト
ランジスタＰ１のゲートおよびドレイン電極は、トラン
ジスタＰ２のソースおよびトランジスタＰ３のゲートに
接続されている。トランジスタＰ２のゲートおよびドレ
イン電極は、接続点Ａでビットセンス電流ライン４０に
、さらに差動アンプ回路部分２４の第１入力に接続され
ている。第２の対のトランジスタＰ３゜Ｐ４は、第２入
力端子１４で基準ビットセンスラインに接続される基準
セルの負荷として役に立つ。
おいて可能化されたビットセンスラインに接続される選
択されたメモリセルの負荷として役に立つ。トランジス
タＰ１のソースは電源電位ＶＣＣに接続されている。ト
ランジスタＰ１のゲートおよびドレイン電極は、トラン
ジスタＰ２のソースおよびトランジスタＰ３のゲートに
接続されている。トランジスタＰ２のゲートおよびドレ
イン電極は、接続点Ａでビットセンス電流ライン４０に
、さらに差動アンプ回路部分２４の第１入力に接続され
ている。第２の対のトランジスタＰ３゜Ｐ４は、第２入
力端子１４で基準ビットセンスラインに接続される基準
セルの負荷として役に立つ。
トランジスタＰ３のソースも、電源電位ｖＣＣに接続さ
れる。トランジスタＰ３のゲートはトランジスタＰ１の
共通のゲートおよびドレイン電極に接続されている。ト
ランジスタＰ３のドレインはトランジスタＰ４のソース
に接続されている。トランジスタＰ４のゲートおよびド
レイン電極は、接続点Ｂでビットセンス基準電流ライン
４２に、および差動アンプ回路部分２４の第２入力に接
続されている。
れる。トランジスタＰ３のゲートはトランジスタＰ１の
共通のゲートおよびドレイン電極に接続されている。ト
ランジスタＰ３のドレインはトランジスタＰ４のソース
に接続されている。トランジスタＰ４のゲートおよびド
レイン電極は、接続点Ｂでビットセンス基準電流ライン
４２に、および差動アンプ回路部分２４の第２入力に接
続されている。
差動アンプ回路部分２４は、第１入力ＰチャネルＭＯＳ
）ランジスタＰ６、第２入力ＰチャネルＭＯＳ）ランジ
スタＰ７、電流源、第１負荷抵抗器および第２負荷抵抗
器を含む。電流源はＰチャネルＭＯＳ）ランジスタＰ５
で形成されている。
）ランジスタＰ６、第２入力ＰチャネルＭＯＳ）ランジ
スタＰ７、電流源、第１負荷抵抗器および第２負荷抵抗
器を含む。電流源はＰチャネルＭＯＳ）ランジスタＰ５
で形成されている。
第１負荷抵抗器はＮチャネルＭＯＳトランジスタＮ３で
形成され、第２負荷抵抗器はＮチャネルＭＯＳトランジ
スタＮ４で形成されている。第１人カトランジスタＰ６
はそのソースが第２人カトランジスタＰ７のソースに接
続されている。トランジスタＰ６．Ｐ７の共通のソース
は、電流源トランジスタＰ５のゲートおよびドレイン電
極に接続されている。電流源トランジスタＰ５のソース
は電源電位ｖＣＣに接続されている。差動アンプの第１
入力を規定する第１人カトランジスタＰ６のゲートは、
ビットセンス電流ライン４０に接続されている。トラン
ジスタＰ６のドレイン電極は、第１負荷トランジスタＮ
３のドレインと、真のデータ出力端子１６とに接続され
ている。差動アンプの第２入力を規定する第２人カトラ
ンジスタＰ７のゲートはビットセンス基準ライン４２に
接続されている。トランジスタＰ７のドレインは、第２
負荷トランジスタＮ４のドレインおよび補数のデータ出
力端子１８に接続されている。負荷トランジスタＮ３．
Ｎ４のゲート電極は、−緒にされ接続点２６でバイアス
電圧ｖａ ｌ Ａ Ｓに接続されている。トランジスタ
Ｎ３．Ｎ４のソースも、−緒にされ接地電位に接続され
ている。
形成され、第２負荷抵抗器はＮチャネルＭＯＳトランジ
スタＮ４で形成されている。第１人カトランジスタＰ６
はそのソースが第２人カトランジスタＰ７のソースに接
続されている。トランジスタＰ６．Ｐ７の共通のソース
は、電流源トランジスタＰ５のゲートおよびドレイン電
極に接続されている。電流源トランジスタＰ５のソース
は電源電位ｖＣＣに接続されている。差動アンプの第１
入力を規定する第１人カトランジスタＰ６のゲートは、
ビットセンス電流ライン４０に接続されている。トラン
ジスタＰ６のドレイン電極は、第１負荷トランジスタＮ
３のドレインと、真のデータ出力端子１６とに接続され
ている。差動アンプの第２入力を規定する第２人カトラ
ンジスタＰ７のゲートはビットセンス基準ライン４２に
接続されている。トランジスタＰ７のドレインは、第２
負荷トランジスタＮ４のドレインおよび補数のデータ出
力端子１８に接続されている。負荷トランジスタＮ３．
Ｎ４のゲート電極は、−緒にされ接続点２６でバイアス
電圧ｖａ ｌ Ａ Ｓに接続されている。トランジスタ
Ｎ３．Ｎ４のソースも、−緒にされ接地電位に接続され
ている。
トランジスタＰｉ、Ｐ２はトランジスタＰ６゜Ｐ５と関
連して、電流ミラーとして機能する。さらに、トランジ
スタＰ３．Ｐ４は、トランジスタＰ７．Ｐ５と関連して
電流ミラーとして機能する。
連して、電流ミラーとして機能する。さらに、トランジ
スタＰ３．Ｐ４は、トランジスタＰ７．Ｐ５と関連して
電流ミラーとして機能する。
メモリリード動作中に、選択されたメモリセルが導通し
、すなわち２進の「１」がストアされるなら、第１入力
端子１２は第１パストランジスタＮ１をオンさせる低電
位に引かれるだろう。このため、順に、メモリセルの負
荷トランジスタＰＩ。
、すなわち２進の「１」がストアされるなら、第１入力
端子１２は第１パストランジスタＮ１をオンさせる低電
位に引かれるだろう。このため、順に、メモリセルの負
荷トランジスタＰＩ。
Ｐ２が導通させられるであろう。トランジスタＰ３、Ｐ
４のゲートがトランジスタＰ１に交差結合されているの
で、これらのトランジスタも同様に導通されるであろう
。実際の実施においては、トランジスタＰｉ、、Ｐ２の
幅対長さチャネルは、トランジスタＰ３．Ｐ４の幅対長
さチャ誹ル比より幾分小さい。それゆえ、接続点Ａにお
ける電圧は接続点Ｂにおける電圧より小さいであろう。
４のゲートがトランジスタＰ１に交差結合されているの
で、これらのトランジスタも同様に導通されるであろう
。実際の実施においては、トランジスタＰｉ、、Ｐ２の
幅対長さチャネルは、トランジスタＰ３．Ｐ４の幅対長
さチャ誹ル比より幾分小さい。それゆえ、接続点Ａにお
ける電圧は接続点Ｂにおける電圧より小さいであろう。
その結果、小電流差がその間に現われ、第１人カトラン
ジスタＰ６がオンに、第２人カトランジスタＰ７がオフ
にされるであろう。トランジスタＰ６を開成にしたまま
、負荷電流は第１負荷抵抗器Ｎ３に通過し、真のデータ
出力端子１６に高電位を提供し、２進の「１」がストア
されていたことを示す。
ジスタＰ６がオンに、第２人カトランジスタＰ７がオフ
にされるであろう。トランジスタＰ６を開成にしたまま
、負荷電流は第１負荷抵抗器Ｎ３に通過し、真のデータ
出力端子１６に高電位を提供し、２進の「１」がストア
されていたことを示す。
他方、選択されたメモリセルが導通でない、すなわち２
進の「０」がストアされるなら、第１入力端子１２は第
１パストランジスタＮ１を開成す ・るために高電位を
有し、したがって電流は負荷トランジスタＰＬ、Ｐ２を
通って流れないであろう。
進の「０」がストアされるなら、第１入力端子１２は第
１パストランジスタＮ１を開成す ・るために高電位を
有し、したがって電流は負荷トランジスタＰＬ、Ｐ２を
通って流れないであろう。
それゆえ、接続点Ｂにおける電圧は接続点Ａより低く、
そのため第２人カトランジスタＰ７はオンされ、第１人
カトランジスタＰ６はオフされるであろう。したがって
、負荷電流が第２負荷トランジスタＮ４を通って流れる
であろう。したがって、補数のデータ出力端子１８は高
電位を有し、２進の「０」がストアされたことを示す。
そのため第２人カトランジスタＰ７はオンされ、第１人
カトランジスタＰ６はオフされるであろう。したがって
、負荷電流が第２負荷トランジスタＮ４を通って流れる
であろう。したがって、補数のデータ出力端子１８は高
電位を有し、２進の「０」がストアされたことを示す。
接続点Ａおよび接続点Ｂにおける電圧差は、第１入力端
子１２で可能化されたビットセンスラインに接続される
選択されたメモリセルを通って電流が流れていることの
表示を提供するに充分である。このように、選択された
メモリセルにストアされている２進の情報を、選択され
たメモリセルにおける電流流れを、基準セルにおける電
流流れに比較することによって確かめることが可能であ
る。導電メモリセルを通って引出される電流は比較的小
さいので、差動アンプは高利得増幅を提供するために用
いられ、そのため真のおよび補数の出力端子１６．１８
において電圧差を発生する。
子１２で可能化されたビットセンスラインに接続される
選択されたメモリセルを通って電流が流れていることの
表示を提供するに充分である。このように、選択された
メモリセルにストアされている２進の情報を、選択され
たメモリセルにおける電流流れを、基準セルにおける電
流流れに比較することによって確かめることが可能であ
る。導電メモリセルを通って引出される電流は比較的小
さいので、差動アンプは高利得増幅を提供するために用
いられ、そのため真のおよび補数の出力端子１６．１８
において電圧差を発生する。
負荷トランジスタ（Ｎ３．Ｎ４）および電流源トランジ
スタ（Ｐ５）間の寸法の差は第１および第２人カトラン
ジスタＰ６．Ｐ７の動作レベルをそれらの高利得領域に
おいてバイアスするために選ばれる。この技術は一般に
当業者にとって公知である。
スタ（Ｐ５）間の寸法の差は第１および第２人カトラン
ジスタＰ６．Ｐ７の動作レベルをそれらの高利得領域に
おいてバイアスするために選ばれる。この技術は一般に
当業者にとって公知である。
先行技術に対比して、選択されたメモリセルの２進状態
を検出するためのこの電流ミラー配置は、ビットライン
における電圧差を比較せず、どちらかといえば、ビット
センス電流ラインとビットセンス基準電流ラインとの小
電流差をあてにする。
を検出するためのこの電流ミラー配置は、ビットライン
における電圧差を比較せず、どちらかといえば、ビット
センス電流ラインとビットセンス基準電流ラインとの小
電流差をあてにする。
負荷トランジスタＰｉ、Ｐ２が負荷トランジスタＰ３．
Ｐ４のそれと構造的に同じ装置で形成され、それらが半
導体チップの上に互いに隣接して置かれるとき、方法の
変化にもかかわらず、実質的に同一の機能特性が保持さ
れるであろう。
Ｐ４のそれと構造的に同じ装置で形成され、それらが半
導体チップの上に互いに隣接して置かれるとき、方法の
変化にもかかわらず、実質的に同一の機能特性が保持さ
れるであろう。
等化ＭＯＩ−ランジスタ４４，４６．４８および５０が
、次のメモリリード動作の前に、出力端子１６．１８に
おける電圧を等化するためにオンされるため提供されて
いる。さらに、個々の端子１６．１８において真のデー
タおよび補数のデータ出力電圧が、それらが高レベル状
態にあるとき、予め定められた電圧レベル以下に垂下す
るのを妨げるために用いられるＮチャネルＭＯＳトラン
ジスタ５２．５４が設けられている。反型下（ａｎｔ
ｉ−ｄｒｏｏｐｉｎｇ ） トランジスタ５２．５４
の電流源として機能するＮチャネルＭＯＳトランジスタ
５６も設けられている。
、次のメモリリード動作の前に、出力端子１６．１８に
おける電圧を等化するためにオンされるため提供されて
いる。さらに、個々の端子１６．１８において真のデー
タおよび補数のデータ出力電圧が、それらが高レベル状
態にあるとき、予め定められた電圧レベル以下に垂下す
るのを妨げるために用いられるＮチャネルＭＯＳトラン
ジスタ５２．５４が設けられている。反型下（ａｎｔ
ｉ−ｄｒｏｏｐｉｎｇ ） トランジスタ５２．５４
の電流源として機能するＮチャネルＭＯＳトランジスタ
５６も設けられている。
前記の詳細な説明より、この発明が、半導体メモリセル
アレイの選択されたメモリセルと基準セルとの間の小電
流差を検出するための高利得センスアンプを提供するこ
とがわかり得る。この発明のセンスアンプは基準電圧発
生器、交差結合トランジスタ配置および差動アンプを含
む。
アレイの選択されたメモリセルと基準セルとの間の小電
流差を検出するための高利得センスアンプを提供するこ
とがわかり得る。この発明のセンスアンプは基準電圧発
生器、交差結合トランジスタ配置および差動アンプを含
む。
現在この発明の好ましい実施例であるとみなされている
ことが例示され説明されてきたが、発明の真の範囲から
逸脱することなく、種々の変化や修正がなされてもよく
、同等のものがそれの要素に代用されてもよいことが当
業者によって理解されるであろう。さらに、それの中心
範囲から逸脱することなく、特定の状況あるいは材料を
この発明の教示に適合するように、多くの修正がなされ
てもよい。それゆえ、この発明はこの発明を実施するた
めに考えられる最良の方法として開示された特定の実施
例に限定されはしないが、この発明が前掲の特許請求の
範囲の範囲内に入るすべての実施例を含むことが企図さ
れる。
ことが例示され説明されてきたが、発明の真の範囲から
逸脱することなく、種々の変化や修正がなされてもよく
、同等のものがそれの要素に代用されてもよいことが当
業者によって理解されるであろう。さらに、それの中心
範囲から逸脱することなく、特定の状況あるいは材料を
この発明の教示に適合するように、多くの修正がなされ
てもよい。それゆえ、この発明はこの発明を実施するた
めに考えられる最良の方法として開示された特定の実施
例に限定されはしないが、この発明が前掲の特許請求の
範囲の範囲内に入るすべての実施例を含むことが企図さ
れる。
第１図はこの発明の電流感知技術を実行するための高利
得センスアンプの略回路図である。 図において、１０は高利得センスアンプ、２゜は基準電
圧発生器、２２は電流感知回路部分、２４は差動アンプ
部分、２８．３０．３２はＮチャネルＭＯＳ）ランジス
タ、３４は電力下降トランジスタ、３６．３８はプログ
ラムトランジスタ、４０はビットセンス電流ライン、４
２はビットセンス基準電流ラインである。 特許出願人 アドバンスト・マイクロφディバイシズ・
インコーポレーテッド
得センスアンプの略回路図である。 図において、１０は高利得センスアンプ、２゜は基準電
圧発生器、２２は電流感知回路部分、２４は差動アンプ
部分、２８．３０．３２はＮチャネルＭＯＳ）ランジス
タ、３４は電力下降トランジスタ、３６．３８はプログ
ラムトランジスタ、４０はビットセンス電流ライン、４
２はビットセンス基準電流ラインである。 特許出願人 アドバンスト・マイクロφディバイシズ・
インコーポレーテッド
Claims (17)
- （１）メモリセルアレイの選択されたメモリセルと基準
セルとの間の小電流差を検出するための高利得センスア
ンプであって、 その主要電極の一方がメモリアレイのメモリセルに接続
可能である可能化されたビットセンスラインに結合され
る第１パストランジスタを含み、前記第１パストランジ
スタはその他方の主要電極がビットセンス電流ラインに
接続され、 その主要電極の一方がメモリアレイの基準セルに接続可
能であるビットセンス基準ラインに結合されている第２
パストランジスタを含み、第２パストランジスタはその
他方の主要電極がビットセンス基準電流ラインに接続さ
れ、 メモリセルの付加として機能する第１の対のＰチャネル
ＭＯＳトランジスタと基準セルの負荷として機能する第
２の対のＰチャネルトランジスタで形成される交差結合
されたトランジスタ配置とを含み、 前記第１の対のトラジスタが第１および第２のトランジ
スタからなり、前記第１トランジスタはそのソースが電
源電位に接続され、そのゲートおよびドレインが一緒に
されて前記第２トランジスタのソースに接続され、前記
第２トランジスタはそのゲートとドレインが一緒にされ
ビットセンス電流ラインに接続され、 前記第２の対のトランジスタは第３および第４のトラン
ジスタからなり、前記第３トランジスタはそのソースが
電源電位に接続され、そのゲートが前記第２トランジス
タのソースに接続され、そのドレインが前記第４トラン
ジスタのソースに接続され、前記第４トランジスタはそ
のゲートとドレインが一緒にされビットセンス基準電流
ラインに接続されており、 第５および第６のＰチャネルＭＯＳトランジスタで形成
される差動アンプとを含み、前記第５および第６のトラ
ンジスタのソースが一緒にされ電流源を介して電源電位
に接続され、前記第５トランジスタはそのゲートがビッ
トセンス電流ラインに接続され、そのドレインが第１負
荷抵抗器および真のデータ出力端子に接続され、前記第
６トランジスタはそのゲートがビットセンス基準電流ラ
インに接続され、そのドレインが第２負荷抵抗器および
補数のデータ出力端子に接続されている高利得センスア
ンプ。 - （２）前記電流源が、ＰチャネルＭＯＳトランジスタを
含み、前記電流源トランジスタはそのソースが電源電位
に接続され、そのゲートとドレインが第５および第６ト
ランジスタの共通のソースに接続されている特許請求の
範囲第１項記載のセンスアンプ。 - （３）前記第１負荷抵抗器がＮチャネルＭＯＳトランジ
スタを含み、前記第１負荷トランジスタはそのドレイン
が前記第５トランジスタのドレインに接続され、そのゲ
ートが基準バイアス電圧に接続され、そのソースが接地
電位に接続されている特許請求の範囲第１項記載センス
アンプ。 - （４）前記第２負荷抵抗器がＮチャネルＭＯＳトランジ
スタを含み、前記第２負荷抵抗器はそのドレインが前記
第６トランジスタのドレインに接続され、そのゲートが
基準バイアス電圧に接続され、そのソースが接地電位に
接続されている特許請求の範囲第１項記載のセンスアン
プ。 - （５）前記第１および第２のパストランジスタのゲート
に接続される基準バイアス電圧を供給するための基準電
圧発生器をさらに含む特許請求の範囲第１項記載のセン
スアンプ。 - （６）前記第１パストランジスタの主要電極の前記一方
が、ソースを含み、前記第１パストランジスタの他方の
主要電極がドレインを含む特許請求の範囲第１項記載の
センスアンプ。 - （７）前記第１パストランジスタの主要電極の前記一方
がドレインを含み、前記第１パストランジスタの他方の
主要電極がソースを含む特許請求の範囲第１項記載のセ
ンスアンプ。 - （８）前記第２パストランジスタの主要電極の前記一方
がソースを含み、前記第２パストランジスタの他方の主
要電極がドレインを含む特許請求の範囲第１項記載のセ
ンスアンプ。 - （９）前記第２パストランジスタの主要電極の前記一方
がドレインを含み、前記第２パストランジスタの他方の
主要電極がソースを含む特許請求の範囲第１項記載のセ
ンスアンプ。 - （１０）メモリアレイの選択されたメモリセルと基準セ
ルとの間の小電流差を検出するためのセンスアンプであ
って、 その主要電極の一方がメモリアレイのメモリセルに接線
可能である可能化されたビットセンスラインに結合され
ている第１パストランジスタを含み、前記第１パストラ
ンジスタはその他方の主要電極がビットセンス電流ライ
ンに接線されており、その主要電極の一方がメモリアレ
イの基準セルに接続可能であるビットセンス基準ライン
に結合されている第２パストランジスタを含み、前記第
２パストランジスタはその他方の主要電極がビットセン
ス基準電流ラインに接続されており、ビットセンス電流
ラインとビットセンス基準電流ラインとの間の小電流差
を検出するための交差結合されたトランジスタ手段と、 ビットセンス電流ラインを流れる電流に応答する第１入
力と、ビットセンス基準電流ラインを流れる電流に応答
する第２入力とを有し、その間の電流差を増幅して、選
択されたメモリセルの２進状態を示す出力データ電圧を
生じるための差動アンプ手段とを含むセンスアンプ。 - （１１）前記第１および第２のパストランジスタのゲー
トに接続される基準バイアス電圧を供給するための基準
電圧発生器をさらに含む特許請求の範囲第１０項記載の
センスアンプ。 - （１２）前記第１パストランジスタの主要電極の前記一
方がソースを含み、前記第１パストランジスタの他方の
主要電極がドレインを含む特許請求の範囲第１０項記載
のセンスアンプ。 - （１３）前記第１パストランジスタの主要電極の前記一
方がドレインを含み、前記第１パストランジスタの他方
の主要電極がソースを含む特許請求の範囲第１０項記載
のセンスアンプ。 - （１４）前記第２パストランジスタの主要電極の前記一
方がソースを含み、前記第２パストランジスタの他方の
主要電極がドレインを含む特許請求の範囲第１０項記載
のセンスアンプ。 - （１５）前記第２パストランジスタの主要電極の前記一
方がドレインを含み、前記第２パストランジスタの他方
の主要電極がソースを含む特許請求の範囲第１０項記載
のセンスアンプ。 - （１６）前記交差結合されたトランジスタ手段が、メモ
リセルの負荷として機能する第１の対のＰチャネルＭＯ
Ｓトランジスタと基準セルの負荷として機能する第２の
対のＰチャネルＭＯＳトランジスタとを含む特許請求の
範囲第１０項記載のセンスアンプ。 - （１７）前記差動手段が対の入力ＰチャネルＭＯＳトラ
ンジスタで形成される差動アンプを含む特許請求範囲第
１０項記載のセンスアンプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/827,836 US4670675A (en) | 1986-02-07 | 1986-02-07 | High gain sense amplifier for small current differential |
| US827836 | 1986-02-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62197988A true JPS62197988A (ja) | 1987-09-01 |
Family
ID=25250296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024407A Pending JPS62197988A (ja) | 1986-02-07 | 1987-02-03 | 高利得センスアンプおよびセンスアンプ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4670675A (ja) |
| EP (1) | EP0238180A1 (ja) |
| JP (1) | JPS62197988A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260899A (en) * | 1986-11-14 | 1993-11-09 | Seiko Epson Corporation | Sense amplifier for semiconductor memory device |
| US5345420A (en) * | 1986-10-27 | 1994-09-06 | Seiko Epson Corporation | Semiconductor memory device |
| FR2628228B1 (ja) * | 1988-03-04 | 1990-09-14 | Thomson Composants Milit Spaci | |
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| GB8917835D0 (en) * | 1989-08-04 | 1989-09-20 | Inmos Ltd | Current sensing amplifier for a memory |
| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| JP2533399B2 (ja) * | 1990-05-25 | 1996-09-11 | 三菱電機株式会社 | センスアンプ |
| US5222045A (en) * | 1990-05-25 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable with power supply voltage variation |
| EP0486743B1 (en) * | 1990-11-19 | 1996-05-08 | STMicroelectronics S.r.l. | Improved sense circuit for storage devices such as non-volatile memories, with compensated offset current |
| US5287315A (en) * | 1991-01-31 | 1994-02-15 | Texas Instruments Incorporated | Skewed reference to improve ones and zeros in EPROM arrays |
| US5162679A (en) * | 1991-05-03 | 1992-11-10 | Lattice Semiconductor Corporation | Sense amplifier with depletion transistor feedback |
| DE69222712T2 (de) * | 1991-07-25 | 1998-02-12 | St Microelectronics Srl | Leseverstärker für programmierbare Speicher mit einer virtuell verbesserten Signalquelle |
| US5237533A (en) * | 1991-12-20 | 1993-08-17 | National Semiconductor Corporation | High speed switched sense amplifier |
| KR0142952B1 (ko) * | 1995-03-31 | 1998-08-17 | 김광호 | 반도체 메모리장치의 감지증폭기 회로 |
| KR100205530B1 (ko) * | 1996-04-24 | 1999-07-01 | 윤종용 | 감지 증폭기 |
| EP0904588B1 (en) * | 1996-06-14 | 2001-07-25 | Infineon Technologies AG | A device and method for multi-level charge/storage and reading out |
| KR100361862B1 (ko) | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 센싱전류 감소방법 |
| DE69928514D1 (de) * | 1999-06-25 | 2005-12-29 | St Microelectronics Srl | Lesungsschaltung für einen Halbleiterspeicher |
| JP3512754B2 (ja) * | 2001-04-27 | 2004-03-31 | Ｎｅｃマイクロシステム株式会社 | 差動増幅回路及びこれを用いた多段差動増幅回路 |
| US11164616B2 (en) * | 2019-07-09 | 2021-11-02 | Arm Limited | Bias generation circuitry |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588537A (en) * | 1969-05-05 | 1971-06-28 | Shell Oil Co | Digital differential circuit means |
| US3882326A (en) * | 1973-12-26 | 1975-05-06 | Ibm | Differential amplifier for sensing small signals |
| US4039861A (en) * | 1976-02-09 | 1977-08-02 | International Business Machines Corporation | Cross-coupled charge transfer sense amplifier circuits |
| US4239994A (en) * | 1978-08-07 | 1980-12-16 | Rca Corporation | Asymmetrically precharged sense amplifier |
| JPS6045499B2 (ja) * | 1980-04-15 | 1985-10-09 | 富士通株式会社 | 半導体記憶装置 |
| JPH0831278B2 (ja) * | 1981-03-09 | 1996-03-27 | 富士通株式会社 | メモリ回路 |
| US4451907A (en) * | 1981-10-26 | 1984-05-29 | Motorola, Inc. | Pull-up circuit for a memory |
| US4482824A (en) * | 1982-07-12 | 1984-11-13 | Rockwell International Corporation | Tracking ROM drive and sense circuit |
| US4604533A (en) * | 1982-12-28 | 1986-08-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Sense amplifier |
| EP0136486A2 (en) * | 1983-09-06 | 1985-04-10 | Motorola, Inc. | Latching output buffer |
| US4551641A (en) * | 1983-11-23 | 1985-11-05 | Motorola, Inc. | Sense amplifier |
-
1986
- 1986-02-07 US US06/827,836 patent/US4670675A/en not_active Expired - Lifetime
-
1987
- 1987-01-30 EP EP87300868A patent/EP0238180A1/en not_active Withdrawn
- 1987-02-03 JP JP62024407A patent/JPS62197988A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0238180A1 (en) | 1987-09-23 |
| US4670675A (en) | 1987-06-02 |
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