JP3825338B2 - メモリ装置の入出力ライン感知増幅器 - Google Patents

メモリ装置の入出力ライン感知増幅器 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の入出力ライン感知増幅器に関する。
【0002】
【従来の技術】
図1に示されるように、半導体メモリ装置では、読み出し動作時にメモリセルアレイ11内の所定のメモリセル111に保存されているデータがビットライン対BL、BLBを介してビットライン感知増幅器112により増幅される。この増幅された信号は、カラム選択トランジスタ113、114を介してローカル入出力ライン対IO、IOB及びグローバル入出力ライン対DIO、DIOBに伝えられる。次に、グローバル入出力ライン対DIO、DIOBのデータは、入出力ライン感知増幅器13により再び増幅され、この増幅されたデータは、出力バッファ15を経て入出力ピンDQを介して外部に出力される。
【0003】
一般的に、入出力ライン感知増幅器13は、電流感知型増幅器(CSA)または電圧感知型増幅器(VSA)より構成される。入出力ライン対DIO、DIOBの電圧差は、読み出し動作時には非常に小さいので、速度面でVSAより速いCSAがより広く使われる。しかしながら、CSAの出力信号の電圧レベルは小さいために、CSAの出力信号が直ちにラッチによりCMOSレベルに変換される場合に速度が落ちるという問題点がある。
【0004】
従って、図1に示されるように、入出力ライン感知増幅器13では、CSA131の出力信号をVSA132がもう一回増幅し、この増幅された信号がラッチ133の入力として使われる。ラッチ133はVSA132により増幅された信号をCMOSレベルに変換する役割を果たす。
【0005】
図2は、図1に示されるCSA131の一例を示す回路図である。ここで、Mp11とMp12とはPMOSトランジスタを示し、Mn11〜Mn13はNMOSトランジスタを示す。DIOとDIOBとは入出力ライン対DIO、DIOBを示し、ENはイネーブル信号を示す。
【0006】
図3は、図1に示されるVSA132の一例を示す回路図である。図3を参照すれば、VSA132は差動増幅器で構成されることが分かる。ここで、Mp31〜Mp34はPMOSトランジスタを示し、Mn31〜Mn35はNMOSトランジスタを示す。O1とO1BとはCSA131の出力信号対を示し、ENはイネーブル信号を示す。
【0007】
図4は、図1に示されるラッチ133の一例を示す回路図である。ここで、Mp41〜Mp44はPMOSトランジスタを示し、Mn41〜Mn43はNMOSトランジスタを示す。O2とO2BとはVSA132の出力信号対を示し、LATはラッチイネーブル信号を示す。DOUTとDOUTBとはラッチ133の出力信号対であり、図1に示される入出力ライン感知増幅器13の出力信号対を示す。
【0008】
しかしながら、以上のように説明した従来の入出力ライン感知増幅器は、電流消費が大きく、特に差動増幅器で構成されるVSA132を含むことによりDC電流が大きくなるという問題点がある。
【0009】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、例えば、電流消費及びDC電流を抑えた半導体メモリ装置の入出力ライン感知増幅器を提供することを目的とする。
【0010】
【課題を解決するための手段】
前記の技術的課題を達成するための本発明の第1の側面による入出力ライン感知増幅器は、信号電流とこの相補電流とを感知する半導体メモリ装置の入出力ライン感知増幅器において、前記信号電流の第1部分と前記相補電流の第1部分とを感知する電流感知回路、前記電流感知回路の第1検出出力から第1出力信号を生成するために、前記信号電流の第2部分と前記相補電流の第2部分とを受信して動作する第1増幅器、前記電流感知回路の第2検出出力から第2出力信号を生成するために、前記信号電流の第3部分と前記相補電流の第3部分とを受信して動作する第2増幅器及び前記第1増幅器及び前記第2増幅器により生じた前記第1出力信号及び前記第2出力信号を受信するラッチを備えることを特徴とする。
【0011】
本発明の好適な実施形態によれば、前記信号電流の第2部分は前記相補電流の第2部分と同量である。
【0012】
本発明の好適な実施形態によれば、前記第1増幅器は、互いに接続されて前記電流感知回路の第1検出出力により制御される第1トランジスタ及び第2トランジスタ及び前記第1トランジスタ及び第2トランジスタに接続されて前記電流感知回路の第1検出出力により制御される第3トランジスタを備え、前記第1トランジスタは前記信号電流の第2部分を受信して前記第3トランジスタは前記相補電流の第2部分を受信する。
【0013】
本発明の好適な実施形態によれば、前記第1トランジスタのチャネル長とチャネル幅との比(W/L)は前記第2トランジスタのチャネル長とチャネル幅との比と等しい。
【0014】
前記の技術的課題を達成するための本発明の第2の側面による入出力ライン感知増幅器は、入出力ライン及び相補入出力ラインの電流を感知する電流感知回路、前記入出力ライン及び前記相補入出力ラインから同量の第1電流をバイパスさせ、前記第1電流を利用して前記電流感知回路の出力信号を増幅及び反転させ、第1出力端に出力する第1増幅器及び前記入出力ライン及び前記相補入出力ラインから同量の第2電流をバイパスさせ、前記第2電流を利用して前記電流感知回路の相補出力信号を増幅及び反転させ、第2出力端に出力する第2増幅器を備えることを特徴とする。
【0015】
本発明の好適な実施形態によれば、前記電流感知回路は、前記入出力ラインと前記出力信号が出力される第1ノードとの間に接続される第1電流感知トランジスタ、前記相補入出力ラインと前記相補出力信号とが出力される第2ノードとの間に接続される第2電流感知トランジスタ、前記第1ノードと接地電圧との間に接続される第1負荷トランジスタ及び前記第2ノードと前記接地電圧との間に接続される第2負荷トランジスタを備える。
【0016】
本発明の好適な実施形態によれば、前記第1増幅器は、前記相補入出力ラインと前記第1出力端との間に接続され、前記電流感知回路の前記出力信号により制御される第1トランジスタ、前記入出力ラインと前記第1出力端との間に接続され、前記電流感知回路の前記出力信号により制御される第2トランジスタ及び前記第1出力端と前記接地電圧との間に接続され、前記電流感知回路の前記出力信号により制御される第3トランジスタを備える。
【0017】
本発明の好適な実施形態によれば、前記第2増幅器は、前記入出力ラインと前記第2出力端との間に接続され、前記電流感知回路の前記相補出力信号により制御される第4トランジスタ、前記相補入出力ラインと前記第2出力端との間に接続され、前記電流感知回路の前記相補出力信号により制御される第5トランジスタ及び前記第2出力端と前記接地電圧との間に接続され、前記電流感知回路の前記相補出力信号により制御される第6トランジスタを備える。
【0018】
本発明の好適な実施形態によれは、前記第1トランジスタのチャネル幅及びチャネル長は前記第2トランジスタのチャネル幅及びチャネル長と等しいことが望ましい。また、前記第4トランジスタのチャネル幅及びチャネル長は前記第5トランジスタのチャネル幅及びチャネル長と等しいことが望ましい。
【0019】
【発明の実施の形態】
以下、添付した図面を参照して本発明の好適な実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された類似の参照符号は同じ又は対応する要素を示す。
【0020】
図5は、本発明の好適な実施形態による半導体メモリ装置の入出力ライン感知増幅器の回路図である。
【0021】
図5を参照すれば、本発明の実施形態による入出力ライン感知増幅器は、電流感知回路51、第1増幅器53、第2増幅器55、イネーブル部59及びラッチ57を備えることが分かる。
【0022】
電流感知回路51は、半導体メモリ装置内の所定のメモリセルから読み出しされたデータを伝達する入出力ライン対、すなわち入出力ラインDIO及び相補入出力ラインDIOBの電流を感知する。第1増幅器53は、入出力ラインDIO及び相補入出力ラインDIOBから同量の第1電流αをバイパスさせ、第1電流αを利用して電流感知回路51の出力信号V1Pを増幅及び反転させて第1出力端Oに出力する。第2増幅器55は、入出力ラインDIO及び相補入出力ラインDIOBから同量の第2電流βをバイパスさせ、第2電流βを利用して電流感知回路51の相補出力信号V2Pを増幅及び反転させて第2出力端OBに出力する。
【0023】
イネーブル部59は、イネーブル信号ENに応答して電流感知回路51、第1増幅器53及び第2増幅器55をイネーブルさせる。ラッチ57は、第1出力端O及び第2出力端OBの信号をラッチしてCMOSレベルに変換して出力する。
【0024】
以下、各要素の構成について説明する、電流感知回路51は、二つのPMOSトランジスタMp51、Mp52と二つのNMOSトランジスタMn51、Mn52とを含んで構成される。PMOSトランジスタMp51は、入出力ラインDIOの電流を感知する電流感知トランジスタであり、入出力ラインDIOと出力信号V1Pが出力されるノードとの間に接続される。PMOSトランジスタMp52は、相補入出力ラインDIOBの電流を感知する電流感知トランジスタであり、相補入出力ラインDIOBと相補出力信号V2Pが出力されるノードとの間に接続される。
【0025】
PMOSトランジスタMp51とPMOSトランジスタMp52とは、クロスカップリングされる。すなわち、PMOSトランジスタMp51のゲートは、相補出力信号V2Pが出力されるノードに接続され、PMOSトランジスタMp52のゲートは、出力信号V1Pが出力されるノードに接続される。
【0026】
NMOSトランジスタMn51は、抵抗の役割を果たす負荷トランジスタであり、出力信号V1Pが出力されるノードと共通ノードNとの間に接続される。NMOSトランジスタMn51は、出力信号V1Pが出力されるノードにドレインとゲートとが共通接続され、ダイオードとして機能する。NMOSトランジスタMn52も抵抗の役割を果たす負荷トランジスタであり、相補出力信号V2Pが出力されるノードと共通ノードNとの間に接続される。NMOSトランジスタMn52は、相補出力信号V2Pが出力されるノードにドレインとゲートとが共通接続され、ダイオードとして機能する。
【0027】
第1増幅器53は、二つのPMOSトランジスタMp53、Mp54と一つのNMOSトランジスタMn53とを含んで構成される。
【0028】
PMOSトランジスタMp53は、相補入出力ラインDIOBと第1出力端Oとの間に接続され、電流感知回路51の出力信号V1Pにより制御される。PMOSトランジスタMp54は、入出力ラインDIOと第1出力端Oとの間に接続され、電流感知回路51の出力信号V1Pにより制御される。NMOSトランジスタMn53は、第1出力端Oと共通ノードNとの間に接続され、電流感知回路51の出力信号V1Pにより制御される。PMOSトランジスタMp53のチャネル幅及びチャネル長は、PMOSトランジスタMp54のチャネル幅及びチャネル長と等しいことが望ましい。
【0029】
第2増幅器55は、二つのPMOSトランジスタMp55、Mp56と一つのNMOSトランジスタMn54とを含んで構成される。
【0030】
PMOSトランジスタMp55は、入出力ラインDIOと第2出力端OBとの間に接続され、電流感知回路51の相補出力信号V2Pにより制御される。PMOSトランジスタMp56は、相補入出力ラインDIOBと第2出力端OBとの間に接続され、電流感知回路51の相補出力信号V2Pにより制御される。NMOSトランジスタMn54は、第2出力端OBと共通ノードNとの間に接続され、電流感知回路51の相補出力信号V2Pにより制御される。PMOSトランジスタMp55のチャネル幅及びチャネル長は、PMOSトランジスタMp56のチャネル幅及びチャネル長と等しいことが望ましい。
【0031】
イネーブル部59は、共通ノードNと接地電圧VSSとの間に接続され、イネーブル信号ENにより制御されるNMOSトランジスタMn55を含んで構成される。
【0032】
イネーブル部59は、必要に応じて図5の入出力ライン感知増幅器に含まれないこともあり、その場合にNMOSトランジスタMn51〜Mn54の一端は直接接地電圧VSSに接続される。
【0033】
以下、図5を参照して、本発明の好適な実施形態に係る入出力ライン感知増幅器の構成及び動作をさらに説明する。図5に示される入出力ライン感知増幅器は、電流感知回路51と増幅器53、55とが混合された回路である。電流感知回路51は、入力電流を最大化するために入力抵抗値がほとんど0になるように最適化され、この時の入出力ラインDIOと相補入出力ラインDIOBとはほとんど同じ電圧レベルを有する。
【0034】
一方、第1増幅器53において、PMOSトランジスタMp53のチャネル幅及びチャネル長がPMOSトランジスタMp54のチャネル幅及びチャネル長と等しいならば、PMOSトランジスタMp53とPMOSトランジスタMp54とは同じVGS(ゲートとソースとの間の電圧)を有する。従って、PMOSトランジスタMp53とPMOSトランジスタMp54とは、それぞれ同量の第1電流αを相補入出力ラインDIOB及び入出力ラインDIOからバイパスさせる。
【0035】
また、第2増幅器55においてPMOSトランジスタMp55のチャネル幅及びチャネル長がPMOSトランジスタMp56のチャネル幅及びチャネル長と等しいならば、PMOSトランジスタMp55とPMOSトランジスタMp56とは同じVGSを有する。従って、PMOSトランジスタMp55とPMOSトランジスタMp56とは、それぞれ同量の第2電流βを入出力ラインDIO及び相補入出力ラインDIOBからバイパスさせる。
【0036】
これにより、電流感知回路51においてNMOSトランジスタMn51に流れる電流はI1−α−βになり、NMOSトランジスタMn52に流れる電流はI2−α−βとなる。ここでI1は入出力ラインDIOを通じて流れる電流であり、I2は相補入出力ラインDIOBを通じて流れる電流である。従って、二つの電流差はI1−I2になり、結局差動入力電流の大きさは影響を受けなくなる。
【0037】
PMOSトランジスタMp53及びPMOSトランジスタMp54によりバイパスされた第1電流αは、電流感知回路51の出力信号V1Pを増幅するのに使われる。すなわち、第1増幅器53のPMOSトランジスタMp53、Mp54とNMOSトランジスタMn53とは一つのインバータを形成し、このインバータは第1電流αを利用して電流感知回路51の出力信号V1Pを増幅して反転する。
【0038】
インバータとしての機能を有する第1増幅器53を最適のバイアス条件において動作させるバイアス電圧は、電流感知回路51の出力信号V1Pにより提供される。これは、出力信号V1PがPMOSトランジスタMp51とNMOSトランジスタMn51とによる電圧分配作用により前記インバータのスレショルド電圧近くにおいて動作点を形成するためである。言い換えれば、W/L(Wはトランジスタのチャネル幅であり、Lはトランジスタのチャネル長である)がMp51:Mn51=(Mp53+Mp54):Mn53となるように最適化されれば、温度と工程変化とに関係なくV1Pが前記インバータのスレショルド電圧近くの値を有するバイアス電圧を自動的に供給する。
【0039】
PMOSトランジスタMp55及びPMOSトランジスタMp56によりバイパスされた第2電流βは、電流感知回路51の相補出力信号V2Pを増幅するのに使われる。すなわち、第2増幅器55のPMOSトランジスタMp55、Mp56とNMOSトランジスタMn54とは一つのインバータを形成し、このインバータは第2電流βを利用して電流感知回路51の相補出力信号V2Pを増幅して反転する。
【0040】
インバータ形態の第2増幅器55を最適のバイアス条件において動作させるバイアス電圧は電流感知回路51の相補出力信号V2Pにより提供される。これは、出力信号V2PがPMOSトランジスタMp52とNMOSトランジスタMn52とによる電圧分配作用により前記インバータのスレショルド電圧近くで動作点を形成するためである。言い換えれば、W/LがMp52:Mn52=(Mp55+Mp56):Mn54となるようにに最適化されれば、温度と工程変化とに関係なくV2Pが前記インバータのスレショルド電圧近くの値を有するバイアス電圧を自動的に供給する。
【0041】
以上のように、本発明の好適な実施形態によれば、入出力ライン感知増幅器は電流感知回路51と増幅器53、55とが混合された回路であり、従来の技術とは異なり差動増幅器で構成されるVSAを含まない。従って、電流消費及びDC電流を抑えた半導体メモリ装置の入出力ライン感知増幅器を提供することができる、
以上のように図面と明細書とにおいて好適な実施形態について説明した。本発明において用いられた特定の用語は、単に本発明を説明するための目的に使われたものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために用いられたものではない。従って、当業者であるならば、本発明の概念を逸脱しない限りにおいて、ここから多様な変形及び均等な他の実施形態が可能であるという点が理解される。従って、本発明の範囲は請求項の範囲に属する技術的思想によって与えられるものである。
【0042】
【発明の効果】
本発明によれば、例えば、電流消費及びDC電流を抑えた半導体メモリ装置の入出力ライン感知増幅器を提供することができる。
【図面の簡単な説明】
【図1】半導体メモリ装置の読み出しデータパスを示す図面である。
【図2】図1に示されるCSAの一例を示す回路図である。
【図3】図1に示されるVSAの一例を示す回路図である。
【図4】図1に示されるラッチの一例を示す回路図である。
【図5】本発明の好適な実施形態による半導体メモリ装置の入出力ライン感知増幅器の回路図である。
【符号の説明】
51 電流感知回路
53 第1増幅器
55 第2増幅器
57 ラッチ
Mp51、52、53、54、55、56 PMOSトランジスタ
Mn51、52、53、54、55 NMOSトランジスタ

Claims (7)

  1. 入出力ライン及び相補入出力ラインからの信号電流とこの相補電流とを感知する半導体メモリ装置の入出力ライン感知増幅器において、
    前記入出力ライン及び前記相補入出力ラインと接地との間に接続され、前記入出力ライン及び前記相補入出力ラインからの電流を差動増幅して、第1ノード及び第2ノードに第1出力信号及び第2出力信号として出力する電流感知回路と、
    前記第1出力信号を反転増幅して第1出力端に出力する第1増幅器と、
    前記第2出力信号を反転増幅して第2出力端に出力する第2増幅器とを備え、
    前記第1増幅器は、
    前記相補入出力ラインと前記第1出力端との間に接続され、前記電流感知回路の前記第1ノードにゲートが接続された第1トランジスタと、
    前記入出力ラインと前記第1出力端との間に接続され、前記電流感知回路の前記第1ノードにゲートが接続された第2トランジスタと、
    前記第1出力端と前記接地との間に接続され、前記電流感知回路の前記第1ノードにゲートが接続された第3トランジスタと、
    を備え、
    前記第2増幅器は、
    前記入出力ラインと前記第2出力端との間に接続され、前記電流感知回路の前記第2ノードにゲートが接続された第4トランジスタと、
    前記相補入出力ラインと前記第2出力端との間に接続され、前記電流感知回路の前記第2ノードにゲートが接続された第5トランジスタと、
    前記第2出力端と前記接地との間に接続され、前記電流感知回路の前記第2ノードにゲートが接続された第6トランジスタと、
    を備えることを特徴とする入出力ライン感知増幅器。
  2. 前記相補入出力ラインと前記第1トランジスタとの間に流れる電流は、前記入出力ラインと前記第2トランジスタとの間に流れる電流と同量であることを特徴とする請求項1に記載の入出力ライン感知増幅器。
  3. 前記第1トランジスタのチャネル長とチャネル幅との比は、前記第2トランジスタのチャネル長とチャネル幅との比と等しいことを特徴とする請求項1又は請求項2に記載の入出力ライン感知増幅器。
  4. 前記電流感知回路は、
    前記入出力ラインと前記第1ノードとの間に接続された第1電流感知トランジスタと、
    前記相補入出力ラインと前記第2ノードとの間に接続された第2電流感知トランジスタと、
    前記第1ノードと接地との間に接続され第1負荷トランジスタと、
    前記第2ノードと前記接地との間に接続され第2負荷トランジスタとを備えることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体メモリ装置の入出力ライン感知増幅器。
  5. 前記入出力ライン感知増幅器は、
    前記第1負荷トランジスタの一端、前記第2負荷トランジスタの一端、前記第3トランジスタの一端及び前記第6トランジスタの一端が共通接続される第3ノードと前記接地との間に接続され、イネーブル信号に応答して前記電流感知回路、前記第1増幅器、及び前記第2増幅器をイネーブルさせるイネーブル部をさらに備えることを特徴とする請求項に記載の半導体メモリ装置の入出力ライン感知増幅器。
  6. 前記第1トランジスタのチャネル幅及びチャネル長は、前記第2トランジスタのチャネル幅及びチャネル長と等しいことを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体メモリ装置の入出力ライン感知増幅器。
  7. 前記第4トランジスタのチャネル幅及びチャネル長は、前記第5トランジスタのチャネル幅及びチャネル長と等しいことを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体メモリ装置の入出力ライン感知増幅器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4514945B2 (ja) * 2000-12-22 2010-07-28 富士通セミコンダクター株式会社 半導体装置
KR100546321B1 (ko) * 2003-03-15 2006-01-26 삼성전자주식회사 데이터 라인 상에 전압 감지 증폭기와 전류 감지 증폭기를갖는 멀티 뱅크 메모리 장치
DE102004013055B4 (de) * 2003-03-15 2008-12-04 Samsung Electronics Co., Ltd., Suwon Halbleiterspeicherbaustein mit Datenleitungsabtastverstärker
US6944066B1 (en) 2004-04-29 2005-09-13 Micron Technology, Inc. Low voltage data path and current sense amplifier
US7061817B2 (en) * 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
US7187207B2 (en) * 2005-06-27 2007-03-06 Texas Instruments Incorporated Leakage balancing transistor for jitter reduction in CML to CMOS converters
US7583107B2 (en) * 2006-09-27 2009-09-01 Atmel Corporation Sense amplifier circuit for low voltage applications
KR100826497B1 (ko) 2007-01-22 2008-05-02 삼성전자주식회사 전력 소모를 줄이기 위한 반도체 메모리 장치의 입출력센스 앰프 회로
KR101311726B1 (ko) * 2007-07-06 2013-09-26 삼성전자주식회사 센스 앰프 회로, 이를 포함하는 반도체 메모리 장치 및신호 증폭 방법
KR101519039B1 (ko) * 2008-11-27 2015-05-11 삼성전자주식회사 입출력 센스 앰프, 이를 포함하는 반도체 메모리 장치, 및 반도체 메모리 장치를 포함하는 메모리 시스템
DE102009011255B4 (de) * 2009-03-02 2012-08-23 Austriamicrosystems Ag Ausleseschaltung für wieder beschreibbare Speicher und Ausleseverfahren für dieselben
US8289796B2 (en) 2010-01-26 2012-10-16 Micron Technology, Inc. Sense amplifier having loop gain control
US8705304B2 (en) * 2010-03-26 2014-04-22 Micron Technology, Inc. Current mode sense amplifier with passive load
US8283950B2 (en) 2010-08-11 2012-10-09 Micron Technology, Inc. Delay lines, amplifier systems, transconductance compensating systems and methods of compensating
US8810281B2 (en) 2011-07-26 2014-08-19 Micron Technology, Inc. Sense amplifiers including bias circuits
KR20140028601A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 입출력센스앰프
WO2016143169A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor storage device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008311B1 (ko) * 1990-12-28 1993-08-27 삼성전자 주식회사 센스 앰프의 출력 제어회로
KR960008456B1 (en) * 1993-10-06 1996-06-26 Hyundai Electronics Ind Sense amplifier of semiconductor memory device
KR0121777B1 (ko) * 1994-05-23 1997-12-05 김영환 고속 동작용 감지 증폭기
US5528543A (en) * 1994-09-16 1996-06-18 Texas Instruments Incorporated Sense amplifier circuitry
KR0172517B1 (ko) * 1995-03-07 1999-03-30 김주용 전류감지증폭형 감지증폭기
KR0146530B1 (ko) * 1995-05-25 1998-09-15 김광호 단속제어회로를 구비한 반도체 메모리 장치와 제어방법
KR100205530B1 (ko) * 1996-04-24 1999-07-01 윤종용 감지 증폭기
KR100218306B1 (ko) * 1996-06-27 1999-09-01 구본준 전류/전압 변환기와 이를 이용하는 센스 증폭기 및 센싱방법
IT1295910B1 (it) * 1997-10-31 1999-05-28 Sgs Thomson Microelectronics Circuito di lettura per memorie non volatili
KR19990048862A (ko) * 1997-12-11 1999-07-05 김영환 반도체 메모리 소자의 감지 증폭기
KR100357041B1 (ko) * 1998-12-22 2003-01-08 주식회사 하이닉스반도체 저전압용전류감지증폭기
KR100343290B1 (ko) * 2000-03-21 2002-07-15 윤종용 반도체 메모리 장치의 입출력 감지 증폭기 회로

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