DE102009011255B4

DE102009011255B4 - Ausleseschaltung für wieder beschreibbare Speicher und Ausleseverfahren für dieselben

Info

Publication number: DE102009011255B4
Application number: DE102009011255A
Authority: DE
Inventors: Gregor Schatzberger; Johannes Fellner
Original assignee: Austriamicrosystems AG
Current assignee: Ams Osram AG
Priority date: 2009-03-02
Filing date: 2009-03-02
Publication date: 2012-08-23
Anticipated expiration: 2029-03-03
Also published as: US20100220532A1; US8189409B2; DE102009011255A1

Abstract

Ausleseschaltung für wiederbeschreibbare Speicher umfassend: — eine Steuerlogik (SL) mit einem Eingang zum Zuführen eines Startsignals (START) und mit mehreren Ausgängen zum Bereitstellen jeweils eines Steuersignals in Abhängigkeit des Startsignals (START), — einen ersten Anschluss (21) zum schaltbaren Verbinden mittels eines ersten Schalters (S1) mit einer ersten Speicherzelle (140) und einen zweiten Anschluss (22) zum schaltbaren Verbinden mittels eines zweiten Schalters (S2) mit einer zweiten Speicherzelle (130), — eine mit der Steuerlogik (SL), sowie mit dem ersten und dem zweiten Anschluss (21, 22) gekoppelte Ausleseeinheit (ENT, AV), mit einem Ausgang (23) zum Bereitstellen eines Ausgangssignals (Out) in Abhängigkeit eines Zustands der ersten und/oder der zweiten Speicherzelle (140, 130) und in Abhängigkeit der Steuersignale, wobei die Ausleseschaltung jeweils zum selbstterminierten Betrieb in einer Lesebetriebsart und in einer Testbetriebsart ausgelegt ist, und wobei die Ausleseschaltung für wiederbeschreibbare Speicher, in denen ein Datenbit durch zwei Speicherzellen gebildet wird,...

Description

Die Erfindung betrifft eine Ausleseschaltung für wieder beschreibbare Speicher, sowie ein Ausleseverfahren für dieselben.
Die im Rahmen dieser Erfindung diskutierten wieder beschreibbaren Speicher sind so genannte EEPROM, electrically erasable programmable read only memory, oder so genannte Flashspeicher. Ein Merkmal eines EEPROM oder Flashspeichers ist, dass die gespeicherten Daten auch bei abgeschalteter Versorgungsspannung gehalten werden. Abhängig von der eingesetzten Technologie ändern sich die physikalischen Parameter der Speicherelemente durch mehrfaches Beschreiben. In Abhängigkeit der Anzahl der Speicherzugriffe ändert sich eine so genannte Threshold-Spannung, die von einem jeweiligen Speicherelement bereitgestellt wird. Damit ist eine Änderung der Stromergiebigkeit der jeweiligen Speicherzelle verbunden. Eine sehr hohe Anzahl von Schreibzugriffen kann zum Totalausfall einzelner Speicherelemente durch Oxidbrüche führen.
Ein weiteres Merkmal von EEPROM oder Flashspeichern ist die Abhängigkeit des Drain-Source-Stromes einer Speicherzelle von ihrer Versorgungsspannung. Bei niedriger Versorgungsspannung sinkt der Drain-Source-Strom stark ab und erschwert beziehungsweise verlangsamt somit das Auslesen der Speicherzelle.
Ausleseschaltkreise bewerten den logischen Zustand einer Speicherzelle. Beim Design von EEPROM oder Flashspeichern sind Ausleseschaltungen eine besondere Herausforderung. Einerseits sollen die Ausleseschaltkreise sehr schnell und flächeneffizient sein, andererseits sollen sie die Veränderungen der Speicherzellen durch das Mehrfachbeschreiben abbilden und auch bei niedrigen Versorgungsspannungen den richtigen Wert auslesen. Des Weiteren müssen die Ausleseschaltkreise und der Aufbau eines wieder beschreibbaren Speichers an die spezifischen Anforderungen einer Anwendung angepasst werden.
Eine bekannte Ausleseschaltung für EEPROM oder Flashspeicher basiert auf einem volldifferentiellen Messverstärker für niedrige Versorgungsspannungen. Hierbei wird der Strom einer Bitzelle mit dem Strom einer Referenzzelle von einem Komparator verglichen und in einem nachgeschalteten sogenannten Latch gespeichert. Die Einschaltzeit des Ausleseschaltkreises muss dabei so bemessen werden, dass der Messverstärker seine Entscheidung bezüglich des in der Bitzelle gespeicherten Wertes getroffen hat, bevor die Ausleseschaltung wieder abgeschaltet wird. Um Prozessvariationen von Hochvolt- und Niedervolttransistoren zu berücksichtigen, muss die Reserve für die Einschaltzeit groß genug bemessen sein. Die Zeitspanne von der Entscheidung des Messverstärkers bis zum Abschalten der Ausleseschaltung bedingt eine erhöhte Stromaufnahme.
In einer weiteren bekannten Ausleseschaltung wird eine optimale Auslesereserve dadurch realisiert, dass ein Datenbit durch zwei Speicherzellen abgebildet wird. Die zwei Speicherzellen sind dabei jeweils zueinander entgegengesetzt programmiert. Damit wird eine doppelt so hohe Auslesesicherheit erreicht. Andererseits verdoppelt sich auch die Anzahl der Speicherzellen.
US 2008/0080295 A1 beschreibt einen Halbleiterspeicher mit einem so genannten Self Timing Control Sense Amplifer. Der Halbleiterspeicher basiert auf einmal beschreibbaren Speicherelementen, so genannten OTPs. Zum Festlegen einer Auslesezeit wird eine Referenzspannung als Zeitbasis verwendet. Sobald diese Referenzspannung über- bzw. unterschritten ist, ist der Auslesevorgang beendet.
US 6,490,203 B1 zeigt eine Ausleseschaltung für Flash-EEPROMs.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Ausleseschaltung und ein Ausleseverfahren für wieder beschreibbare Speicher anzugeben, die beziehungsweise das ein verbessertes Auslesen bezüglich beispielsweise der Auslesezeit, der Versorgungsspannung und der Stromaufnahme ermöglicht.
Die Aufgabe wird gelöst durch die Ausleseschaltung für wieder beschreibbare Speicher des Patentanspruchs 1, sowie durch das Ausleseverfahren des Patentanspruchs 23. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstände der abhängigen Ansprüche.
In einer Ausführungsform umfasst eine Ausleseschaltung für wieder beschreibbare Speicher eine Steuerlogik, einen ersten Anschluss zum schaltbaren Verbinden mittels eines ersten Schalters mit einer ersten Speicherzelle, einen zweiten Anschluss zum schaltbaren Verbinden mittels eines zweiten Schalters mit einer zweiten Speicherzelle, und eine mit der Steuerlogik, sowie mit dem ersten und dem zweiten Anschluss gekoppelte Ausleseeinheit. Die Steuerlogik weist einen Eingang zum Zuführen eines Startsignals und mehrere Ausgänge zum Bereitstellen jeweils eines Steuersignals in Abhängigkeit des Startsignals auf. Die Ausleseeinheit weist einen Ausgang zum Bereitstellen eines Ausgangssignals in Abhängigkeit eines Zustands der ersten und/oder der zweiten Speicherzelle und in Abhängigkeit der Steuersignale auf. Die Ausleseschaltung ist dabei jeweils zum selbstterminierten Betrieb in einer Lesebetriebsart und in einer Testbetriebsart ausgelegt. Zudem ist die Ausleseschaltung für wiederbeschreibbare Speicher, in denen ein Datenbit durch zwei Speicherzellen gebildet wird, ausgelegt. Die zweite Speicherzelle weist einen invertierten Speicherzustand bezüglich des Speicherzustands der ersten Speicherzelle auf.
Das Startsignal initiiert einen von der Steuerlogik in seiner zeitlichen Abfolge gesteuerten Auslesevorgang. In der Lesebetriebsart werden der Zustand der ersten Speicherzelle und der Zustand der zweiten Speicherzelle in der Ausleseeinheit bewertet. In der Testbetriebsart wird der Zustand der ersten Speicherzelle oder der Zustand der zweiten Speicherzelle in der Ausleseeinheit bewertet. Das Ergebnis dieser Bewertung wird in Form des Ausgangssignals gesteuert von den Steuersignalen der Steuerlogik am Ausgang bereitgestellt.
Mit Vorteil erkennt die Ausleseschaltung aufgrund der Selbstterminierung eigenständig, wann das jeweilige Bewertungsergebnis am Ausgang bereit steht und beendet daraufhin den Auslesevorgang automatisch beziehungsweise selbsttätig. Dadurch wird die Auslesegeschwindigkeit erhöht und gleichzeitig die Leistungsaufnahme minimiert.
Der Zustand einer Speicherzelle ist entweder programmiert oder unprogrammiert. Der programmierte Zustand ist beispielsweise durch eine logische 1, der unprogrammierte Zustand ist durch eine logische 0 dargestellt.
Der selbstterminierte Betrieb in jeder Betriebsart umfasst jeweils ein automatisches Erkennen der Verfügbarkeit des Bewertungsergebnisses und das automatische Beenden des Auslesevorgangs durch die Ausleseschaltung.
Die Ausleseschaltung eignet sich für wieder beschreibbare Speicher mit Referenzbitzellen oder für wieder beschreibbare Speicher, in denen ein Datenbit durch zwei Speicherzellen gebildet wird. Demzufolge beinhaltet im ersten Fall die erste Speicherzelle das auszulesende Datenbit und die zweite Speicherzelle ein Referenzbit. Im zweiten Fall umfasst die erste Speicherzelle wiederum das auszulesende Datenbit und die zweite Speicherzelle ein zweites Bit, das den invertierten Speicherzustand bezüglich der ersten Speicherzelle aufweist. Die erste und die zweite Speicherzelle umfassen jeweils beispielsweise einen Hochvolttransistor, der vorzugsweise in MOS-Technik implementiert ist. Bei Verwendung einer Referenzzelle wird ein Transistor eingesetzt, bei dem ein sogenannter Floating Gateanschluss mit einem sogenannten Control Gateanschluss kurzgeschlossen ist. Ein von der Referenzzelle erzeugter Strom wird in seiner Höhe so festgelegt, dass er in der Mitte zwischen einem Strom, der von einer programmierten Speicherzelle und einem Strom, der von einer gelöschten Speicherzelle bereit gestellt wird, liegt. Dies wird über die Einstellung einer Gate-Source-Spannung mit Hilfe einer Spannung am Gateanschluss erreicht.
In einer weiteren Ausführungsform sind der erste und der zweite Schalter jeweils von einem ersten Steuersignal, das von der Steuerlogik bereitgestellt ist, gesteuert.
Das erste Steuersignal wird dabei in Abhängigkeit des Startsignals bereitgestellt.
In einer Weiterbildung umfasst die Ausleseeinheit eine Entladeeinheit zum Entladen einer ersten und einer zweiten Leitung und einen Ausleseverstärker, an dessen Ausgang das Ausgangssignal bereitgestellt ist. Die erste Leitung ist einerseits mit dem ersten Anschluss der Ausleseschaltung und andererseits mit einem ersten Ausgang der Entladeeinheit verbunden. Die zweite Leitung ist einerseits mit dem zweiten Anschluss der Ausleseschaltung und andererseits mit einem zweiten Ausgang der Entladeeinheit verbunden. Ein erster Eingang des Ausleseverstärkers ist über einen ersten Leseschalter schaltbar mit dem ersten Ausgang der Entladeeinheit verbunden. Ein zweiter Eingang des Ausleseverstärkers ist über einen zweiten Leseschalter schaltbar mit dem zweiten Ausgang der Entladeeinheit verbunden.
Zu Beginn eines jeden Auslesevorgangs wird sowohl in der Lese-, als auch in der Testbetriebsart jeweils die erste und die zweite Leitung, sowie der Ausgang entladen. Damit wird das Ausgangssignal zurückgesetzt.
Vorteilhafterweise werden durch das Entladen Spannungsspitzen am Ausgang der Ausleseschaltung vermieden. Es wird zudem sichergestellt, dass ein Ergebnis eines vorangegangenen Auslesevorgangs gelöscht ist.
In einer weiteren Ausführungsform sind der erste und der zweite Leseschalter jeweils von einem zweiten Steuersignal, das von der Steuerlogik bereitgestellt ist, gesteuert.
In einer Weiterbildung weist die Entladeeinheit einen dritten, einen vierten und einen fünften Schalter auf. Der dritte Schalter ist zum schaltbaren Verbinden des ersten Anschlusses mit einem Bezugspotentialanschluss ausgelegt. Der vierte Schalter ist zum schaltbaren Verbinden des ersten Anschlusses mit dem zweiten Anschluss, der fünfte Schalter ist zum schaltbaren Verbinden des zweiten Anschlusses mit dem Bezugspotentialanschluss ausgelegt.
Durch Schließen des dritten, vierten und fünften Schalters werden sowohl die erste als auch die zweite Leitung mit dem Bezugspotentialanschluss kurzgeschlossen. Dadurch werden die erste und die zweite Leitung entladen.
In einer Weiterbildung wird der dritte Schalter von einem dritten Steuersignal, der vierte Schalter von einem vierten Steuersignal und der fünfte Schalter von einem fünften Steuersignal gesteuert. Das dritte, vierte und fünfte Steuersignal werden jeweils von der Steuerlogik bereitgestellt.
Die separate Steuerung des dritten, vierten und fünften Schalters ermöglicht das separate Entladen der ersten oder der zweiten Leitung in der Testbetriebsart und das gleichzeitige gemeinsame Entladen der ersten und der zweiten Leitung in der Lesebetriebsart.
In einer weiteren Ausführungsform weist der Ausleseverstärker eine Vergleichsspeichereinheit und eine Ausgabeeinheit auf. Die Vergleichsspeichereinheit ist mit ihrem ersten Anschluss über den ersten Leseschalter schaltbar mit dem ersten Ausgang der Entladeeinheit verbunden. Mit ihrem zweiten Anschluss ist die Vergleichsspeichereinheit über den zweiten Leserschalter schaltbar mit dem zweiten Ausgang der Entladeeinheit verbunden. An einem ersten Ausgang der Vergleichsspeichereinheit ist ein erstes Vergleichssignal bereitgestellt, welches der Steuerlogik zugeführt ist. An einem zweiten Ausgang der Vergleichsspeichereinheit ist ein zweites Vergleichssignal bereitgestellt, welches der Steuerlogik zugeführt ist. Der Ausgabeeinheit ist an einem ersten Eingang ein achtes Steuersignal, das von der Steuerlogik bereitgestellt ist, zugeführt. Ein zweiter Eingang der Ausgabeeinheit ist mittels eines sechsten Schalters schaltbar mit dem zweiten Ausgang der Vergleichsspeichereinheit verbunden. Ein dritter Eingang der Ausgabeeinheit ist mittels eines siebten Schalters schaltbar mit dem ersten Ausgang der Vergleichsspeichereinheit verbunden. Am Ausgang der Ausgabeeinheit ist das Ausgangssignal bereitgestellt.
In der Vergleichsspeichereinheit wird ein die erste Leitung durchfließender Strom mit einem die zweite Leitung durchfließenden Strom verglichen. In der Lesebetriebsart entspricht der Strom auf der ersten Leitung einem Strom, der von der ersten Speicherzelle geliefert wird, der Strom auf der zweiten Leitung entspricht einem Strom, der von der zweiten Speicherzelle geliefert wird. In der Testbetriebsart wird entweder der ersten Leitung oder der zweiten Leitung ein Referenzstrom zugeführt, welcher dem Vergleich zugrunde gelegt wird. In beiden Betriebsarten wird das Vergleichsergebnis als erstes und zweites Vergleichssignal am Ausgang der Vergleichsspeichereinheit bereitgestellt und der Steuerlogik zugeführt. Erkennt die Steuerlogik eine Zustandsänderung des ersten oder zweiten Vergleichssignals, so werden der sechste und der siebte Schalter geschlossen. Das zweite Vergleichssignal wird somit dem zweiten Eingang der Ausgabeeinheit zugeführt, das erste Vergleichssignal wird dem dritten Eingang der Ausgabeeinheit zugeführt. Folglich ändert sich das Ausgangssignal in Abhängigkeit des achten Steuersignals und des von der Vergleichsspeichereinheit ermittelten Vergleichsergebnisses.
Mit Vorteil beendet der Ausleseverstärker einen Auslesevorgang in der Testbetriebsart und in der Lesebetriebsart automatisch, wenn er aufgrund des zur Steuerlogik zurückgeführten ersten und zweiten Vergleichssignals eine Zustandsänderung erkennt und damit seine Entscheidung getroffen hat. Dadurch wird die Leistungsaufnahme weiter verringert.
In einer Weiterbildung sind der sechste und der siebte Schalter jeweils von einem sechsten Steuersignal, das von der Steuerlogik bereitgestellt ist, gesteuert.
Das sechste Steuersignal wird von der Steuerlogik in Abhängigkeit des ersten oder zweiten Vergleichssignals bereitgestellt.
In einer weiteren Ausführungsform umfasst die Vergleichsspeichereinheit einen ersten Inverter und einen zweiten Inverter.
Ein Eingang des ersten Inverters ist mit dem ersten Anschluss der Vergleichsspeichereinheit verbunden. Ein Ausgang des ersten Inverters ist mit dem ersten Ausgang der Vergleichsspeichereinheit verbunden. Ein Eingang des zweiten Inverters ist mit dem zweiten Anschluss der Vergleichsspeichereinheit gekoppelt. Ein Ausgang des zweiten Inverters ist mit dem zweiten Ausgang der Vergleichsspeichereinheit gekoppelt.
Ein Strom auf der ersten Leitung wird über den ersten Leseschalter dem ersten Inverter zugeführt. Ein Strom auf der zweiten Leitung wird über den zweiten Leseschalter dem zweiten Inverter zugeführt. Erreicht ein Potential auf der ersten Leitung oder auf der zweiten Leitung den Kipppunkt des ersten oder zweiten Inverters, so schaltet der Ausgang des betreffenden Inverters um. Der erste Inverter stellt das erste Vergleichssignal bereit, der zweite Inverter stellt das zweite Vergleichssignal bereit. Bei Änderung des Zustands einer der beiden Vergleichssignale werden die Inverter von der Vergleichskonfiguration in eine Speicherkonfiguration umgeschaltet. Die Speicherkonfiguration kann auch als Latch-Konfiguration bezeichnet werden. Der ermittelte Zustand der ersten und/oder zweiten Speicherzelle bleibt in der Vergleichsspeichereinheit gespeichert.
In einer Weiterbildung umfasst die Ausgabeeinheit ein erstes NAND-Gatter, ein zweites NAND-Gatter und einen dritten Inverter. Ein erster Eingang des ersten NAND-Gatters wird vom ersten Eingang der Ausgabeeinheit gebildet. Ein zweiter Eingang des ersten NAND-Gatters wird vom zweiten Eingang der Ausgabeeinheit gebildet. Ein erster Eingang des zweiten NAND-Gatters wird vom ersten Eingang der Ausgabeeinheit, ein zweiter Eingang des zweiten NAND-Gatters wird vom dritten Eingang des Ausgabeeinheit gebildet. An einem Ausgang des zweiten NAND-Gatters ist ein zum Ausgangssignal invertiertes Signal bereitgestellt. Ein Eingang des dritten Inverters ist mit dem Ausgang des ersten NAND-Gatters verbunden. Am Ausgang des dritten Inverters ist das Ausgangssignal bereitgestellt.
Sobald die Steuerlogik einen Zustandswechsel des ersten oder zweiten Vergleichssignals erkannt hat, wird das erste Vergleichssignal dem zweiten NAND-Gatter, und das zweite Vergleichssignal wird dem ersten NAND-Gatter zugeführt. Das den jeweiligen anderen Eingängen des ersten und zweiten NAND-Gatters zugeführte achte Steuersignal ist auf logisch 1 geschaltet, so dass eine jeweilige Änderung des ersten oder zweiten Vergleichssignals am Ausgang des zweiten oder ersten NAND-Gatters erscheint und in Form des Ausgangssignals bereitgestellt wird.
In einer weiteren Ausführungsform weist die Ausleseschaltung einen Ladebeschleuniger, zum zusätzlichen Laden der Ausleseeinheit, auf. Der Ladebeschleuniger ist mit dem ersten und dem zweiten Anschluss der Ausleseschaltung, sowie mit der Steuerlogik gekoppelt.
Der Ladebeschleuniger erzeugt einen zusätzlichen Stromfluss, der sich zum jeweiligen Stromfluss auf der ersten und zweiten Leitung am ersten und zweiten Anschluss der Ausleseschaltung addiert.
Vorteilhafterweise ist die Ausleseschaltung auch bei niedrigen Versorgungsspannungen noch dazu in der Lage, den Zustand der ersten und/oder zweiten Speicherzelle sicher auszulesen, trotz der niedrigen, im Mikroamperebereich liegenden Ströme, die von der ersten und/oder zweiten Speicherzelle geliefert werden. Mit Vorteil wird dadurch die Zeit, die ein Auslesevorgang benötigt, beispielsweise um den Faktor 10 verringert.
In einer Weiterbildung umfasst der Ladebeschleuniger einen ersten und einen zweiten Integrator. Der erste Integrator weist einen Steuereingang auf, der mit dem zweiten Anschluss der Ausleseschaltung gekoppelt ist. Der zweite Integrator weist einen Steuereingang auf, der mit dem ersten Anschluss der Ausleseschaltung gekoppelt ist.
Der erste Integrator bewirkt einen zusätzlichen Stromfluss auf der ersten Leitung, für den Fall, dass die erste Speicherzelle programmiert ist. Dadurch steigt das Potential auf der ersten Leitung schneller an als das Potential auf der zweiten Leitung. Somit erreicht der mit der ersten Leitung verbundene erste Inverter seine Schaltschwelle früher.
In einer Weiterbildung weist der erste Integrator eine erste Kapazität und eine erste gesteuerte Stromquelle auf. Die erste Kapazität ist einerseits mit dem Bezugspotentialanschluss und andererseits mit dem ersten Anschluss der Ausleseschaltung verbunden. Die erste gesteuerte Stromquelle weist den ersten Steuereingang des ersten Integrators auf. Die erste gesteuerte Stromquelle ist einerseits über einen achten Schalter schaltbar mit einem Versorgungspotentialanschluss und andererseits mit dem ersten Anschluss der Ausleseschaltung verbunden. Der zweite Integrator weist eine zweite Kapazität und eine zweite gesteuerte Stromquelle auf. Die zweite Kapazität ist einerseits mit dem Bezugspotentialanschluss und andererseits mit dem zweiten Anschluss der Ausleseschaltung verbunden. Die zweite gesteuerte Stromquelle weist den Steuereingang des zweiten Integrators auf und ist einerseits über einen neunten Schalter schaltbar mit dem Versorgungspotentialanschluss und andererseits mit dem zweiten Anschluss der Ausleseschaltung verbunden.
In einer weiteren Ausführungsform sind der achte und der neunte Schalter jeweils von einem siebten Steuersignal, das von der Steuerlogik bereitgestellt ist, gesteuert.
Während eines Auslesevorgangs werden der achte und der neunte Schalter mit Hilfe des siebten Steuersignals von der Steuerlogik in den geschlossenen Zustand gesteuert. Ist die erste Speicherzelle im gelöschten oder unprogrammierten Zustand, so ergibt sich kein zusätzlicher Stromfluss über die erste Leitung in die erste Kapazität. Auf der zweiten Leitung ergibt sich ein zusätzlicher Stromfluss, wodurch das Potential auf der zweiten Leitung schneller als auf der ersten Leitung ansteigt. Da der Steuereingang der ersten gesteuerten Stromquelle mit der zweiten Leitung verbunden ist, wird die erste gesteuerte Stromquelle bei steigendem Potential auf der zweiten Leitung zurückgeregelt und liefert somit weniger Strom zum Laden der ersten Kapazität. Der Potentialanstieg auf der ersten Leitung wird weiter verlangsamt. Der Steuereingang der zweiten gesteuerten Stromquelle ist mit der ersten Leitung verbunden, und liefert somit einen Strom zum Laden der zweiten Kapazität. Somit wird die Schaltschwelle des zweiten Inverters schneller erreicht und die Steuerlogik schließt den Auslesevorgang ab, indem sie mittels des siebten Steuersignals den achten und den neunten Schalter öffnet.
Mit Vorteil kann durch den zusätzlichen Strom des ersten oder zweiten Integrators eine Fehlabstimmung der Schaltschwellen des ersten und zweiten Inverters ausgeglichen werden.
In einer Weiterbildung weist der Ladebeschleuniger einen ersten und einen zweiten Transistor auf. Der erste Transistor umfasst einen Steueranschluss, der mit dem zweiten Anschluss der Ausleseschaltung verbunden ist, sowie eine gesteuerte Strecke, die einerseits mit dem ersten Anschluss der Ausleseschaltung und andererseits mit dem Bezugspotentialanschluss verbunden ist. Der zweite Transistor umfasst einen Steueranschluss, der mit dem ersten Anschluss der Ausleseschaltung verbunden ist, sowie eine gesteuerte Strecke, die einerseits mit dem zweiten Anschluss der Ausleseschaltung und andererseits mit dem Bezugspotentialanschluss verbunden ist.
Für den oben beschriebenen Fall wird durch die kreuzgekoppelten Transistoren der Potentialanstieg auf der zweiten Leitung noch weiter beschleunigt. Somit wird die Schaltschwelle des zweiten Inverters noch früher erreicht. Die zweite Stromquelle wird noch mehr aufgesteuert. Der Eingang des ersten Inverters wird mit Hilfe des ersten Transistors auf Bezugspotential gezogen.
Mit Vorteil ergeben sich daraus eine weitere Erhöhung der Auslesegeschwindigkeit, sowie eine bessere Störsicherheit. Der Störabstand wird durch die kreuzgekoppelten Transistoren vergrößert.
In einer weiteren Ausführungsform sind in der Lesebetriebsart in einer Entladephase der erste, der zweite, der dritte, der vierte und der fünfte Schalter, sowie der erste und der zweite Leseschalter jeweils in den geschlossenen Zustand gesteuert und der sechste und der siebte Schalter jeweils in den geöffneten Zustand gesteuert. In einer Auslesephase sind der erste und der zweite Schalter jeweils in den geschlossenen Zustand, der dritte, der vierte und der fünfte Schalter sind jeweils in den geöffneten Zustand gesteuert. In einer Speicherphase sind der sechste und der siebte Schalter jeweils in den geschlossenen Zustand, und der erste, der zweite, der dritte, der vierte und der fünfte Schalter, sowie der erste und der zweite Leseschalter sind jeweils in den geöffneten Zustand gesteuert.
In der Entladephase werden die erste und die zweite Leitung über den geschlossenen ersten bis fünften Schalter sowie die geschlossenen Leseschalter auf Bezugspotential entladen. In der Auslesephase sind der dritte, vierte und fünfte Schalter geöffnet, so dass der jeweilige Zustand der ersten und der zweiten Speicherzelle bei geschlossenem erstem und zweitem Schalter sowie bei geschlossenem erstem und zweitem Leseschalter dem Ausleseverstärker zugeführt wird. Ein Zustandswechsel an den Ausgängen der Vergleichsspeichereinheit kennzeichnet den Beginn der Speicherphase. Hier sind der sechste und der siebte Schalter jeweils geschlossen, damit das Vergleichsergebnis der Auslesephase gespeichert wird. Da in der Speicherphase das Auslesen abgeschlossen ist, sind der erste bis fünfte Schalter, sowie der erste und der zweite Leseschalter geöffnet.
In einer Weiterbildung sind in der Entlade- und in der Auslesephase der achte und der neunte Schalter jeweils in den geschlossenen Zustand gesteuert. In der Speicherphase sind der achte und der neunte Schalter jeweils in den geöffneten Zustand gesteuert.
Das Schließen des achten und neunten Schalters in der Auslesephase bewirkt das schnellere Laden durch den Ladebeschleuniger.
Vorteilhafterweise wird damit eine Reduzierung der Auslesezeit erzielt. Das Auslesen ist auch bei geringen Versorgungsspannungen im 1 Voltbereich, bei denen die Speicherzellen geringe Ströme im Mikroamperebereich liefern, in zumutbarer Zeit möglich.
In einer weiteren Ausführungsform wird in der Lesebetriebsart das Ausgangssignal in Abhängigkeit eines Ergebnisses eines Vergleichs eines Stromes durch die erste Speicherzelle mit einem Strom durch die zweite Speicherzelle bereitgestellt.
In einer Weiterbildung umfasst die Ausgabeeinheit in der Testbetriebsart einen Multiplexer zum Testen der ersten und/oder der zweiten Speicherzelle. Der Multiplexer weist einen Steuereingang zum Zuführen eines ersten, von der Steuerlogik bereitgestellten Teststeuersignals, einen ersten Eingang und einen zweiten Eingang auf. Der erste Eingang ist mit dem Ausgang des ersten NAND-Gatters der Ausgabeeinheit verbunden. Der zweite Eingang ist mit dem Ausgang des zweiten NAND-Gatters der Ausgabeeinheit verbunden. Des Weiteren weist der Multiplexer einen Ausgang, der mit dem Eingang des dritten Inverters der Ausgabeeinheit verbunden ist, auf.
In der Testbetriebsart wird des Grad der Programmierung der ersten oder der zweiten Speicherzelle bewertet. Zum Bewerten der ersten Speicherzelle wird am ersten Anschluss der Ausleseschaltung ein externer Referenzstrom eingeprägt. Dieser wird von dem Strom der ersten Speicherzelle subtrahiert. Die zweite Leitung wird gleichzeitig über den geschlossenen fünften Schalter auf Bezugspotential gelegt. Der Ausgang des ersten NAND-Gatters der Ausgabeeinheit ist über den Multiplexer an den Eingang des Inverters geschaltet. Ist die erste Speicherzelle nur schwach programmiert, so bleibt der Ausgang der Ausleseschaltung auf logisch 0. Ist die erste Speicherzelle nur schwach gelöscht, so bleibt der Ausgang der Ausleseschaltung auf logisch 1.
Vorteilhafterweise werden somit schwach gelöschte, beziehungsweise schwach programmierte Speicherzellen erkannt. Durch das digitale Zurücklesen des Inhalts der Speicherzelle erübrigt sich das alternative, sehr zeitaufwändige, analoge Strommessen einer jeden Speicherzelle.
In einer weiteren Ausführungsform sind in der Testbetriebsart in der Entladephase der erste, der zweite, der dritte, der vierte und der fünfte Schalter, sowie der erste und der zweite Leseschalter jeweils in den geschlossenen Zustand gesteuert. Der sechste und der siebte Schalter sind jeweils in den geöffneten Zustand gesteuert. In der Auslesephase der Testbetriebsart sind der erste oder der zweite Schalter jeweils in den geschlossenen Zustand, und der vierte Schalter, sowie der dritte oder der fünfte Schalter sind jeweils in den geöffneten Zustand gesteuert. In der Speicherphase der Testbetriebsart sind der erste oder der zweite, sowie der sechste und der siebte Schalter jeweils in den geschlossenen Zustand, und der dritte, der vierte, der fünfte Schalter, sowie der erste und der zweite Leseschalter sind jeweils in den geöffneten Zustand gesteuert.
Die Entladephase der Testbetriebsart entspricht bezüglich des Steuerung der Schalter und der elektrischen Verhältnisse der Schaltung der Entladephase der Lesebetriebsart. Die erste und die zweite Leitung, sowie der Ausgang werden auf Bezugspotential entladen. In der Auslesephase der Testbetriebsart ist jeweils entweder die erste Leitung oder die zweite Leitung zur Auswertung der ersten oder der zweiten Speicherzelle aktiv. Bei geschlossenem ersten Schalter wird die erste Speicherzelle bewertet, bei geschlossenem zweiten Schalter wird die zweite Speicherzelle bewertet. Die jeweils andere Leitung wird durch Schließen des zugehörigen Schalters mit dem Bezugspotentialanschluss verbunden. In der Speicherphase der Testbetriebsart sind der sechste und der siebte Schalter geschlossen, um das Ergebnis der Auslesephase zu speichern. Der erste, der zweite, der dritte, der vierte und der fünfte Schalter, sowie der erste und der zweite Leseschalter sind geöffnet.
In einer Weiterbildung ist in der Testbetriebsart das Ausgangssignal in Abhängigkeit eines Ergebnisses eines Vergleichs eines Stromes durch die erste Speicherzelle oder eines Stromes durch die zweite Speicherzelle mit einem Referenzstrom bereitgestellt.
In einer weiteren Ausführungsform ist zum Test der ersten Speicherzelle der Referenzstrom dem ersten Anschluss der Ausleseschaltung zugeführt, der fünfte Schalter ist in den geschlossenen Zustand gesteuert und der erste Eingang des Multiplexers ist auf dessen Ausgang geschaltet. Alternativ ist zum Test der zweiten Speicherzelle der Referenzstrom dem zweiten Anschluss der Ausleseschaltung zugeführt, der dritte Schalter ist in den geschlossenen Zustand gesteuert und der zweite Eingang des Multiplexers ist auf dessen Ausgang geschaltet.
In einer Ausführungsform weist ein Ausleseverfahren für wieder beschreibbare Speicher folgende Schritte auf:

– Entladen einer ersten mit einer ersten Speicherzelle schaltbar verbindbaren Leitung, die mit einem ersten Anschluss gekoppelt ist, und Entladen einer zweiten mit einer zweiten Speicherzelle schaltbar verbindbaren Leitung, die mit einem zweiten Anschluss gekoppelt ist, sowie Entladen eines Ausgangs,
– Auslesen eines jeweiligen Zustands der ersten und/oder der zweiten Speicherzelle,
– Speichern des jeweiligen Zustands der ersten und/oder zweiten Speicherzelle,
– Bereitstellen des jeweiligen Zustands der ersten und/oder der zweiten Speicherzelle am Ausgang.

Das Ausleseverfahren ist dabei jeweils zum selbstterminierten Betrieb in einer Lesebetriebsart und in einer Testbetriebsart ausgelegt. Zudem ist das Ausleseverfahren für wiederbeschreibbare Speicher, in denen ein Datenbit durch zwei Speicherzellen gebildet wird, ausgelegt. Die zweite Speicherzelle weist einen invertierten Speicherzustand bezüglich des Speicherzustands der ersten Speicherzelle auf.
In einer Weiterbildung ist nach dem Entladen ein beschleunigtes Aufladen der ersten und der zweiten Leitung vorgesehen.
Vorteilhafterweise wird damit die Auslesezeit verringert.
In einer weiteren Ausführungsform wird in einer Lesebetriebsart der jeweilige Zustand der ersten und der zweiten Speicherzelle ausgelesen und gespeichert. Ein Ergebnis eines Vergleichs eines Stromes durch die erste Speicherzelle mit einem Strom durch die zweite Speicherzelle wird am Ausgang bereitgestellt.
In einer Weiterbildung wird in einer Testbetriebsart wahlweise einstellbar der jeweilige Zustand der ersten oder der zweiten Speicherzelle ausgelesen und gespeichert. Entsprechend wird ein Ergebnis eines Vergleichs eines Stromes durch die erste Speicherzelle oder eines Stromes durch die zweite Speicherzelle jeweils mit einem Referenzstrom am Ausgang bereitgestellt.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Schaltungsteile tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt.
Es zeigen:
1 eine erste beispielhafte Ausführungsform einer Ausleseschaltung nach dem vorgeschlagenen Prinzip,
2 beispielhafte Zeitdiagramme zur Erläuterung der Funktionsweise der Ausführungsform nach 1,
3 eine zweite beispielhafte Ausführungsform einer
Ausleseschaltung nach dem vorgeschlagenen Prinzip, und
4 eine dritte beispielhafte Ausführungsform einer Ausleseschaltung nach dem vorgeschlagenen Prinzip.
1 zeigt eine erste beispielhafte Ausführungsform einer Ausleseschaltung nach dem vorgeschlagenen Prinzip. Die Ausleseschaltung umfasst eine Steuerlogik SL, eine Entladeeinheit ENT, einen Ladebeschleuniger LB, sowie einen Ausleseverstärker AV. Des Weiteren sind in der 1 eine erste Speicherzelle 140, sowie eine zweite Speicherzelle 130 dargestellt. Die Ausleseschaltung weist einen ersten Anschluss 21, einen zweiten Anschluss 22, sowie einen Ausgang 23 auf. Die erste Speicherzelle 140 ist über einen ersten Schalter S1 mit dem ersten Anschluss 21 verbindbar. Die zweite Speicherzelle 130 ist über einen zweiten Schalter S2 mit dem zweiten Anschluss 22 verbindbar. Die Steuerlogik SL weist einen Eingang zum Zuführen eines Startsignals START auf. Die Steuerlogik SL weist weitere Eingänge zum jeweiligen Zuführen eines Rücksetzsignals R, eines Aktivierungssignals EN, eines Programmiersignals P, eines ersten Testsignals TS1, eines zweiten Testsignals TS2, sowie eines Referenzstromes IREF. Die Steuerlogik SL weist Ausgänge zum Bereitstellen jeweils eines ersten Steuersignals St1, eines zweiten Steuersignals St2, eines dritten Steuersignals St3, eines vierten Steuersignals St4, eines fünften Steuersignals St5, eines sechsten Steuersignals St6, eines siebten Steuersignals St7 und eines achten Steuersignals St8. Ein weiterer Anschluss der Steuerlogik SL ist mit dem ersten Anschluss 21, ein Anschluss der Steuerlogik SL ist mit dem zweiten Anschluss 22 gekoppelt. Einem weiteren Eingang der Steuerlogik SL ist ein erstes Vergleichssignal St9 zugeführt, einem weiteren Eingang der Steuerlogik SL ist ein zweites Vergleichssignal St10 zugeführt.
Die Entladeeinheit ENT weist den ersten Anschluss 21, den zweiten Anschluss 22, einen ersten Ausgang 24 sowie einen zweiten Ausgang 25 auf. Zwischen erstem Anschluss 21 und erstem Ausgang 24 ist eine erste Leitung L1 gebildet. Zwischen zweitem Anschluss 22 und zweitem Ausgang 25 ist eine zweite Leitung L2 gebildet. Die Entladeeinheit ENT weist einen dritten Schalter S3, einen vierten Schalter S4, sowie einen fünften Schalter S5 auf. Der dritte Schalter S3 ist einerseits mit dem ersten Anschluss 21 und andererseits mit einem Bezugspotentialanschluss 30 verbunden. Der vierte Schalter S4 ist einerseits mit dem ersten Anschluss 21 und andererseits mit dem zweiten Anschluss 22 verbunden. Der fünfte Schalter S5 ist einerseits mit dem zweiten Anschluss 22 und andererseits mit dem Bezugspotentialanschluss 30 verbunden. Der dritte Schalter S3 wird von dem dritten Steuersignal St3 gesteuert, der vierte Schalter S4 wird von dem vierten Steuersignal St4 gesteuert und der fünfte Schalter S5 wird von dem fünften Steuersignal St5 gesteuert.
Der Ausleseverstärker AV umfasst einen ersten Leseschalter LS1, einen zweiten Leseschalter LS2, eine Vergleichsspeichereinheit VS, ein erstes NAND-Gatter 170, ein zweites NAND-Gatter 200, sowie einen dritten Inverter 150. Ein erster Anschluss 26 des Ausleseverstärkers AV ist über den ersten Leseschalter LS1 schaltbar mit dem ersten Ausgang 24 der Entladeeinheit ENT verbunden. Ein zweiter Anschluss 27 des Ausleseverstärkers AV ist über den zweiten Leseschalter LS2 schaltbar mit dem zweiten Ausgang 25 der Entladeeinheit ENT verbunden. Der Ausleseverstärker AV weist den Ausgang 23 zum Bereitstellen eines Ausgangssignals out auf. Die Vergleichsspeichereinheit VS weist einen ersten Inverter 190 und einen zweiten Inverter 180, sowie einen sechsten Schalter S6 und einen siebten Schalter S7 auf. Ein Eingang des ersten Inverters 190 ist mit dem ersten Anschluss 26 verbunden. Ein Ausgang des ersten Inverters 190 ist über den siebten Schalter S7 schaltbar mit einem Eingang des zweiten NAND-Gatters 200 verbunden. Ein Eingang des zweiten Inverters 180 ist mit dem zweiten Anschluss 27 verbunden. Ein Ausgang des zweiten Inverters 180 ist über den sechsten Schalter S6 schaltbar mit einem Eingang des ersten NAND-Gatters 170 verbunden. Einem jeden weiteren Eingang des ersten und zweiten NAND-Gatters 170, 200 ist jeweils das achte Steuersignal St8 zugeführt. Ein Ausgang des ersten NAND-Gatters 170 ist mit einem Eingang des dritten Inverters 150 verbunden. Der Ausgang des ersten Inverters 190 bildet einen ersten Ausgang 28 der Vergleichsspeichereinheit VS, an dem das erste Vergleichssignal St9 bereitgestellt ist. Der Ausgang des zweiten Inverters 180 bildet einen zweiten Ausgang 29 der Vergleichsspeichereinheit VS, an dem das zweite Vergleichssignal St10 bereitgestellt ist. Der erste Leseschalter LS1 und der zweite Leseschalter LS2 werden jeweils vom zweiten Steuersignal St2 gesteuert. Der sechste Schalter S6 und der siebte Schalter S7 werden jeweils vom sechsten Steuersignal St6 gesteuert. Ein Ausgang des dritten Inverters 150 bildet den Ausgang 23 der Ausleseschaltung.
Der Ladebeschleuniger LB weist einen ersten Integrator CS0, C0, einen zweiten Integrator CS1, C1, einen achten und einen neunten Schalter S8, S9, sowie einen ersten und einen zweiten Transistor T1, T2 auf. Der erste Integrator weist eine erste gesteuerte Stromquelle CS0 und eine erste Kapazität C0 auf. Der zweite Integrator weist eine zweite gesteuerte Stromquelle CS1 und eine zweite Kapazität C1 auf. Ein Steuereingang der ersten gesteuerten Stromquelle CS0 ist mit dem zweiten Anschluss 22 verbunden. Die erste gesteuerte Stromquelle CS0 ist einerseits über den achten Schalter S8 mit einem Versorgungspotentialanschluss 31 und andererseits mit der ersten Kapazität C0 verbunden. Die erste Kapazität C0 ist auf den Bezugspotentialanschluss 30 bezogen. Ein Steuereingang der zweiten gesteuerten Stromquelle CS1 ist mit dem ersten Anschluss 21 verbunden. Die zweite gesteuerte Stromquelle CS1 ist einerseits über den neunten Schalter S9 mit dem Versorgungspotentialanschluss 31 verbunden und andererseits mit der zweiten Kapazität C1 gekoppelt. Die zweite Kapazität C1 ist auf den Bezugspotentialanschluss 30 bezogen. Der achte und der neunte Schalter S8, S9 sind jeweils vom siebten Steuersignal St7 gesteuert. Der erste Transistor T1, sowie der zweite Transistor T2 sind jeweils als NMOS-Transistoren realisiert. Die jeweiligen Sourceanschlüsse des ersten und zweiten Transistors T1, T2 sind jeweils auf den Bezugspotentialanschluss 30 bezogen. Ein Gateanschluss des ersten Transistors T1 ist mit dem zweiten Anschluss 22, ein Drainanschluss des ersten Transistors T1 ist mit dem ersten Anschluss 21 gekoppelt. Ein Gateanschluss des zweiten Transistors T2 ist mit dem ersten Anschluss 21, ein Drainanschluss des zweiten Transistors T2 ist mit dem zweiten Anschluss 22 gekoppelt.
In dieser Ausführungsform umfasst die erste Speicherzelle 140 diejenige Speicherzelle, deren Zustand bestimmt werden soll. Die zweite Speicherzelle 130 ist entweder als Referenzbitzelle ausgeführt oder als zweite Speicherzelle. Bei einer Ausführung als Referenzbitzelle wird ein von dieser Referenzbitzelle erzeugter Strom so festgelegt, dass seine Höhe in der Mitte eines von einer programmierten Speicherzelle und eines von einer unprogrammierten Speicherzelle abgegebenen Stromes liegt. Bei einer Ausführung als zweite Speicherzelle ist jeweils der zur ersten Speicherzelle 140 invertierte Speicherzustand programmiert.
Die Ausleseschaltung ist zum wahlweisen Betrieb in einer Lesebetriebsart oder in einer Testbetriebsart ausgelegt. In der Lesebetriebsart wird der Zustand der ersten und der zweiten Speicherzelle 140, 130 bestimmt. Der Auslesevorgang, dessen zeitliche Abfolge von der Steuerlogik SL bestimmt wird, basiert auf dem Messen und Bewerten zweier Ströme. Dabei wird ein Strom von der ersten Speicherzelle 140, ein zweiter Strom wird von der zweiten Speicherzelle 130 erzeugt. Die Höhe der beiden Ströme wird verglichen. Das Ergebnis dieses Vergleichs wird am Ausgang 23 als digitales Ausgangssignal out bereitgestellt. In der Testbetriebsart wird der Grad der Programmierung der Speicherzellen bewertet. Dazu wird der von der ersten Speicherzelle 140 gelieferte Strom mit einem der Steuerlogik SL zugeführten Referenzstrom IREF verglichen. Der zeitliche Ablauf, sowie die Funktion der Ausleseschaltung wird nachfolgend anhand der Zeitdiagramme von 2 erklärt.
2 zeigt beispielhafte Zeitdiagramme zur Erläuterung der Funktionsweise der Ausführungsform nach 1. Es wird der zeitliche Ablauf der Steuersignale zweier aufeinander folgender Auslesevorgänge in der Lesebetriebsart dargestellt. Dabei wird die Ausleseschaltung aus 1 zugrunde gelegt. Der Zustand logisch 0 entspricht Bezugspotential, der Zustand logisch 1 entspricht der positiven Versorgungsspannung. In jeder Zeile ist der Verlauf eines Signals, das durch sein jeweiliges Bezugszeichen gekennzeichnet ist, dargestellt. Ein erstes Potential P21, das mit gestrichelter Linie gekennzeichnet ist, zeigt den Verlauf eines Potentials auf der ersten Leitung L1. Ein zweites Potential P22, das mit durchgezogenes Linie gezeichnet ist, zeigt den Verlauf eines Potentials auf der zweiten Leitung L2.
Um die Steuerlogik SL in einen gültigen Ausgangszustand zu versetzen, wird nach einem Einschalten das Rücksetzsignal R kurzzeitig auf logisch 0 geschaltet. Ein erstes und ein zweites Testsignal TS1, TS2, sowie der Referenzstrom IREF werden in der Lesebetriebsart auf logisch 0 geschaltet. Des Weiteren sind in der Lesebetriebsart das Rücksetzsignal R, das Aktivierungssignal EN und das Programmiersignal P auf logisch 1 geschaltet.
Zuerst werden in einer Entladephase die erste und die zweite Leitung L1, L2 auf den Bezugspotentialanschluss 30 entladen. Die jeweiligen Potentiale auf der ersten und auf der zweiten Leitung L1, L2 werden vom vorangegangenen Auslesevorgang bestimmt. Wurde beispielsweise eine gelöschte erste Speicherzelle 140 ausgelesen, so befindet sich die erste Leitung L1 auf Bezugspotential. Bei einem Speicherblock, bei dem für ein Datenbit zwei Speicherzellen, also die erste und die zweite Speicherzelle 140 und 130 verwendet, befindet sich an der zweiten Leitung L2 eine programmierte zweite Speicherzelle 130 und das Potential der zweiten Leitung L2 liegt nach dem Auslesen auf dem Wert der positiven Versorgungsspannung. Soll nun bei einem nächsten Auslesevorgang an einer anderen Adresse eines übergeordneten Speichers ein inverser Speicherinhalt ausgelesen, so muss das Potential der ersten Leitung L1, sowie das Potential der zweiten Leitung L2 umgeladen werden. Deshalb werden die erste und die zweite Leitung L1, L2 bei jedem Auslesevorgang in der Entladephase auf den Bezugspotentialanschluss 30 geschaltet. Beim Start eines Auslesevorgangs ist das erste Steuersignal St1 auf die positive Versorgungsspannung, also auf logisch 1 geschaltet, somit sind der erste und der zweite Schalter S1, S2 während des ganzen Auslesevorgangs geschlossen. Das zweite Steuersignal St2 ist auf logisch 0 geschaltet und der erste und der zweite Leseschalter LS1 und LS2 sind geöffnet. Das sechste Steuersignal St6 ist auf logisch 1 geschaltet, somit sind der sechste und der siebte Schalter S6, S7 geschlossen. Der letzte Auslesezustand ist im ersten und im zweiten Inverter 190 und 180 gespeichert. Das achte Steuersignal St8 ist auf logisch 1 geschaltet, so dass das Ausgangssignal out das Ergebnis des vorangegangenen Auslesevorgangs darstellt.
Zu einem ersten Zeitpunkt t1 wird durch eine steigende Flanke des Startsignals START ein neuer Auslesevorgang ausgelöst, der mit der Entladephase beginnt. Das achte Steuersignal St8 wird auf logisch 0 geschaltet. Dadurch wird das Ausgangssignal Out durch das erste NAND-Gatter 170 und den dritten Inverter 150 ebenfalls auf logisch 0 geschaltet. Spannungsspitzen am Ausgang 23 der Ausleseschaltung werden somit während eines Auslesevorgangs vermieden. Das dritte, vierte und fünfte Steuersignal St3, St4 und St5 werden von der Steuerlogik SL auf logisch 1 geschaltet, somit werden der dritte, der vierte und der fünfte Schalter S3, S4 und S5 geschlossen. Damit sind die erste Leitung L1 und die zweite Leitung L2 jeweils mit dem Bezugspotentialanschluss 30 kurzgeschlossen. Das dritte, vierte und fünfte Steuersignal St3, St4 und St5 entsprechen dem Startsignal START. Sie werden von der Steuerlogik SL verzögert, damit zuerst der Ausgang 23 der Ausleseschaltung mit dem achten Steuersignal St8 ausgeschaltet werden kann. Die zeitliche Länge des Startsignals START, sowie des dritten, vierten und fünften Steuersignals St3, St4 und St5 wird von einer übergeordneten Steuerung für alle Ausleseschaltungen eines Speichers erzeugt und wird für jede Speichergröße abgestimmt. Anschließend wird das sechste Steuersignal St6 auf logisch 0 geschaltet, was ein Öffnen des sechsten und des siebten Schalter S6 und S7 bewirkt. Damit werden der erste und der zweite Inverter 190 und 180 in eine Vergleichskonfiguration gebracht. Danach wird das zweite Steuersignal St2 auf logisch 1 geschaltet, der erste und der zweite Leseschalter LS1 und LS2 werden geschlossen. Somit wird sowohl der Eingang des ersten Inverters 190 als auch der Eingang des zweiten Inverters 180 auf Bezugspotential gezogen. Das am Ausgang des ersten Inverters 190 bereitgestellte erste Vergleichssignal St9 und das am Ausgang des zweiten Inverters 180 bereitgestellte zweite Vergleichssignal St10 werden auf logisch 1 gezogen. Am Ende der Entladephase werden das dritte, das vierte und das fünfte Steuersignal St3, St4 und St5 auf logisch 0 geschaltet, wodurch der dritte, der vierte und der fünfte Schalter S3, S4 und S5 geöffnet werden.
Zu einem zweiten Zeitpunkt t2 beginnt eine Auslesephase. Im dargestellten Beispiel wird eine gelöschte erste Speicherzelle 140 ausgelesen. Somit bleibt die erste Leitung L1 auf Bezugspotential. Wird als zweite Speicherzelle 130 eine Referenzspeicherzelle verwendet, die einen Strom in Höhe des halben Stromes zwischen einer programmierten und einer unprogrammierten Speicherzelle liefert, dann wird die zweite Leitung L2 auf die positive Versorgungsspannung gezogen. Wird die zweite Speicherzelle 130 als zweite Bitzelle implementiert, so wird die zweite Leitung L2 durch den Strom der von der programmierten Bitzelle geliefert wird, ebenfalls auf die positive Versorgungsspannung gezogen. Erreicht das Potential der zweiten Leitung L2 den Kipppunkt des zweiten Inverters 180, so wird der Ausgang des zweiten Inverters 180, also das zehnte Steuersignal St10 auf logisch 0 geschaltet. Der Zustandswechsel des zehnten Steuersignals St10 wird von der Steuerlogik SL ausgewertet. Infolgedessen wird das sechste Steuersignal St6 auf logisch 1 geschaltet und der sechste und der siebte Schalter S6, S7 werden geschlossen. Dies ist das Ende der Auslesephase.
Zu einem dritten Zeitpunkt t3 beginnt eine Speicherphase. In dieser Phase sind der erste und der zweite Inverter 190 und 180 in einer Speicher- oder auch Latch-Konfiguration. Das Ausgangssignal out zeigt nun das Ergebnis des Auslesevorgangs an: es ist auf logisch 0, da die erste Speicherzelle 140 gelöscht ist. Dieses Ergebnis wird gespeichert. Anschließend werden das zweite Steuersignal St2 und das erste Steuersignal St1 auf logisch 0 geschaltet, wodurch der erste und der zweite Leseschalter LS1, LS2, sowie der erste Schalter S1 und der zweite Schalter S2 geöffnet werden. Zum Abschluss des Auslesevorgangs wird das achte Steuersignal St8 auf logisch 1 geschaltet.
Bei diesem selbst terminierten Auslesevorgang beendet der Ausleseverstärker AV die Auslesephase sobald er seine Entscheidung getroffen hat, automatisch. Vorteilhafterweise ist die Leistungsaufnahme deutlich verringert.
In der rechten Hälfte von 2 ist ein zweiter Auslesevorgang dargestellt. In diesem Beispiel wird die Funktion des Ladebeschleunigers beschrieben. Es wird eine programmierte erste Speicherzelle 140 ausgelesen. Die Entladephase beginnt zu einem Zeitpunkt t1'. Der Verlauf der Entladephase zischen dem Zeitpunkt t1' und einem Zeitpunkt t2' entspricht dem oben beschriebenen Verlauf der Entladephase zwischen dem ersten Zeitpunkt t1 und dem zweiten Zeitpunkt t2. Zusätzlich wird in der Entladephase nach dem das zweite Steuersignal St2 auf logisch 1 geschaltet ist, das siebte Steuersignal St7 auf logisch 0 geschaltet. Dadurch werden der achte und der neunte Schalter S8, S9 des Ladebeschleunigers LB geschlossen. Die erste Kapazität C0 und die zweite Kapazität C1 werden entladen.
Zu einem Zeitpunkt t2' hat die Steuerlogik SL den dritten, vierten und fünften Schalter S3, S4, S5 geöffnet und die Auslesephase beginnt. Das erste Potential P21 der ersten Leitung L1 und das zweite Potential P22 der zweiten Leitung L2 steigen linear vom Bezugspotential an. Da sich an der ersten Leitung L1 eine programmierte erste Speicherzelle 140 befindet, ergibt sich auf der ersten Leitung L1 ein zusätzlicher Stromfluss. Auf der zweiten Leitung L2 ergibt sich kein zusätzlicher Stromfluss, da die zweite Speicherzelle 130 entweder eine gelöschte Bitzelle oder eine Referenzzelle umfasst. Durch den zusätzlichen Stromfluss steigt das erste Potential P21 auf der ersten Leitung L1 schneller als das zweite Potential P22 auf der zweiten Leitung L2. Da der Steuereingang der zweiten gesteuerten Stromquelle CS1 mit der ersten Leitung L1 verbunden ist, wird die zweite gesteuerte Stromquelle CS1 bei steigendem Potential auf der ersten Leitung L1 zurückgeregelt und liefert somit weniger Strom zu Laden der zweiten Kapazität C1. Der Potentialanstieg auf der zweiten Leitung L2 wird verlangsamt. Der Steuereingang der ersten gesteuerten Stromquelle CS0 ist mit der zweiten Leitung L2 verbunden und liefert einen Strom zum Laden der ersten Kapazität C0. Somit wird der Potentialanstieg auf der ersten Leitung L1 beschleunigt, der Potentialanstieg auf der zweiten Leitung L2 wird verlangsamt. Aufgrund des schnelleren Potentialanstiegs auf der ersten Leitung L1 wird der zweite Transistor T2 über seinen Gate-Anschluss in den leitenden Zustand gesteuert. Folglich zieht der zweite Transistor T2 die zweite Leitung L2 auf den Bezugspotentialanschluss 30. Dadurch wird die erste gesteuerte Stromquelle CS0 noch weiter aufgesteuert und das erste Potential P21 auf der ersten Leitung L1 steigt noch schneller an. Ist die Schaltschwelle des ersten Inverters 190 erreicht, so ist beim Umschalten des ersten Vergleichssignals St9 am Ausgang des ersten Inverters 190 zu einem Zeitpunkt t3' das Ende der Auslesephase erreicht. Die Steuerlogik SL schließt den Auslesevorgang ab.
Der Verlauf der Speicherphase entspricht demjenigen der Specherphase wie oben beschrieben. Zu einem Zeitpunkt t4' schaltet das Ausgangssignal Out auf logisch 1 um, was dem Ergebnis des Auslesens einer programmierten ersten Speicherzelle 140 entspricht. Das siebte Steuersignal St7 wird auf logisch 1 geschaltet, der achte und der neunte Schalter S8, S9 werden geöffnet.
Vorteilhafterweise wird der Auslesevorgang durch den ersten Integrator CS0, C0 und den zweiten Integrator CS1, C1 des Ladebeschleunigers LB deutlich beschleunigt. Die Auslesegeschwindigkeit wird dadurch um den Faktor 10 erhöht.
Mit Vorteil ist es mit der Ausleseschaltung nach dem vorgeschagenen Prinzip möglich auch bei einer sehr geringen Versorgungsspannung von etwa einem Volt den Zustand der ersten und der zweiten Speicherzelle 140, 130 auszulesen. Da nur ein sehr geringer Auslesestrom von etwa 2 μA fließt, ist die Leistungsaufnahme minimal. Die Auslesezeit liegt im Nanosekundenbereich, etwa bei 200 ns.
3 zeigt eine zweite beispielhafte Ausführungsform einer Ausleseschaltung nach dem vorgeschlagenen Prinzip. Die Ausleseschaltung von 3 entspricht der Ausleseschaltung von 1. Sie umfasst zusätzlich einen Multiplexer 160, der zwischen das erste NAND-Gatter 170 und den dritten Inverter 150 des Ausleseverstärkers AV geschaltet ist. Dabei ist der Ausgang des ersten NAND-Gatters 170 mit einem Eingang A des Multiplexer 160 verbunden. Ein Eingang B des Multiplexers 160 ist mit dem Ausgang des zweiten NAND-Gatters 200 verbunden. Einem Steuereingang SE des Multiplexers 160 ist das erste Teststeuersignal TS1 zugeführt. Ein Ausgang Q des Multiplexers 160 ist mit dem Eingang des dritten Inverters 150 gekoppelt.
Der Multiplexer 160 wird in der Testbetriebsart eingesetzt. Ein extern zugeführter Referenzstrom IREF wird entweder der ersten Leitung L1 oder der zweiten Leitung L2 eingeprägt. Liegt der Ausleseschaltung ein Speicher, bei dem ein Datenbit durch zwei Bitzellen dargestellt wird, also die erste Speicherzelle 140 und die zweite Speicherzelle 130, zugrunde, so wird der Referenzstrom IREF beispielsweise dem zweiten Anschluss 22 der Ausleseschaltung eingeprägt. In der Auslesephase der Testbetriebsart sind in diesem Fall das erste Teststeuersignal TS1 und das dritte Steuersignal St3 auf logisch 1 geschaltet, wodurch der dritte Schalter S3 geschlossen ist. Somit wird die zweite Speicherzelle 130 getestet. Dazu ist der Ausgang des zweiten NAND-Gatters 200 mit Hilfe des Multiplexers 160 auf den Eingang des dritten Inverters 150 geschaltet.
Zum Testen der ersten Speicherzelle 140 wird der Referenzstrom IREF am ersten Anschluss 21 der Ausleseschaltung eingeprägt. In der Auslesephase sind dann das zweite Teststeuersignal TS2 und das fünfte Steuersignal St5 auf logisch 1 geschaltet, wodurch der fünfte Schalter S5 geschlossen ist und die zweite Leitung L2 somit inaktiv ist.
Um die Programmier- oder Löschmarge der ersten oder zweiten Speicherzelle 140, 130 zu bewerten, wird der eingeprägte Referenzstrom IREF, von dem Strom, der von der Speicherzelle erzeugt wird, subtrahiert. Bei einer gelöschten ersten oder zweiten Speicherzelle 140, 130 liegt der Wert des Referenzstromes IREF bei etwa 1 μA, um etwaige schwach gelöschte Speicherzellen im Speicher zu finden. Liefert beispielsweise eine gelöschte erste oder zweite Speicherzelle 140, 130 einen Strom von größer 1 μA, wird das Ausgangssignal Out auf logisch 1 gezogen, wodurch die schwach gelöschte Speicherzelle identifiziert ist. Bei einer programmierten ersten oder zweiten Speicherzelle 140, 130 liegt der Wert des Referenzstroms IREF, abhängig von der Technologie, bei etwa 30 μA. Liefert eine schwach programmierte erste oder zweite Speicherzelle 140, 130 einen Strom unter 30 μA, so bleibt das Ausgangssignal Out auf logisch 0. Die schwach programmierte Speicherzelle wird erkannt.
Mit Vorteil ermöglicht die dargestellte Ausleseschaltung ein Identifizieren schwach programmierter beziehungsweise schwach gelöschter Speicherzellen. Dies stellte eine so genannte Weak-Bit-Testmöglichkeit dar. Wird der Referenzstrom IREF in der Testbetriebsart allen Ausleseschaltungen eines Speichers eingeprägt, so lässt sich durch einfaches digitales Zurücklesen des gesamten Speicherinhalts die Programmier- oder Löschmarge eines jeden einzelnen Speicherelements bestimmen. Das sehr zeitaufwändige alternative analoge Strommessen einer jeden Speicherzelle erübrigt sich. Dies ist besonders in Produktionstest von Vorteil.
Der zeitliche Ablauf der Testbetriebsart entspricht dem zeitliche Ablauf der Lesebetriebsart, das heißt es werden auch die Entladephase, die Aufladephase und die Speicherphase durchlaufen. Es wird lediglich in der Auslesephase wahlweise nur eine Leitung aktiv geschaltet, die jeweils andere Leitung wird auf Bezugspotential gelegt.
4 zeigt eine dritte beispielhafte Ausführungsform einer Ausleseschaltung nach dem vorgeschlagenen Prinzip. Das Ausführungsbeispiel von 4 entspricht der Ausleseschaltung von 3, wobei sämtliche Schalter S1 bis S9, sowie die Steuerlogik SL auf Transistorebene beziehungsweise mit Hilfe von Logikgattern realisiert sind.
Der erste, der zweite, der vierte, der sechste und der siebte Schalter S1, S2, S4, S6, S7, sowie der erste und der zweite Leseschalter LS1, LS2 sind jeweils als sogenanntes Transmission-Gate implementiert. Ein Transmission-Gate umfasst dabei jeweils einen NMOS- und einen PMOS-Transistor, wobei ein Source-Anschluss des PMOS-Transistors mit einem Drain-Anschluss des NMOS-Transistors verbunden ist und einen Anschluss des jeweiligen Schalters bildet. Ein Source-Anschluss des NMOS-Transistors ist mit einem Drain-Anschluss des PMOS-Transistores gekoppelt und bildet den zweiten Anschluss des jeweiligen Schalters. Ein NMOS-Transistor ist mit den Buchstaben MN gekennzeichnet, ein PMOS-Transistor ist mit den Buchstaben MP gekennzeichnet. Dem Gate-Anschluss des PMOS-Transistors ist das jeweilige Steuersignal des realisierten Schalters wie in 1 beschrieben, zugeführt. Dem Gate-Anschluss des NMOS-Transistors ist das zu diesem Steuersignal invertierte Steuersignal zugeführt. Ein jeweiliges invertiertes Steuersignal ist durch den Buchstaben B gekennzeichnet.
Der erste Schalter S1 wird durch das Transmission-Gate aufweisend die Transistoren MN1 und MP1 gebildet. Der zweite Schalter S2 wird durch das Transmission-Gate umfassend die Transistoren MN0 und MP0 realisiert. Die zwei Transmissions-Gates des ersten und des zweiten Schalters S1, S2 sind als Hochvolttransmission-Gates realisiert. Die Hochvoltausführung dieser Transmission-Gates ist nötig, um die Ausleseschaltung, die in Niedervolttechnologie ausgeführt ist, während eines Schreibvorgangs im Speicher von einem Hochvoltschaltungsteil, der zum Programmieren oder Löschen der Speicherzellen benötigt wird, zu isolieren. Die übrigen Transmission-Gates sind Niedervolttechnologie ausgeführt. Der vierte Schalter S4 ist als Transmission-Gate umfassend die Transistoren MN2 und MP2 implementiert. Der erste Leseschalter LS1 umfasst ein Transmission-Gate aufweisend die Transistoren MN7 und MP7. Der zweite Leseschalter LS2 umfasst ein Transmission-Gate das von den Transistoren MN8 und MP8 gebildet ist. Der sechste Schalter S6 umfasst ein Transmission-Gate, aufweisend die Transistoren MP9 und MN9. Der siebte Schalter S7 umfasst ein Transmission-Gate, aufweisend die Transistoren MN10 und MP10.
Der dritte Schalter S3 ist als NMOS-Transistor MN3 realisiert, der fünfte Schalter S5 ist als NMOS-Transistor MN4 realisiert. Der siebte Schalter S7 des Ladebeschleunigers LB ist als PMOS-Transistor MP4, der neunte Schalter S9 des Ladebeschleunigers LB ist als PMOS-Transistor MP6 realisiert. Die erste gesteuerte Stromquelle CS0 ist durch einen Hochvolt-PMOS-Transistor MP3 realisiert. Die zweite gesteuerte Stromquelle CS1 ist als Hochvolt-PMOS-Transistor MP5 implementiert. Da die Ströme der gesteuerten Stromquellen CS0 und CS1 mit den Strömen der ersten oder zweiten Speicherzelle 140, 130 übereinstimmen müssen, sind die gesteuerten Stromquellen vom selben Typ Hochvolttransistoren wie die Speicherzellen ausgeführt.
Des Weiteren zeigt 4 ein Beispiel für eine Implementierung der Steuerlogik SL. Die Erzeugung der einzelnen Steuersignale ist dargestellt. Die in der Testbetriebsart benötigten Signale, also das erste Teststeuersignal und das zweite Teststeuersignals TS1, TS2, sowie die Zuführung des Referenzstromes IREF sind in einer Testeinheit TE repräsentiert. Ein invertiertes erstes Steuersignal St1B wird aus einer Verknüpfung des Programmiersignals P mit einem invertierten achten Steuersignal St8B im NAND-Gatter 145 gewonnen. Ein Inverter 135 generiert aus dem invertierten ersten Steuersignal St1B das erste Steuersignal St1. Eine Kombination des Startsignals START mit dem Aktivierungssignal EN im NAND-Gatter 230 liefert ein erstes Zwischensignal ZS1. Ein Inverter 240 invertiert das erste Zwischensignal ZS1 und stellt das invertierte erste Zwischensignal ZS1B bereit. Durch Kombination des invertierten ersten Zwischensignals ZS1B mit einem Ladesignal ch im NAND-Gatter 250 wird das invertierte vierte Steuersignal St4B erzeugt. Aus diesem wird im Inverter 260 das vierte Steuersignal St4 erzeugt. Durch Kombination des ersten Vergleichssignals St9 mit dem zweiten Vergleichssignal St10 in einem NAND-Gatter 360 wird ein zweites Zwischensignal ZS2 erzeugt. Dieses wird einem ersten Eingang eines Multiplexers 270 zugeführt. Das invertierte erste Zwischensignal ZS1B wird einem zweiten Eingang des Multiplexers 270 zugeführt. Gesteuert von einem invertierten Ladesignal chB stellt der Multiplexer 270 an seinem Ausgang das dritte Zwischensignal ZS3 bereit, welches einem Takteingang eines D-Flipflops 280 zugeführt wird. Einen Rücksetzeingang des D-Flipflops 280 wird das Rücksetzsignal R zugeführt. Das D-Flipflop 280 stellt an seinem ersten Ausgang das Ladesignal ch, an seinem Ausgang das invertierte Ladesignal chB bereit. Der zweite Ausgang des D-Flipflops 280 ist auf seinen ersten Eingang rückgekoppelt. Eine Kombination aus dem invertierten achten Steuersignal St8B und dem Ladesignal ch im NAND-Gatter 310 ergibt ein invertiertes sechstes Steuersignal St6B. Dieses wird im Inverter 320 in das sechste Steuersignal St6 umgewandelt. Aus dem sechsten Steuersignal St6 wird durch Invertieren im Inverter 330 das invertierte zweite Steuersignal St2B ermittelt. Ein Inverter 340 erzeugt daraus das zweite Steuersignal St2. Ein nach geschalteter Inverter 350 stellt durch Invertieren des zweiten Steuersignals St2 das siebte Steuersignal St7 bereit. Aus der Kombination des zweiten Steuersignals St2 und des Ladesignals ch wird von einem NOR-Gatter 290 das achte Steuersignal St8 gewonnen. Ein Inverter 300 erzeugt daraus das invertierte achte Steuersignals St8B.
Der Referenzstrom IREF wird wahlweise gesteuert von dem ersten und zweiten Testsignal TS1, TS2 entweder über ein erstes Transmission-Gate TG1 dem ersten Anschluss 21 oder über ein zweites Transmission-Gate TG2 dem zweiten Anschluss 22 der Ausleseschaltung zugeführt. Das erste Transmission-Gate TG1 umfasst einen Transistor MP11 und einen Transistor MN11. Durch Kombination des ersten Teststeuersignals TS1 mit dem invertierten achten Steuersignal St8B im NAND-Gatter 120 wird ein Steuersignal für den Transistor MN11 gewonnen. Durch Invertieren im Inverter 125 wird aus diesem Signal ein Steuersignal für den Transistor MP11 gewonnen. Durch Kombination des zweiten Teststeuersignals TS2 mit dem invertierten achten Steuersignal St8B im NAND-Gatter 210 wird ein Steuersignal für den Transistor MP12 des zweiten Transmission-Gates TG2 gewonnen. Durch Invertieren dieses Steuersignals in einem Inverter 220 wird ein Steuersignal für den Transistor MN12 des zweiten Transmission-Gates TG2 gewonnen. Durch Kombination des ersten Teststeuersignals TS1 mit dem vierten Steuersignal St4 in einem NOR-Gatter 195 und anschließende Invertierung mit einem Inverter 205 wird das dritte Steuersignal St3 gewonnen. Durch Kombination des zweiten Teststeuersignals TS2 mit dem vierten Steuersignal St4 in einem NOR-Gatter 215 und anschließende Invertierung in einem Inverter 225 wird das fünfte Steuersignal St5 gewonnen.
Bezugszeichenliste

A, B, S: Eingang
AV: Ausleseverstärker
C0, C1: Kapazität
ch: Ladesignal
chB: invertiertes Ladesignal
CS0, CS1: Gesteuerte Stromquelle
E N: Aktivierungssignal
ENT: Entladeeinheit
IREF: Referenzstrom
L1, L2: Leitung
LB: Ladebeschleuniger
LS1, LS2: Leseschalter
MN0 bis MN10: NMOS-Transistor
MP0 bis MP10: PMOS-Transistor
Out: Ausgangssignal
OutB: invertiertes Ausgangssignal
P: Programmiersignal
P21, P22: Potential Ausgang
R: Rücksetzsignal
S1 bis S9: Schalter
SE: Eingang
SL: Steuerlogik
START: Startsignal
St1 bis St8: Steuersignal
St9, St10: Vergleichssignal
St1B bis St8B: Invertiertes Steuersignal
T1, T2: Transistor
t1, t2, t3, t1', t2', t3', t4': Zeitpunkt
TE: Testeinheit
TG1, TG2: Transmission-Gate
TS1, TS2: Teststeuersignal
VS: Vergleichsspeichereinheit
ZS1, ZS2, ZS3: Zwischensignal
21, 22: Anschluss
23: Ausgang
24, 25: Ausgang
25, 27: Eingang
28, 29: Ausgang
30: Bezugspotentialanschluss
31: Versorgungspotentialanschluss
130, 140: Speicherzelle
170, 200: NAND-Gatter
150, 180, 190: Inverter
160, 270: Multiplexer
195, 215, 290: NOR-Gatter
280: D-Flipflop
120, 145, 210, 230, 250,: NAND-Gatter
310, 360: NAND-Gatter
125, 135, 205, 220, 225, 240,: Inverter
260,300, 320, 330, 340, 350: Inverter

Claims

Ausleseschaltung für wiederbeschreibbare Speicher umfassend: – eine Steuerlogik (SL) mit einem Eingang zum Zuführen eines Startsignals (START) und mit mehreren Ausgängen zum Bereitstellen jeweils eines Steuersignals in Abhängigkeit des Startsignals (START), – einen ersten Anschluss (21) zum schaltbaren Verbinden mittels eines ersten Schalters (S1) mit einer ersten Speicherzelle (140) und einen zweiten Anschluss (22) zum schaltbaren Verbinden mittels eines zweiten Schalters (S2) mit einer zweiten Speicherzelle (130), – eine mit der Steuerlogik (SL), sowie mit dem ersten und dem zweiten Anschluss (21, 22) gekoppelte Ausleseeinheit (ENT, AV), mit einem Ausgang (23) zum Bereitstellen eines Ausgangssignals (Out) in Abhängigkeit eines Zustands der ersten und/oder der zweiten Speicherzelle (140, 130) und in Abhängigkeit der Steuersignale, wobei die Ausleseschaltung jeweils zum selbstterminierten Betrieb in einer Lesebetriebsart und in einer Testbetriebsart ausgelegt ist, und wobei die Ausleseschaltung für wiederbeschreibbare Speicher, in denen ein Datenbit durch zwei Speicherzellen gebildet wird, ausgelegt ist und wobei die zweite Speicherzelle (130) einen invertierten Speicherzustand bezüglich des Speicherzustands der ersten Speicherzelle (140) aufweist.
Ausleseschaltung nach Anspruch 1, wobei der erste und der zweite Schalter (S1, S2) jeweils von einem ersten Steuersignal (St1), das von der Steuerlogik (SL) bereitgestellt ist, gesteuert sind.
Ausleseschaltung nach Anspruch 1 oder 2, die Ausleseeinheit (ENT, AV) umfassend: – eine Entladeeinheit (ENT) zum Entladen einer ersten und einer zweiten Leitung (L1, L2), wobei die erste Leitung (L1) einerseits mit dem ersten Anschluss (21) der Ausleseschaltung und andererseits mit einem ersten Ausgang (24) der Entladeeinheit (ENT) verbunden ist und wobei die zweite Leitung (L2) einerseits mit dem zweiten Anschluss (22) der Ausleseschaltung und andererseits mit einem zweiten Ausgang (25) der Entladeeinheit (ENT) verbunden ist, und – einen Ausleseverstärker (AV), dessen erster Eingang über einen ersten Leseschalter (LS1) schaltbar mit dem ersten Ausgang (24) der Entladeeinheit (ENT) verbunden ist, dessen zweiter Eingang über einen zweiten Leseschalter (LS2) schaltbar mit dem zweiten Ausgang (25) der Entladeeinheit verbunden ist und an dessen Ausgang (23) das Ausgangssignal (Out) bereitgestellt ist.
Ausleseschaltung nach Anspruch 3, wobei der erste und der zweite Leseschalter (LS1, LS2) jeweils von einem zweiten Steuersignal (St2), das von der Steuerlogik (SL) bereitgestellt ist, gesteuert sind.
Ausleseschaltung nach Anspruch 3 oder 4, wobei die Entladeeinheit (ENT) einen dritten Schalter (S3) zum schaltbaren Verbinden des ersten Anschlusses (21) mit einem Bezugspotentialanschluss (30), einen vierten Schalter (S4) zum schaltbaren Verbinden des ersten Anschlusses (21) mit dem zweiten Anschluss (22), sowie einen fünften Schalter (S4) zum schaltbaren Verbinden des zweiten Anschlusses (22) mit dem Bezugspotentialanschluss (30) aufweist.
Ausleseschaltung nach Anspruch 5, wobei der dritte Schalter von einem dritten Steuersignal (St3), der vierte Schalter von einem vierten Steuersignal (St4) und der fünfte Schalter (S5) von einem fünften Steuersignal (St5) gesteuert sind, wobei das dritte, vierte und fünfte Steuersignal (St3, St4, St5) jeweils von der Steuerlogik (SL) bereitgestellt sind.
Ausleseschaltung nach einem der Ansprüche 3 bis 6, wobei der Ausleseverstärker (AV) – eine Vergleichsspeichereinheit (VS), die mit ihrem ersten Anschluss (26) über den ersten Leseschalter (LS1) schaltbar mit dem ersten Ausgang (24) der Entladeeinheit (ENT) verbunden ist, die mit ihrem zweiten Anschluss (27) über den zweiten Leseschalter (LS2) schaltbar mit dem zweiten Ausgang (25) der Entladeeinheit (ENT) verbunden ist, und an deren erstem und Ausgang (28) ein erstes Vergleichssignal (St9) bereitgestellt ist, welches der Steuerlogik (SL) zugeführt ist, und an deren zweitem Ausgang (29) ein zweites Vergleichssignal (St10) bereitgestellt ist, welches der Steuerlogik (SL) zugeführt ist, und – eine Ausgabeeinheit (150, 170, 200), der an einem ersten Eingang ein achtes Steuersignal (St8), das von der Steuerlogik (SL) bereitgestellt ist, zugeführt ist, deren zweiter Eingang mittels eines sechsten Schalters (S6) schaltbar mit dem zweiten Ausgang (29) der Vergleichsspeichereinheit (VS) verbunden ist, deren dritter Eingang mittels eines siebten Schalters (S7) schaltbar mit dem ersten Ausgang (28) der Vergleichsspeichereinheit (VS) verbunden ist und an deren Ausgang (23) das Ausgangssignal (Out) bereitgestellt ist, aufweist.
Ausleseschaltung nach Anspruch 7, wobei der sechste und der siebte Schalter (S6, S7) jeweils von einem sechsten Steuersignal (St6), das von der Steuerlogik (SL) bereitgestellt ist, gesteuert sind.
Ausleseschaltung nach Anspruch 7 oder 8, wobei die Vergleichsspeichereinheit (VS) – einen ersten Inverter (190) mit einem Eingang, der mit dem ersten Anschluss (26) der Vergleichsspeichereinheit (VS) verbunden ist und mit einem Ausgang, der mit dem ersten Ausgang (28) der Vergleichsspeichereinheit (VS) verbunden ist, und – einen zweiten Inverter (180), mit einem Eingang der mit dem zweiten Anschluss (27) der Vergleichsspeichereinheit (VS) verbunden ist und mit einem Ausgang, der mit dem zweiten Ausgang (29) der Vergleichsspeichereinheit (VS) verbunden ist, umfasst.
Ausleseschaltung nach einem der Ansprüche 7 bis 9, wobei die Ausgabeeinheit (150, 170, 200) – ein erstes Nand-Gatter (170), dessen erster Eingang vom ersten Eingang der Ausgabeeinheit und dessen zweiter Eingang vom zweiten Eingang der Ausgabeeinheit gebildet ist, – einen dritten Inverter (150), dessen Eingang mit einem Ausgang des ersten Nand-Gatters (170) verbunden ist und an dessen Ausgang (23) das Ausgangssignal (Out) bereitgestellt ist, und – ein zweites Nand-Gatter (200), dessen erster Eingang vom ersten Eingang der Ausgabeeinheit und dessen zweiter Eingang vom dritten Eingang der Ausgabeeinheit gebildet ist und an deren Ausgang ein zum Ausgangssignal (Out) invertiertes Signal (outB) bereitgestellt ist, umfasst.
Ausleseschaltung nach einem der Ansprüche 1 bis 10, aufweisend einen Ladebeschleuniger (LB), der zum zusätzlichen Laden der Ausleseeinheit (AV, ENT) mit dem ersten Anschluss (21), dem zweiten Anschluss (22) und der Steuerlogik (SL) gekoppelt ist.
Ausleseschaltung nach Anspruch 11, wobei der Ladebeschleuniger (LB) – einen ersten Integrator (CS0, C0) mit einem Steuereingang, der mit dem zweiten Anschluss (22) der Ausleseschaltung gekoppelt ist, und – einen zweiten Integrator (CS1, C1) mit einem Steuereingang, der mit dem ersten Anschluss (21) der Ausleseschaltung gekoppelt ist, umfasst.
Ausleseschaltung nach Anspruch 12, wobei der erste Integrator (CS0, C0) eine erste Kapazität (C0), die einerseits mit dem Bezugspotentialanschluss (30) und andererseits mit dem ersten Anschluss (21) der Ausleseschaltung verbunden ist, und eine erste gesteuerte Stromquelle (CS0), die den Steuereingang des ersten Integrators (CS0, C0) aufweist und die einerseits über einen achten Schalter (S8) schaltbar mit einem Versorgungspotentialanschluss (31) und andererseits mit dem ersten Anschluss (21) der Ausleseschaltung verbunden ist, aufweist, und wobei der zweite Integrator (CS1, C1) eine zweite Kapazität (C1), die einerseits mit dem Bezugspotentialanschluss (30) und andererseits mit dem zweiten Anschluss (22) der Ausleseschaltung verbunden ist, und eine zweite gesteuerte Stromquelle (CS1), die den Steuereingang des zweiten Integrators (CS1, C1) aufweist und die einerseits über einen neunten Schalter (S9) schaltbar mit dem Versorgungspotentialanschluss (31) und andererseits mit dem zweiten Anschluss (22) der Ausleseschaltung verbunden ist, aufweist.
Ausleseschaltung nach Anspruch 13, wobei der achte und der neunte Schalter (S8, S9) jeweils von einem siebten Steuersignal (St7), das von der Steuerlogik (SL) bereitgestellt ist, gesteuert sind.
Ausleseschaltung nach einem der Ansprüche 11 bis 14, wobei der Ladebeschleuniger (LB) – einen ersten Transistor (T1) mit einem Steueranschluss, der mit dem zweiten Anschluss (22) der Ausleseschaltung verbunden ist, und mit einer gesteuerten Strecke, die einerseits mit dem ersten Anschluss (21) der Ausleseschaltung und andererseits mit dem Bezugspotentialanschluss (30) verbunden ist, und – einen zweiten Transistor (T2) mit einem Steueranschluss, der mit dem ersten Anschluss (21) der Ausleseschaltung verbunden ist, und mit einer gesteuerten Strecke, die einerseits mit dem zweiten Anschluss (22) der Ausleseschaltung und andererseits mit dem Bezugspotentialanschluss (30) verbunden ist, aufweist.
Ausleseschaltung nach Anspruch 3, 5 und 7, wobei in der Lesebetriebsart – in einer Entladephase der erste, der zweite, der dritte, der vierte, der fünfte Schalter (S1, S2, S3, S4, S5), sowie der erste und der zweite Leseschalter (LS1, LS2) jeweils in den geschlossenen Zustand und der sechste und siebte Schalter (S6, S7) jeweils in den geöffneten Zustand gesteuert sind, – in einer Auslesephase der erste und der zweite Schalter (S1, S2) jeweils in den geschlossenen Zustand, und der dritte, der vierte und der fünfte Schalter (S3, S4, S5) jeweils in den geöffneten Zustand gesteuert sind, und – in einer Speicherphase der sechste und der siebte Schalter (S6, S7) jeweils in den geschlossenen Zustand, und der erste, der zweite, der dritte, der vierte, der fünfte Schalter (S1, S2, S3, S4, S5), sowie der erste und der zweite Leseschalter (LS1, LS2) jeweils in den geöffneten Zustand gesteuert sind.
Ausleseschaltung nach Anspruch 13 und 16, wobei in der Entlade- und in der Auslesephase der achte und der neunte Schalter (S8, S9) jeweils in den geschlossenen Zustand gesteuert sind und in der Speicherphase der achte und der neunte Schalter (S8, S9) jeweils in den geöffneten Zustand gesteuert sind.
Ausleseschaltung nach einem der Ansprüche 1 bis 17, wobei in der Lesebetriebsart das Ausgangssignal (Out) in Abhängigkeit eines Ergebnisses eines Vergleichs eines Stromes durch die erste Speicherzelle (140) mit einem Strom durch die zweite Speicherzelle (130) bereitgestellt ist.
Ausleseschaltung nach Anspruch 10, wobei die Ausgabeeinheit in der Testbetriebsart einen Multiplexer (160) zum Testen der ersten und/oder der zweiten Speicherzelle (140, 130) umfasst, der Multiplexer (160) aufweisend einen Steuereingang (S) zum Zuführen eines ersten, von der Steuerlogik (SL) bereit gestellten, Teststeuersignals (TS1), einen ersten Eingang, der mit dem Ausgang des ersten Nand-Gatters (170) der Ausgabeeinheit verbunden ist, einen zweiten Eingang, der mit dem Ausgang des zweiten Nand-Gatters (200) der Ausgabeeinheit verbunden ist, und einen Ausgang, der mit dem Eingang des dritten Inverters (150) der Ausgabeeinheit verbunden ist.
Ausleseschaltung nach Anspruch 16 und 19, wobei in der Testbetriebsart – in der Entladephase der erste, der zweite, der dritte, der vierte, der fünfte Schalter (S1, S2, S3, S4, S5), sowie der erste und der zweite Leseschalter (LS1, LS2) jeweils in den geschlossenen Zustand und der sechste und der siebte Schalter (S6, S7) jeweils in den geöffneten Zustand gesteuert sind, – in der Auslesephase der erste oder der zweite Schalter (S1, S2) jeweils in den geschlossenen Zustand, und der vierte Schalter (S4), sowie der dritte oder der fünfte Schalter (S3, S5) jeweils in den geöffneten Zustand gesteuert sind, und – in der Speicherphase der sechste und der siebte Schalter (S6, S7) jeweils in den geschlossenen Zustand, und der erste, der zweite der dritte, der vierte, und der fünfte Schalter (S1, S2, S3, S4, S5), sowie der erste und der zweite Leseschalter (LS1, LS2) jeweils in den geöffneten Zustand gesteuert sind.
Ausleseschaltung nach Anspruch 19 oder 20, wobei in der Testbetriebsart das Ausgangssignal (Out) in Abhängigkeit eines Ergebnisses eines Vergleichs eines Stromes durch die erste Speicherzelle (140) oder eines Stromes durch die zweite Speicherzelle (130) mit einem Referenzstrom (IREF) bereitgestellt ist.
Ausleseschaltung nach Anspruch 21, wobei entweder zum Test der ersten Speicherzelle (140) der Referenzstrom (IREF) dem ersten Anschluss (21) der Ausleseschaltung zugeführt ist, der fünfte Schalter (S5) in den geschlossenen Zustand gesteuert ist und der erste Eingang des Multiplexers (160) auf dessen Ausgang geschaltet ist, oder zum Test der zweiten Speicherzelle (130) der Referenzstrom (IREF) dem zweiten Anschluss (22) der Ausleseschaltung zugeführt ist, der dritte Schalter (S3) in den geschlossenen Zustand gesteuert ist und der zweite Eingang des Multiplexers (160) auf dessen Ausgang geschaltet ist.
Ausleseverfahren für wiederbeschreibbare Speicher aufweisend folgende Schritte, – Entladen einer ersten mit einer ersten Speicherzelle (140) schaltbar verbindbaren Leitung (L1), die mit einem ersten Anschluss (21) gekoppelt ist, und Entladen einer zweiten mit einer zweiten Speicherzelle (130) schaltbar verbindbaren Leitung (L2), die mit einem zweiten Anschluss (22) gekoppelt ist, sowie Entladen eines Ausgangs (23), – Auslesen eines jeweiligen Zustands der ersten und/oder der zweiten Speicherzelle (140, 130), – Speichern des jeweiligen Zustands der ersten und/oder der zweiten Speicherzelle (140, 130), – Bereitstellen des jeweiligen Zustands der ersten und/oder der zweiten Speicherzelle (140, 130) am Ausgang (23) wobei das Ausleseverfahren jeweils zum selbstterminierten Betrieb in einer Lesebetriebsart und in einer Testbetriebsart ausgelegt ist, und wobei das Ausleseverfahren für wiederbeschreibbare Speicher, in denen ein Datenbit durch zwei Speicherzellen gebildet wird, ausgelegt ist und wobei die zweite Speicherzelle (130) einen invertierten Speicherzustand bezüglich des Speicherzustands der ersten Speicherzelle (140) aufweist.
Ausleseverfahren nach Anspruch 23, wobei nach dem Entladen ein beschleunigtes Aufladen der ersten und der zweiten Leitung (L1, L2) vorgesehen ist.
Ausleseverfahren nach Anspruch 23 oder 24, wobei in der Lesebetriebsart der jeweilige Zustand der ersten und der zweiten Speicherzelle (140, 130) ausgelesen und gespeichert wird und entsprechend ein Ergebnis eines Vergleichs eines Stromes durch die erste Speicherzelle (140) mit einem Strom durch die zweite Speicherzelle (130) am Ausgang (23) bereitgestellt wird.
Ausleseverfahren nach Anspruch 23 bis 25, wobei in der Testbetriebsart wahlweise einstellbar der jeweilige Zustand der ersten oder der zweiten Speicherzelle (140, 130) ausgelesen und gespeichert wird und entsprechend ein Ergebnis eines Vergleichs eines Stromes durch die erste Speicherzelle (140) oder durch die zweite Speicherzelle (130) jeweils mit einem Referenzstrom am Ausgang (23) bereitgestellt wird.