DE68923588T2 - Halbleiterspeicheranordnung. - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung, die hinsichtlich einer Referenzpotentialerzeugungsschaltung für einen Erfassungsverstärker und Lastschaltungen für Speicherzellen verbessert ist.
• Aus der EP-A-027057, die die Merkmale des Oberbegriffs der Ansprüche 1 und 2 offenbart ist eine Halbleiterspeichereinrichtung bekannt, die Speicherzellen, Spaltenleitungen, die Daten von den Speicherzellen empfangen und eine mit den Spaltenleitungen gekoppelte Lastschaltung umfaßt. Ferner sind Blindzellen (im folgenden als Dummy- Zellen bezeichnet) vorgesehen, die mit einer Dummy- Spaltenleitung verbunden sind. Eine weitere Lastschaltung und eine weitere Dummy-Zelle sind auch mit der Dummy- Spaltenleitung verbunden. Das Gate der zusätzlichen Dummy- Zelle erhält ein vorgegebenes Potential. Ferner ist ein Leseverstärker vorgesehen, um die in der Speicherzelle gespeicherten Daten entsprechend der Potentialdifferenz zwischen der Spaltenleitung und der Dummy-Spaltenleitung zu erfassen.
• Der technische Hintergrund der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf eine herkömmliche Halbleiterspeichereinrichtung beschrieben.
• Bei einer derartigen herkömmlichen Halbleiterspeichereinrichtung, die in Figur 1 gezeigt ist, handelt es sich um ein löschbares und programmierbares ROM (EPROM), das MOSFETs mit schwebendem Gate (Floating Gate) als Speicherzellen verwendet.
• In der Figur bezeichnen MC11, MC12, ..., MC1n Floating Gate MOSFETs; DC einen Floating Gate MOSFET als eine Blindzelle; WL1, WL2, ..., WLm Zeilenleitungen; BL1, BL2, ..., BLn Spaltenleitungen; DBL eine Dummy-Spaltenleitung; 11 einen Zeilendecoder; 12 einen Spaltendecoder; BT1, BT2, ..., BTn Spaltengate MOSFETs für eine Spaltenauswahl; DBT einen MOSFET, der zu dem Spaltengate MOSFET äquivalent ist und sich normalerweise bei der Anlegung einer Energiespannung Vcc an das Gate des MOSFET in einem leitenden Zustand befindet; 13A eine erste Vorspannungs-Einstellschaltung, die aus n-Kanal MOSFETs-QM1 bis QM6 gebildet ist; 14A eine erste Lastschaltung, die aus einem p-Kanal-MOSFET QM7 gebildet ist; 13B eine zweite Vorspannungs-Einstellschaltung, die aus n- Kanal-MOSFETs QD1 bis QD6 gebildet ist; 14B eine zweite Lastschaltung, die aus einem p-Kanal-MOSFET QD7 gebildet ist; 15 einen Leseverstärker; und 16 einen Ausgangspuffer.
• In der folgenden Beschreibung werden MOSFETs, deren Kanäle nicht bezeichnet sind, als n-Kanal-MOSFETs behandelt.
• Die Dummy-Zelle DC besteht aus einem MOSFET, der äquivalent zu demjenigen einer Speicherzelle MC ist, die irgendeine der Speicherzellen MC11 bis MCmn ist. Die Dummy-Spaltenleitung DBL ist äquivalent zu der Spaltenleitung BL, die irgendeine von den Spaltenleitungen BL1 bis BLn ist.
• Ein Potential V1 an dem Ausgangsknotenpunkt einer Niedrigpotential-Erzeugungsschaltung, die aus den MOSFETs QM2 und QM3 gebildet ist, die niedriger als eine Energiespannung Vcc ist, wird an das Gate eines MOSFETs QM1 in der ersten Vorspannungs-Einstellschaltung 13A angelegt. Ein Potential V2 an dem Ausgangsknotenpunkt einer Niedrigpotential- Erzeugungsschaltung, die aus den MOSFETs QM5 und QM6 gebildet ist, das niedriger als das Knotenpunktpotential V1 ist, wird an das Gate eines MOSFET QM4 angelegt. Das Knotenpunktpotential V2 ist auf eine Spannung eingestellt, die die Summe eines Potentials auf der Spaltenleitung BL, wenn ein vorgegebener Strom in die Speicherzelle MC hineinfließt, und einer Schwellspannung des n-Kanal-MOSFETs, der eine erhöhte Schwellspannung aufgrund des Substratvorspannungseffekts enthält, ist. Der MOSFET QM4 ist ein Anfangslade-MOSFET zur Beschleunigung eines anfänglichen Ladevorgangs an der Spaltenleitung BL, in dem die Spaltenleitung BL von einer Anfangsspannung 0 V geladen wird. Der Anfangslade-MOSFET wird in einen nichtleitenden Zustand gebracht, wenn das Spaltenleitungspotential ein Potential auf der Spaltenleitung übersteigt, wenn ein vorgegebener Strom in die Speicherzelle MC hineinfließt.
• In dem so aufgebauten EPROM wird durch die zweite Lastschaltung 14B auf der Basis der Daten in der Dummy-Zelle DC ein Referenzpotential Vref erzeugt und erscheint auf einem Knotenpunkt B. Ein Eingangspotential Vin wird durch die erste Lastschaltung 14A auf der Basis des Datenwerts erzeugt, der aus einer durch die Ausgangssignale des Zeilendecoders 11 und des Spaltendecoders 12 gewählten Speicherzelle ausgelesen wird und erscheint auf einem Knotenpunkt A. Der Lese- oder Erfassungsverstärker 15 vergleicht das Referenzpotential Vref und das Eingangspotential Vin, um einen Typ des Datenwerts zu erfassen, der in der Speicherzelle MC gespeichert ist. Der erfaßte Datenwert wird durch den Leseverstärker 15 verstärkt und durch den Ausgangspuffer 16 ausgegeben.
• In jeder Speicherzelle des EPROMs wird ein Datenwert programmiert, in dem selektiv Elektronen in das Floating Gate der Zelle injiziert werden. Zum Injizieren von Elektronen in das Floating Gate wird eine hohe Spannung, z.B. 12,5 bis 21 V, was viel höher als die normale Versorgungsspannung z.B. 5 V ist, an die Spaltenleitung und die Zeilenleitungen gelegt, die durch den Zeilendecoder 11 und den Spaltendecoder 12 gewählt werden. Unter einer derartigen hohen Spannung tritt eine Aufschlagionisation in der Nähe der Drain der Speicherzelle auf, die sich an einem Kreuzungspunkt der gewählten Zeilen- und Spaltenleitungen befindet, um Elektronen-Loch-Paare zu erzeugen. Von der erzeugten Elektronen-Loch-Paaren werden die Elektronen in das Floating Gate der Speicherzelle injiziert. Eine Schwellspannung der Speicherzelle, in die die Elektronen injiziert sind, ist viel höher als diejenige der Speicherzelle, in die nicht injiziert wurde. Die Speicherzelle, deren Floating Gate mit Elektronen injiziert wird, hält einen Aus-Zustand selbst dann aufrecht, wenn ein Signal mit einem "1"-Pegel (Versorgungsspannung Vcc) an das Steuergate der Zelle oder die Zeilenleitung geliefert wird. Unter der gleichen Bedingung wird die Speicherzelle, in die keine Elektronen injiziert sind, eingeschaltet. Da die Dummy-Zelle DC nicht mit Elektronen injiziert wurde, wird keine Potentialdifferenz zwischen den Potentialen Vref und Vin verursacht.
• Um dies zu vermeiden wird eine Kanalbreite WD7 des MOSFET QD7 in der zweiten Lastschaltung 14B auf einen größeren Wert gesetzt als diejenige WM7 des MOSFETs QM7 in der ersten Lastschaltung 14A. Mit einer derartigen Kanalbreitenwahl wird ein Leitungswiderstand des MOSFETs QD7 kleiner als derjenige des MOSFET QM7. Genauer gesagt wird der Leitungswiderstand des MOSFETs QD7 so gewählt, daß das Referenzpotential Vref zwischen dem Vin-Potential, wenn die mit Elektronen injizierte Speicherzelle gewählt wird und dem Vin-Potential, wenn die nicht mit Elektronen injizierte Speicherzelle gewählt wird, liegt. Selbst wenn die nicht mit Elektronen injizierte Speicherzelle gewählt wird, wird bei einer derartigen Anordnung zwischen den Potentialen Vref und Vin eine vorgegebene Potentialdifferenz verursacht. Wenn die gewählte Speicherzelle eine mit Elektronen injizierte ist, stellt das Potential Vin ein Potential dar, das das Ergebnis einer Subtraktion der Schwellspannung des Last-MOSFET-QM7 von der Versorgungsquellenspannung Vcc ist.
• In der nachfolgenden Beschreibung wird angenommen, daß die mit Elektronen injizierte Speicherzelle oder die Speicherzelle mit einem hohen Schwellpegel eine Speicherzelle ist, die einen "0"-Datenwert speichert. Es wird angenommen, daß die nicht mit Elektronen injizierte Speicherzelle oder die Speicherzelle mit einer niedrigen Schwellspannung eine Speicherzelle ist, die einen "1"-Datenwert speichert.
• In dem voranstehend erwähnten EPROM wird der durch den Leseverstärker ausgelesene Datenwert durch den Puffer 16 empfangen und der Puffer 16 gibt den Datenwert aus. In dem Ausgangspuffer 16 ist es erforderlich einen externen großen Lastkondensator zu laden und zu entladen. Wenn der Ausgangspuffer 16 den Datenwert erzeugt, wird deshalb in der Versorgungsquelle Rauschen erzeugt. Das Rauschen verursacht eine Veränderung der Versorgungsquellenspannung Vcc. Wie man sich ins Gedächtnis zurückruft, unterscheidet sich der Leitungswiderstand des MOSFET QD7 in der zweiten Lastschaltung 14B von demjenigen des MOSFET QM7 in der ersten Lastschaltung 14A. Deshalb sprechen diese Transistoren auf eine Versorgungsspannungsveränderung in einer unterschiedlichen Weise an. In einem extremen Fall wird ein richtiger Amplitudenzusammenhang zwischen den Potentialen Vin und Vref umgedreht, so daß der Leseverstärker einen fehlerhaften Datenwert erzeugen kann. Eine derartige Fehlfunktion des Leseverstärkers sollte vermieden werden.
• Das EPROM aus Figur 1 sieht sich einer Situation gegenüber gestellt, bei der eine mit den Speicherzellen mit einem "1"- Datenwert gewählte Zeilenleitung, die gegenwärtig gewählt ist, auf eine mit der Speicherzelle mit dem gleichen Datenwert verbundene andere Zeilenleitung umgeschaltet wird und danach die Daten sukzessive aus den Speicherzellen auf der neuen Zeile ausgelesen werden.
• In einer derartigen Situation werden die erneut gewählten Speicherzellen unzureichend in der anfänglichen Stufe eingeschaltet, bis das Potential der erneut gewählten Zeilenleitung eine Energieversorgungsspannung Vcc erreicht. Demzufolge wird das Potential der gewählten Bitleitung vorübergehend erhöht. Die Schwellspannung der Speicherzelle des Floating Gate-Aufbaus ist ungefähr 2 V. Während der Übergangsperiode in der Zeit, in der die Zeilenleitungen voneinander umgeschaltet werden, sind die mit der gewählten Spaltenleitung verbundenen Speicherzellen sofort in einem Aus-Zustand. Aufgrund dessen tritt zur Zeit einer Umschaltung der Zeilenleitungen ein Ladebetrieb für die Spaltenleitung auf und das Potential Vin des Knotenpunkts A steigt vorübergehend an, wie in Figur 2 gezeigt.
• Da die Dummy-Zelle DC durch die Versorgungsspannung Vcc immer in einen Ein-Zustand gebracht ist, wird inzwischen das Referenzpotential Vref immer konstant gehalten, wie in Figur 2 gezeigt, die Wellenformen der Potentiale Vref und Vin zeigt. Wenn das Potential Vin ansteigt und wie dargestellt eine Linie des Referenzpotentials Vref kreuzt, erzeugt der Leseverstärker 15 vorübergehend den Datenwert mit einem unrichtigen Logikpegel. Infolge dessen verändert der Ausgangsdatenwert des Puffers 16 seinen Logikpegel "1"T"0"T"1" während einer kurzen Periode. Deshalb erzeugt eine in der Leitung existierende Induktivitätskomponente eine große Veränderung der Massespannung, wodurch eine Fehlfunktion einer Schaltung in dem EPROM verursacht wird.
• Um die Fehlfunktion der Schaltung aufgrund einer Veränderung der Massespannung zu vermeiden, ist ein EPROM vorgeschlagen worden, wie in Figur 3 gezeigt.
• In diesem EPROM sind die Dummy-Zellen DC1 bis DCm jeweils entsprechend zu den Zeilenleitungen WL1 bis WLm vorgesehen. Die Steuergates der Dummy-Zellen DC1 bis DCm sind jeweils mit den Zeilenleitungen WL1 bis WLm verbunden. Die Drains der Dummy-Zellen DC1 bis DCm sind mit einer Dummy-Zellenleitung DBL verbunden.
• In der Anordnung des EPROMs werden die Dummy-Zellen durch die Signale auf den Zeilenleitungen gesteuert. Selbst in der Situation, daß die Zeilenleitungen von einer auf die andere umgeschaltet werden und nachfolgend zu der Speicherzelle, die den Datenwert "1" auf der vorhergehenden oder alten Zeilenleitung speichert, die Speicherzelle, die den Datenwert "1" auf der gegenwärtigen oder neuen Zeilenleitung speichert, dem Lesebetrieb ausgesetzt wird, wird die Dummy- Spaltenleitung DBL durch die Lastschaltung 14B zum Zeitpunkt des Umschaltens der Zeilenleitungen geladen. Demzufolge steigt das Referenzpotential Vref mit dem Ansteigen des Potentials Vin ("1"-Pegel) an, wie aus der die Wellenformen zeigenden Figur 4 ersichtlich ist. Der Ausgangsdatenwert des Ausgangspuffers 16 ist unverändert und keine Veränderung der Massespannung wird bewirkt.
• Der Anstieg der Potential Vin und Vref wird durch den Ladebetrieb zum Zeitpunkt eines Umschaltens der Zeilenleitungen verursacht und somit ist der Grad des Potentialanstiegs in Abhängigkeit von den Leitungswiderständen der MOSFETs QM7 und QD7 in den Lastschaltungen 14A und 14B unterschiedlich. Wie voranstehend beschrieben ist der Leitungswiderstand des MOSFET QD7 auf einen kleineren Wert eingestellt als derjenige des MOSFET QM7. Deswegen steigt das Referenzpotential Vref auf einen viel höheren Pegel (in Figur 5 durch Vref angezeigt) als ein Pegel (in Figur 5 durch eine gestrichelte Linie angezeigt) an, auf dem sich das Referenzpotential Vref in der Schaltung in Figur 1 befindet. Deshalb ist die Lesegeschwindigkeit für einen "0"-Datenwert der in Figur 3 gezeigten Schaltung um eine Zeit T1 (Figur 5) kleiner als diejenige der in Figur 1 gezeigten Schaltung.
• Wenn wie voranstehend beschrieben in einer herkömmlichen Halbleiterspeichereinrichtung die Zeilenleitungen unter der Bedingung umgeschaltet werden, daß eine einen "1"-Datenwert speichernde Speicherzelle gewählt wird, um eine einen "1"- Datenwert speichernde Speicherzelle zu wählen, wird ein fehlerhafter Datenwert ausgegeben und ein Rauschen tritt in der Versorgungsquelle auf, um demzufolge eine Fehlfunktion der Halbleiterspeichereinrichtung zu verursachen.
• In einer anderen herkömmlichen Halbleiterspeichereinrichtung, die das voranstehende Problem löst, ist eine Veränderung des Referenzpotentials größer als diejenige des Eingangspotentials. Wenn die gewählte Zeilenleitung geschaltet wird, wird deshalb die Datenlesegeschwindigkeit auch gering.
• Eine durch eine durchgezogene Linie in Figur 6 angezeigte Kennlinie zeigt eine Spannungs-Strom-Kennlinie der ersten Lastschaltung 14A in der herkömmlichen Halbleiterspeichereinrichtung. In der Figur bezeichnet die Abszisse ein Potential Vin an dem Knotenpunkt A und die Ordinate einen Laststrom, der in die Lastschaltung hineinfließt. Es sei angenommen, daß Vin ("1"-Pegel) ein Potential an dem Knotenpunkt A ist, verursacht, wenn die Speicherzelle einer niedrigen Schwellspannung gewählt wird und ein Speicherzellenstrom Icell fließt und Vin ("0"-Pegel) ein Potential an dem Knotenpunkt A ist und Vref ein Potential an dem Knotenpunkt B ist.
• Es ist allgemein bekannt, daß die für die Zeilenleitungswahl benötigte Zeit und die für das Laden oder Entladen der mit der Spaltenleitung verbundenen Übergangskapazität eine Datenlesegeschwindigkeit einer nichtflüchtigen Halbleiterspeichereinrichtung mit dem in Figur 1 gezeigten Aufbau zu einem großen Ausmaß bestimmt. Eine Signalverzögerungszeit in der Zeilenleitung hängt zum größten Teil von einem Widerstand des Materials der Zeilenleitung ab. Deshalb hat vor kurzem Wolframsilicid herkömmlicherweise verwendetes Polysilizium abgelöst. Der Widerstand von Wolframsilicid ist kleiner als derjenige des Polysiliziums. Infolgedessen hängt die Datenlesegeschwindigkeit zum größten Teil von der Lade- und Entladegeschwindigkeit der mit der Spaltenleitung verbundenen Übergangskapazität ab. Wenn insbesondere die Spaltenleitung von einer auf die andere geschaltet wird und die Speicherzelle mit einer hohen Schwellspannung gewählt wird, beginnt der Ladevorgang an der neu gewählten Spaltenleitung bei der Spannung von 0 V. Eine mit den Spaltenleitungen verbundene Kapazität wird mit dem Anstieg der Halbleiterspeicherkapazität groß. Demzufolge ist es zur Realisierung eines Hochgeschwindigkeits-Lesebetriebs erforderlich, sowohl die Ladegeschwindigkeit der Spaltenleitung als auch den Lesebetrieb zum Auslesen des "0"- Datenwerts zu beschleunigen. Bei herkömmlichen dafür vorgesehenen Maßnahmen wird die Spaltenleitung durch den Anfangsladetransistor QM4 bei einer hohen Geschwindigkeit geladen, wenn das Potential kleiner als Vin ("1"-Pegel) ist. Wenn das Potential der Spaltenleitung BL Vin ("1"-Pegel) übersteigt, wird der Transistor QM4 nicht-leitend. Zu dieser Zeit lädt die Spaltenleitung BL nur der p-Kanal-Transistor QM7 in der Lastschaltung 14A. Wenn das Potential Vin an dem Knotenpunkt A ansteigt steigt, da das Gate des p-Kanal- Transistors QM7 mit der Drain davon verbunden ist, ein Leitungswiderstand dieses Transistors QM7 rapide an und ein Ladestrom fällt rapide ab. Deshalb benötigt das Potential an dem Knotenpunkt A viel Zeit, um von Vin ("1"-Pegel) auf Vin ("0"-Pegel) anzusteigen, wobei die Datenlesegeschwindigkeit verringert wird. Mit anderen Worten, kann durch Vergrößerung der Kanalbreite des Transistors QM7 und Verkleinerung seines Leitungswiderstands die Zeit verringert werden, die das Potential an dem Knotenpunkt A benötigt, um von Vin ("1"- Pegel) auf Vin ("0"-Pegel) anzusteigen. Allerdings erzeugt der Abfall des Leitungswiderstands des Transistors QM7 ein anderes Problem, nämlich daß ein Spielraum für das Energiequellenrauschen verschmälert wird.
• In Figur 6 wird eine durch eine gestrichelte Linie angezeigte Kennlinie für den Transistor QM7 erhalten, dessen Leitungswiderstand 1/2 von demjenigen des gleichen Transistors ist, wenn die Zellenstrom-Eingangsspannungs Vin- Kennlinie davon mit einer durchgezogenen Linie angedeutet ist. Wenn der 1/2 Leitungswiderstand des Transistors QM7 eingestellt ist, ist das Potential Vin an dem Knotenpunkt A, wenn die den "1"-Datenwert speichernde Speicherzelle, d.h. die Speicherzelle mit einer niedrigen Schwellspannung gewählt ist, gleich Vin ("1"-Pegel)'. Das Potential Vref' an dem Knotenpunkt B ist auf exakt den Mittelpunkt zwischen dem Potential Vin ("1"-Pegel)' an dem Knotenpunkt A, wenn die Speicherzelle mit einem "1"-Datenwert gewählt ist, und dem Potential Vin ("0"-Pegel), wenn die einen "0"-Datenwert speichernde Speicherzelle, d.h. die Speicherzelle mit einer niedrigen Schwellspannung gewählt ist, eingestellt. Demzufolge ist der Leitungswiderstand des p-Kanal-MOS- Transistors QD7 in der zweiten Lastschaltung 14B so gewählt, daß das Potential an dem Knotenpunkt B, wenn der 1/2 Leitungswiderstand des Transistors QM7 eingestellt ist, gleich Vref', also {Vin("0"-Pegel)-Vin("1"-Pegel)}/2 ist.
• Wenn der Datenwert von "1" oder "0" gewählt ist, ist infolge dessen eine Differenz zwischen dem Potential an dem Knotenpunkt B und dem Potential an dem Knotenpunkt A um {Vin("1"-Pegel)'-Vin ("1"-Pegel)}/2 verkleinert. Allgemein verändert sich das Massepotential beträchtlich, wenn der Datenwert von dem Ausgangspuffer ausgegeben wird. Dabei verändern sich aufgrund der Massepotentialveränderung auch die Potentiale an den Knotenpunkten A und B. In den ersten und zweiten Lastschaltungen 14A und 14B unterscheiden sich die Leitungswiderstände der Transistoren QM7 und QD7 voneinander. Die Veränderung der Potentiale an den Knotenpunkten A und B ist unterschiedlich. Demzufolge verursacht ein kleiner Unterschied des Potentials zwischen den Knotenpunkten A und B eine Fehlfunktion der Schaltung.
• Wie voranstehend erwähnt neigt in der herkömmlichen Halbleiterspeichereinrichtung, die hinsichtlich der Lesegeschwindigkeit durch Verwendung eines kleinen Leitungswiderstands in der Lastschaltung verbessert ist, die Halbleiterspeichereinrichtung dazu, aufgrund eines Energierauschens eine Fehlfunktion auszuführen.
• Demzufolge ist es eine Aufgabe der vorliegenden Erfindung,
• - eine Halbleiterspeichereinrichtung bereitzustellen, die frei von dem Energierauschen ist, selbst während einer Übergangsperiode, in der Zeilenleitungen von einer auf die andere geschaltet werden und die bei einer erhöhten Datenlesegeschwindigkeit betreibbar ist.
• Gemäß der vorliegenden Erfindung, die auf die Lösung der voranstehenden Aufgabe ausgerichtet ist, ist eine Halbleiterspeichereinrichtung vorgesehen, die die Merkmale der unabhängigen Ansprüche 1 oder 2 umfaßt.
• In den so aufgebauten Halbleiterspeichereinrichtungen ist die zweite Dummy-Zelle, die in einen Ein-Zustand normalerweise oder während einer Übergangsperiode eines Umschaltens von Zeilenleitungen von einer auf die andere eingestellt ist, mit der Dummy-Spaltenleitung verbunden. Die Verbindung der zweiten Dummy-Zelle mit der Dummy-Leitung ändert einen an die Dummy-Leitung zur Zeit einer Zeilenleitungsumschaltung fließenden Strom, wodurch ein Anstieg des Referenzpotentials zu der Zeit der Zeilenleitungsumschaltung zurückgehalten wird.
• Diese Erfindung kann eingehender aus der folgenden ausführlichen Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstanden werden. In den Zeichnungen zeigen:
• Figur 1 ein Schaltbild einer herkömmlichen Halbleiterspeichereinrichtung;
• Figur 2 eine grafische Darstellung von Übergangsspannungswellenformen an den Knotenpunkten A und B in der in Figur 1 gezeigten Speichereinrichtung;
• Figur 3 ein Schaltbild einer anderen herkömmlichen Halbleiterspeichereinrichtung;
• Figuren 4 und 5 grafische Darstellungen von Übergangsspannungswellenformen an den Knotenpunkten A und B in der in Figur 3 gezeigten Speichereinrichtung;
• Figur 6 eine grafische Darstellung einer Kennlinie eines Laststroms über einer Erfassungsknotenpunktspannung von einer ersten Lastschaltung in der herkömmlichen Speichereinrichtung;
• Figur 7 ein Schaltbild einer Halbleiterspeichereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung;
• Figuren 8A und 8B, 9 bis 11 Kurvendarstellungen, die Betriebskennlinien der Halbleiterspeichereinrichtung aus Figur 7 zeigen;
• Figur 12 ein Schaltbild einer Halbleiterspeichereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung; und
• Figur 13 eine Anzahl von Wellenformen von Signalen in einem Adressen-Übergangsdetektor, der in der Ausführungsform aus Figur 12 verwendet wird.
• Einige bestimme Ausführungsformen einer Halbleitereinrichtung gemäß der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
• Figur 7 zeigt ein Schaltbild einer Schaltungsanordnung zum Datenerfassen eines EPROMs unter Verwendung von Floating Gate MOSFETs, wie bereits bei der Beschreibung des Standes der Technik erwähnt, auf die eine Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung angewendet ist.
• In Figur 7 bezeichnen MC11, MC12, ..., MC1n, ..., MCmn Floating Gate MOSFETs; DC1, DC2, ..., DCm Dummy-Zellen (erste Dummy-Zellen) als Floating Gate MOSFETs; WL1, WL2, ..., WLm Zeilenleitungen; BL1, BL2, ..., BLn Spaltenleitungen; DBL eine Dummy-Spaltenleitung; 11 einen Zeilendecoder; 12 einen Spaltendecoder; BT1, BT2, ..., BTn Spaltengate MOSFETs für eine Spaltenauswahl; DBT einen MOSFET, der äquivalent zu dem Spaltengate MOSFET ist und sich normalerweise bei der Anwendung einer Versorgungsspannung Vcc an das Gate des MOSFET in einem leitenden Zustand befindet; 13A eine erste Vorspannungseinstellschaltung, die aus n-Kanal-MOSFETs QM1 bis QM6 aufgebaut ist; 14A eine erste Lastschaltung, die aus einem p-Kanal-MOSFET QM7 aufgebaut ist; 13B eine zweite Vorspannungseinstellschaltung, die aus n-Kanal-MOSFETs QD1 bis QD6 aufgebaut ist; 14B eine zweite Lastschaltung, die aus einem p-Kanal-MOSFET QD7 aufgebaut ist; 15 einen Leseverstärker; und 16 einen Ausgangspuffer.
• Bei der nun folgenden Beschreibung werden MOSFETs, deren Kanäle nicht bezeichnet sind, als n-Kanal MOSFETs behandelt. Die Dummy-Zelle DC, bei der es sich um irgendeine der Dummy- Zellen DC1 bis DCm handelt, umfaßt einen MOSFET äquivalent zu demjenigen einer Speicherzelle MC, bei der es sich um irgendeine der Speicherzellen MC11 bis MCmn handelt. Die Speicherzelle DCm+1 umfaßt ebenfalls einen MOSFET äquivalent zu demjenigen der Speicherzelle MC.
• In den Dummy-Zellen DC1, DC2, ..., DCm sind die Drains davon zusammen mit der Dummy-Spaltenleitung DBL verbunden. Die Steuergates von jenen sind jeweils mit den Zeilenleitungen WL1 bis WLm verbunden. Die Sourcen von diesen Transistoren sind mit Masse verbunden. Die Drains der Dummy-Zelle DCm+1 ist mit der Dummy-Spaltenleitung DBL verbunden. Eine Versorgungsspannung Vcc ist immer an das Steuergate der Dummy-Zelle DCm+1 angelegt. Die Source davon ist mit Masse verbunden.
• Die ersten und zweiten Vorspannungspotential- Einstellschaltungen 13A und 13B sind genauso aufgebaut wie in der herkömmlichen Halbleiterspeichereinrichtung.
• Beispielsweise ist in der ersten Vorspannungspotential- Einstellschaltung 13A der Source-Drain-Strompfad des MOSFETs QM1 zwischen einem Verbindungspunkt des Spaltengate MOSFETs BT1 bis BTn und den Knotenpunkt A eingefügt. Das Gate des MOSFETs QM1 erhält ein DC-Vorspannpotential V1, welches kleiner als die Versorgungsspannung Vcc ist und durch die zwei MOSFETs QM2 und QM3 gebildet wird. Der Source-Drain- Strompfad des MOSFET QM4 ist zwischen einem Verbindungspunkt des Spaltengate MOSFETs BT1 bis BTn und die Versorgungsspannung Vcc eingefügt. Das Gate des MOSFET QM4 erhält ein DC-Vorspannpotential V2, welches kleiner als das DC-Vorspannpotential V1 ist und durch die zwei MOSFETs QM5 und QM6 gebildet ist. Das DC-Vorspannpotential V2 ist auf einen Wert gesetzt, der die Summe eines Spaltenleitungspotentials, wenn eine Speicherzelle gewählt wird, deren Schwellspannung auf eine niedrige Spannung gesetzt ist und ein vorgegebener Strom durch den Source- Drain-Strompfad der Speicherzelle fließt, und einer Schwellspannung des n-Kanal-MOSFET, der aufgrund eines Substrat-Vorspanneffekts eine erhöhte Schwellspannung aufweist, ist.
• Die Schaltungsanordnung der zweiten Vorspannpotential- Einstellschaltung 13B ist im wesentlichen die gleiche wie die der ersten Vorspannpotential-Einstellschaltung, wenn die MOSFETs QD1 bis QD6 durch die MOSFETs QM1 bis QM6 ersetzt werden.
• Die ersten und zweiten Lastschaltungen 14A und 14B sind ebenfalls im wesentlichen die gleichen wie diejenigen in der herkömmlichen Speichereinrichtung.
• Insbesondere ist in der ersten Lastschaltung 14A der Source- Drain-Strompfad des MOSFETs QM7 zwischen dem Knotenpunkt A und die Versorgungsspannung Vcc eingefügt. Das Gate des MOSFET QM7 ist an seine Drain und den Knotenpunkt A angeschlossen. Der MOSFET QM4 in der ersten Vorspannpotential-Einstellung 13A ist für den anfänglichen Ladevorgang der Spaltenleitung vorgesehen. Wenn eine Spaltenleitung BL gewählt ist und ein Ladevorgang für die Spaltenleitung BL von einem Anfangswert 0 V beginnt, dann beschleunigt der Transistors QM4 die anfängliche Aufladung. Die DC-Vorspannung V2 wird so eingestellt, daß der MOSFET QM4 ausgeschaltet wird, wenn das Spaltenleitungspotential ein Spaltenpotential übersteigt, wenn ein vorgegebener Strom in die Speicherzelle hineinfließt.
• Die Schaltungsanordnung der zweiten Lastschaltung 14B ist im wesentlichen die gleiche wie die in der herkömmlichen Speichereinrichtung. Allerdings ist der Leitungswiderstand auf einen kleineren Wert gesetzt als derjenige in der herkömmlichen Einrichtung. Die Dummy-Spaltenleitung DBL ist mit der Dummy-Zelle DCm+1 verbunden, die konstant an dem Gate die Versorgungsspannung Vcc empfängt und sich normalerweise in einem Ein-Zustand befindet. Die Dummy-Spaltenleitung DBL wird durch die Dummy-Zelle DCm+1 und eine Dummy-Zelle DC (die irgendeine der Dummy-Zellen DC1 bis DCm bezeichnet), die mit der gewählten Zeilenleitung WL verbunden ist, entladen. Demzufolge wird zur Aufrechterhaltung des Referenzpotentials Vref auf dem mittleren Potential zwischen einem "1"- und "0"- Pegel des Eingangspotentials Vin der Leitungswiderstand des Last-MOSFET QD7 in der zweiten Lastschaltung 14B auf ungefähr einen Faktor 2 kleiner als derjenige des MOSFET QD7 in der in Figur 1 gezeigten herkömmlichen Speichereinrichtung eingestellt.
• Der Betrieb der so aufgebauten Halbleiterspeichereinrichtung wird nachstehend beschrieben.
• Im Betrieb werden Speicherzellen, die einen "1"-Datenwert speichern und durch Umschalten einer Zeilenleitung auf eine andere Zeilenleitung gewählt werden, sukzessive einem Datenlesebetrieb ausgesetzt. Wenn die Zeilenleitungen umgeschaltet werden, fällt ein Potential der nicht gewählten Zeilenleitung WLi (i = 1, 2, ..., m) pegelmäßig von "1" auf "0", wie in den in Figur 8A gezeigten Wellenformen angedeutet. Ein Potential der gewählten Zeilenleitung WLj (j = 1, 2, ..., m) steigt von einem "0"-Pegel auf "1" an. Der Strom, der zum Zeitpunkt einer Umschaltung dieser Zeilenleitung durch die Dummy-Zelle DC fließt ist in Figur 8B mit einer strichpunktierten Linie angezeigt. In der Figur gleicht der Wert "x" des Stroms dem Strom, der durch die gewählte Dummy-Zelle DC fließt, wenn das Potential der gewählten Zeilenleitung die Versorgungsquellenspannung Vcc ist. In dieser Ausführungsform sind die Dummy-Zellen DC und DCm+1 aus einem Floating-Gate-Typ-MOS-Transistor aufgebaut, die den gleichen Aufbau, Kanalbreite und Kanallänge wie diejenigen der Speicherzelle der Speichermatrix aufweisen. Auch in dieser Ausführungsform gleicht der Strom, der durch die Dummy-Zelle DCm+1, deren Steuergate kontinuierlich mit der Versorgungsquelle Vcc versorgt wird, dem Wert "x". Demzufolge wird auch der Strom, der durch die Dummy-Zelle DCm+1 fließt, der Wert "x" und somit wird der durch die Dummy-Zellen DC und DCm+1 fließende Strom "2x", bevor die Zeilenleitungen umgeschaltet werden.
• Der minimale Wert des durch die gewählte Dummy-Zelle DC bei der Zeilenleitungsumschaltung fließende Strom wird in Figur 8B durch "y" bezeichnet. Deshalb ist der minimale Wert des durch alle Dummy-Zellen bei der Zeilenleitungsumschaltung fließende Strom "x + y". In Figur 8B zeigt eine durchgezogene Linie eine Veränderung der Summe des durch alle Dummy-Zellen fließenden Stroms an.
• Figur 9 zeigt eine Veränderung des Referenzpotentials Vref (angezeigt mit einer durchgezogenen Linie) gegenüber der Summe der durch alle Dummy-Zellen fließenden Ströme, die auf der Basis der Daten in Figur 8 bereitgestellt wird. Zusätzlich zu dem Referenzpotential Vref enthält die Darstellung aus Figur 9 Potentialveränderungen eines Eingangspotentials Vin ("1"-Pegel), wenn der Datenwert von der einen "1"-Datenwert speichernden Speicherzelle ausgelesen wird, gegenüber der durch eine Speicherzelle fließenden Ströme, eines Eingangspotentials Vin ("0"-Pegel), wenn der Datenwert von der einen "0"-Datenwert speichernden Speicherzelle ausgelesen wird, und eines Referenzpotentials Vref in der herkömmlichen Speichereinrichtung aus Figur 1 (angedeutet mit einer strichpunktierten Linie) gegenüber dem durch die Speicherzelle fließenden Stroms. Das Eingangspotential Vin ("0"-Pegel) ist konstant, da kein Strom durch die Dummy-Zellen fließt, wenn ein "0"-Datenwert ausgelesen wird.
• In der vorliegenden Ausführungsform ist die Dummy- Spaltenleitung DBL mit der durch die gewählte Zeilenleitung angesteuerte Dummy-Zelle DC und mit der durch eine Versorgungsquelle Vcc angesteuerte Dummy-Zelle DCm+1 verbunden. Aufgrund dessen wird der Leitungswiderstand des MOSFET QD7 in der zweiten Lastschaltung 14B so gewählt, daß, wenn ein doppelter Zellenstrom fließt, das gleiche Referenzpotential wie, das der herkömmlichen Speichereinrichtung erhalten werden kann.
• Wie man aus dem Graph ersieht, erreicht das Referenzpotential Vref der herkömmlichen Speichereinrichtung in Figur 1 den Wert {(Vin("0"-Pegel)-Vin("1"-Pegel)}/2 an einem Punkt P1, an dem der durch die Dummy-Zelle fließende Strom "x" ist. In der Speichereinrichtung der vorliegenden Ausführungsform ist der Leitungswiderstand des MOSFETs QD7 so eingestellt, daß das Referenzpotential Vref den Wert {(Vin("0"-Pegel)-Vin("1"- Pegel)}/2 an einem Punkt P2 erreicht, an dem der Strom 2x ist.
• In der hier zur Diskussion stehenden Speichereinrichtung mit einer derartigen Vref Veränderung wird der durch die Dummy- Zelle fließende Strom zum Zeitpunkt der Zeilenleitungsumschaltung minimal (ein Punkt, an dem der Strom "y" ist). Wenn das Potential Vin ("1"-Pegel) auf das Potential am Punkt P3 ansteigt, dann steigt das Referenzpotential Vref auf das Potential an dem Punkt P4 in der herkömmlichen Speichereinrichtung aus Figur 1 an. Andererseits steigt in der Halbleitereinrichtung gemäß der vorliegenden Erfindung das Referenzpotential Vref an, um nur das Potential an einem Punkt P5 zu erreichen, da der durch die Dummy-Zellen fließende Strom "x + y" ist.
• In Figur 10 sind die Veränderungen des Referenzpotentials Vref und das Eingangspotential Vin gezeigt, wenn die Zeilenleitungen umgeschaltet werden und die Speicherzellen, die einen "1"-Datenwert auf der neuen Zeilenleitung speichern, werden dem Datenlesevorgang nach den Speicherzellen auf der vorangehenden Zeilenleitung ausgesetzt. Wenn der durch die Dummy-Zelle fließende Strom zum Zeitpunkt der Zeilenleitungsumschaltung minimal wird, ist der Grad des Anstiegs eines Potentialpegels des Referenzpotentials Vref viel größer im Vergleich mit dem Grad des Anstiegs der Referenzspannung Vref in der herkömmlichen Speichereinrichtung aus Figur 3 (siehe Figur 4). Ferner kreuzt die Kurve des Referenzpotentials Vref niemals die Linie des Eingangspotentials Vin in der Speichereinrichtung. Deshalb wird das Auftreten des Versorgungsquellenrauschens aufgrund des Betriebs des Ausgangspuffers verhindert.
• Wenn die Zeilenleitungen untereinander umgeschaltet werden und die Speicherzelle, aus der ein Datenwert ausgelesen wird, von der "1" Speicherzelle auf eine "0" Speicherzelle verschoben wird, dann ist die Lesegeschwindigkeit höher als diejenige der herkömmlichen Einrichtung, nämlich um einen derartigen Betrag der Zeit T2 (Figur 11), daß eine Anstiegsgeschwindigkeit des Referenzpotentials (angezeigt durch eine strichpunktierte Linie) in der vorliegenden Ausführungsform geringer ist als diejenige des Referenzpotentials (angezeigt durch eine gestrichelte Linie) in der herkömmlichen Halbleitereinrichtung. Dies trägt zur Verbesserung der Datenlesegeschwindigkeit bei.
• In der Ausführungsform in Figur 7 wird die Versorgungsspannung Vcc an das Gate der Dummy-Zelle DCm+1 zur Einstellung des Referenzpotentials angelegt, aber sie kann irgendeine andere Spannung als die Spannung Vcc sein, vorausgesetzt, daß sie konstant ist, wenn die Zeilenleitungen umgeschaltet werden. Auch in der voranstehenden Ausführungsform sind die Dummy-Zellen DC1 bis DCm und die Dummy-Zelle DCm+1 mit der gleichen Dummy-Spaltenleitung DBL verbunden. Zwei unterschiedliche Dummy-Spaltenleitungen können vorgesehen sein und mit den Dummy-Zellen DC1 bis DCm bzw. der Dummy-Zelle DCm+1 verbunden sein. In diesem Fall ist jede Dummy-Spaltenleitung mit einem MOSFET äquivalent zu dem Spalten-Gate-MOSFET und einer Lastschaltung gekoppelt. Die mit diesen Dummy-Spaltenleitungen gekoppelten Lastschaltungen erzeugen Ausgangssignale, die an einen Eingang des Leseverstärkers 15 geliefert werden. Bei dieser Modifikation werden die gleiche Effekte wie diejenigen in der voranstehenden Ausführungsform bereitgestellt.
• Eine andere Ausführungsform einer Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung wird unter Bezugnahme auf Figur 12 beschrieben.
• Auch in dieser Ausführungsform ist die vorliegende Erfindung auf ein EPROM angewendet, welches Floating-Gate-MOSFETs als Speicherzellen verwendet. Die vorliegende Ausführungsform unterscheidet sich von der Ausführungsform in Figur 7 in den folgenden Punkten. Es wird zusätzlich ein Adressen- Übergangsdetektor (ATD) 18 verwendet. Ein Ausgangssignal des ATD 18 wird an das Gate der Dummy-Zelle DCm+1 angelegt. In der Ausführungsform aus Figur 7 wird die Versorgungsspannung Vcc konstant an die genannte angelegt. Eine Zeilenadresse wird an den Zeilen-Adressenpuffer 17 angelegt. Wenn eine Zeilenadresse sich verändert und die Wortleitungen umgeschaltet werden, erzeugt der ATD 18 ein Impulssignal mit einer vorgegebenen Impulsbreite.
• Nebenbei gesagt bezeichnet ein Bezugszeichen 19 einen Spaltenadressenpuffer, der eine Spaltenadresse empfängt. Die Ausgangssignale der Adressenpuffer 17 und 19 werden an die Zeilen- und Spaltendecoder 17 bzw. 19 angelegt.
• Während einer Übergangsperiode, in der sich eine Zeilenadresse verändert und die gegenwärtige Zeilenleitung auf eine andere Zeilenleitung geschaltet wird, erzeugt der ATD 18 in dieser Ausführungsform ein Impulssignal, um die Dummy-Zelle einzuschalten. Mit anderen Worten ausgedrückt, wird die Dummy-Zelle während der Zeit einer Zeilenleitungsumschaltung eingeschaltet. Demzufolge steigt zur Zeit der Zeilenleitungsumschaltung ein in die Dummy- Spaltenleitung DBL hineinfließender Strom an, um einen Anstieg des Referenzpotentials Vref zurückzuhalten.
• In der anderen Zeit als der Übergangszeit der Zeilenleitungsumschaltung wird in dieser Ausführungsform die Dummy-Zelle DCm+1 ausgeschaltet. Demzufolge wird der Leitungswiderstand des Last-MOSFET QD7 in der zweiten Lastschaltung 14B auf einen Wert gesetzt, der mit demjenigen des MOSFET QD7 in der herkömmlichen Halbleitereinrichtung vergleichbar ist.
• In jeder der vorangehenden Ausführungsformen wird zur Zeit einer Zeilenleitungsumschaltung der Entladestrom der Dummy- Spaltenleitung DBL erhöht, um zur Zeit der Zeilenleitungsumschaltung einen Anstieg des Referenzpotentials Vref zurückzuhalten.
• Figur 13 zeigt ein Zeitablaufdiagramm zur Erläuterung des Betriebs des ATD 18, der in den Ausführungsformen von Figur 12 verwendet wird. Wie aus dem Zeitablaufdiagramm ersichtlich, ändert sich ein extern angelegtes Zeilenadressensignal und mit der Änderung des Adressensignals wird die gegenwärtig verwendete Zeilenleitung auf eine neue Zeilenleitung umgeschaltet. Während dieser Periode der Zeilenleitungsumschaltung erzeugt der ATD 18 ein Impulssignal, welches während dieser Periode auf einem logischen "1"-Zustand bleibt. Eine Schaltung mit einer derartigen Funktion kann leicht durch Kombination von Signalverzögerungs- und Logikschaltungen verwirklicht werden.
• Es ist offensichtlich, daß die vorliegende Erfindung nicht nur auf ein EPROM, sondern auch auf ein Masken-ROM angewendet werden kann, das MOSFETs mit einem Einzelgate-Aufbau als Speicherzellen verwenden, deren Schwellspannungen durch selektives Dotieren einer Verunreinigung in die Kanalbereiche der Transistoren während des Herstellungsprozesses niedrig und hoch eingestellt werden.
• Wie man aus der vorangehenden Beschreibung erkennt, wird in der Speichereinrichtung gemäß jeder der voranstehend erwähnten Ausführungsformen ein Anstieg des Referenzpotentials Vref zurückgehalten, selbst während der Zeit der Zeilenleitungsumschaltung. Demzufolge tritt in die Versorgungsquelle kein Rauschen ein. Eine Datenlesegeschwindigkeit der Speichereinrichtung ist verbessert.

Claims (4)

1. Halbleiterspeichereinrichtung, umfassend:

Speicherzellen (MC11, ..., MCmn);

Spaltenleitungen (BL1, ..., BLn), die Daten von den Speicherzellen empfangen;

eine erste Lastschaltung (14A), die mit den Spaltenleitungen gekoppelt ist;

erste Dummy-Zellen (CD1, ..., DCm);

Dummy-Spaltenleitungen (DBL), mit denen die ersten Dummy-Zellen verbunden sind;

eine zweite Lastschaltung (14B), die mit der Dummy- Spaltenleitung verbunden ist;

eine zweite Dummy-Zelle (DCm+1), die mit der Dummy- Spaltenleitung verbunden ist und an dem Gate ein vorgegebenes Potential erhält; und

ein Leseverstärker (15) zum Erfassen des in der Speicherzelle gespeicherten Datenwerts gemäß einer Potentialdifferenz zwischen der Spaltenleitung und der Dummy-Spaltenleitung;

Zeilenleitungen (WL1, ..., WLm) und einen Zeilendecoder zum Wählen der Speicherzellen, der mit den Speicherzellen und den ersten Dummy-Zellen über die Zeilenleitungen verbunden ist;

wobei die Speicherzellen (MC11, ..., MCmn) durch den Zeilendecoder gewählt werden; und

die ersten Dummy-Zellen (DC1, ..., DCm) durch nßen Zeilendecoder gewählt werden, wobei jede der ersten Dummy-Zellen ein mit einer entsprechenden der Zeilenleitungen verbundenes Steuergate aufweist; dadurch gekennzeichnet, daß die zweite Dummy-Zelle (DCm+1) eine Spannung auf der Dummy-Spaltenleitung einstellt, so daß sie niedriger als eine Spannung auf der Spaltenleitung ist, wenn alle Speicherzellen und alle ersten Dummy-Zellen nicht gewählt werden.

2. Halbleiterspeichereinrichtung, umfassend:

Speicherzellen (MC11, ..., MCmn);

Spaltenleitungen (BL1, ..., BLn), die Daten von den Speicherzellen empfangen;

eine erste Lastschaltung (14A), die mit den Spaltenleitungen gekoppelt ist;

erste Dummy-Zellen (DC1, ..., DCm);

eine Dummy-Spaltenleitung (DBL), mit der die ersten Dummy-Zellen verbunden sind;

eine zweite Lastschaltung (14B), die mit der Dummy- Spaltenleitung verbunden ist;

eine zweite Dummy-Zelle (DCm+1), die mit der Dummy- Spaltenleitung verbunden ist;

einen Leseverstärker (15) zum Erfassen des in der Speicherzelle gespeicherten Datenwerts in Abhängigkeit von einer Potentialdifferenz zwischen der Spaltenleitung und der Dummy-Spaltenleitung; und

Zeilenleitungen (WL1, ..., WLm);

gekennzeichnet durch

eine Impulssignal-Erzeugungsschaltung (18) zum Erzeugen eines Impulssignals durch Erfassen einer Änderung in einem Adresseneingangssignal;

wobei die zweite Dummy-Zelle (DCm+1) an dem Gate das durch die Impulssignal-Erzeugungsschaltung erzeugte Impulssignal empfängt und durch das Impulssignal so gesteuert wird, daß eine Spannung auf der Dummy- Spaltenleitung kleiner wird als eine Spannung auf der Spaltenleitung, wenn alle Speicherzellen und alle der ersten Dummy-Zellen nicht gewählt sind;

die Speicherzellen (MC11, ..., MCmn) durch die Zeilenleitungen gewählt werden; und

die ersten Dummy-Zellen (DC1, ..., DCm) durch die Zeilenleitungen gewählt werden.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das vorgegebene Potential eine Versorgungsquellenspannung ist.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das vorgegebene Potential ein von einer Versorgungsquellenspannung unterschiedliches Potential ist.